DE68923026T2

DE68923026T2 - Speicherdiagnosegerät und Verfahren.

Info

Publication number: DE68923026T2
Application number: DE68923026T
Authority: DE
Inventors: Robert D Becker; Richard W Coyle; Kevin H Curcuru; Richard F Giunta; Martin J Schwartz
Original assignee: Wang Laboratories Inc
Current assignee: Samsung Electronics Co Ltd
Priority date: 1988-04-08
Filing date: 1989-04-07
Publication date: 1996-01-25
Anticipated expiration: 2009-04-08
Also published as: EP0336435A3; US4943966A; JPH01311347A; AU3165289A; CA1315409C; DE68923026D1; EP0336435B1; EP0336435A2; AU615995B2; JP2891474B2

Description

Gebiet der Erfindung

Diese Erfindung betrifft im allgemeinen Digitaldatenprozessorspeicher, insbesondere ein verteiltes Speicherdiagnosesystem aus im wesentlichen gleichen Speicherlogikarrays, die je auf einer entsprechenden Speicherkarte angeordnet sind, und ein Speicherlogikarray, das auf einer Speichersteuereinheit angeordnet ist, wobei die Speicherlogikarrays durch einen seriellen Datenbus miteinander verbunden sind.

Stand der Technik

Moderne Rechnersysteme sind üblicherweise von einer oder mehreren Speicherkarten und anderen Systemeinheiten, z.B. einer Zentraleinheit (CPU), gebildet, die durch einen Systembus miteinander verbunden sind. Die CPU vermag Daten in Speichereinrichtungen, die auf den Speicherkarten angeordnet sind, zu speichern und aus ihnen abzurufen. Jede Speicherkarte besteht üblicherweise aus einer Vielzahl dynamischer Lese/Schreib-Speichereinrichtungen und kann eine Gesamtspeicherkapazität von vielen Megabyte Digitaldaten besitzen. Beispielsweise kann jede Speicherkarte eine Gesamtspeicherkapazität von 16, 32, 64 oder 128 Megabyte Daten besitzen. Die Bereiche der Speicherplatzadressen, denen jede Karte entspricht, sind üblicherweise im Adressenbereich des Systems zusammenhängend so angeordnet, daß beispielsweise eine erste Speicherkarte einen Speicheradressenbereich von null bis 16 Megabyte hat, dagegen eine zweite Karte einen Adressenbereich zwischen 16 und 32 Megabyte.
Es leuchtet ein, daß ein Speicherfehler, aus dem sich ein Fehler beim Einspeichern von Daten in einen Teil des Speicheradressenbereiches ergibt, exakt hinsichtlich seiner Stelle innerhalb des Adressenbereichs identifiziert werden muß. Mit dieser Frage der Identifizierung desjenigen Teils des Adressenbereiches, in dem sich eine fehlerbehaftete Speichereinrichtung befindet, hängt eine Schwierigkeit zusammen, die sich auf das Sperren dieses Speicherteils bezieht, um das Auftreten weiterer Datenspeicherfehler zu verhindern. Eine noch andere Schwierigkeit entsteht insoweit, als das Sperren eines Speicherabschnitts, der vorzugsweise aus dem Speicherbereich "heraus abgebildet" wird, üblicherweise erfordert, daß eine Neuzuordnung von Speicheradressen unter den Speicherkarten so durchgeführt wird, daß der Speicherumfang, der aus dem Adressenbereich des Systems herausgenommen wurde, widergespiegelt wird. Es ist offensichtlich wünschenswert, daß zum Neuzuordnen der Speicheradressen Eingriffe durch den Bediener oder das System so wenig wie möglich nötig sind, um Systemausfallzeiten so klein wie möglich zu halten oder zu verhindern und die Möglichkeit einer falschen Neuzuordnung der Speicheradressen zu vermeiden.
In EP-A-0 259 859 ist ein Informationsverarbeitungssystem offenbart, das eine Vielzahl von Speichereinheiten, eine Speicherzugriffssteuerung und einen Anforderungsquellenprozessor und einen Diagnoseprozessor aufweist. Zur Abschaltung fehlerbehafteter Speichereinheiten wird eine Schaltungsanordnung zur Speicherumstrukturierung benutzt.
In diesem Zusammenhang offenbart US-A-3 803 560 ein aus Speichermodulen bestehendes Speichersystem. Speichermodule werden bei Feststellung eines Fehlerzustandes automatisch entfernt und die übrigen Module werden zur Bildung eines zusammenhängenden Adressenbereichs neukonfiguriert.
Die Überwindung der vorstehend genannten Schwierigkeiten und die Verwirklichung weiterer Vorteile werden in einem Digitaldatenverarbeitungssystem gemäß Anspruch 1 erreicht. Erfindungsgemäß ist eine Vorrichtung zur Zuweisung von Speicheradressen-Basisadressen an eine Vielzahl von Speichereinheiten vorgesehen, wobei jede der Speichereinheiten einen vorbestimmten Speicheradressenbereich definiert, dabei jeder Speicheradressenbereiche auch mit den anderen zusammenhängt. Für jede der Speichereinheiten wird eine Einrichtung zum Definieren einer Gesamtzahl von Datenspeicheradressen, die von einer Speichereinheit repräsentiert werden, offenbart, wobei die Einrichtung zum Definieren der Gesamtzahl einen ersten Ausgang aufweist; eine Einrichtung zum Definieren eines Teils oder von Teilen der Gesamtzahl der Speichereinheits-Speicheradressen, der bzw. die gegen das Einspeichern von Daten in ihn bzw. sie gesperrt wird bzw. werden, wobei die Einrichtung zum Teil-Definieren einen zweiten Ausgang aufweist; eine Einrichtung zum Definieren einer Speicheradresse-Basisadresse für die Speichereinheit, wobei die Einrichtung zum Definieren der Basisadresse einen dritten Ausgang aufweist; eine Einrichtung zum Kombinieren des ersten, des zweiten und des dritten Ausgangs zu einem vierten Ausgang, welcher der Summe des ersten und des dritten Ausgangs, verringert um den zweiten Ausgang, im wesentlichen gleich ist; und eine Einrichtung zur Abgabe des vierten Ausgangs an eine andere Speichereinheit zum Definieren einer Speicheradresse-Basisadresse für die andere Speichereinneit.
Erfindungsgemäß ist ein Weg zur Zuordnung von Speicheradressen-Basisadressen an eine Vielzahl von Speichereinheiten offenbart, wobei jede der Speichereinheiten einen vorbestimmten Speicheradressenbereich definiert, dabei jeder der Speicheradressenbereiche auch mit den anderen zusammenhängt. Die Erfindung definiert für jede der Speichereinheiten einen ersten Wert, der eine Gesamtzahl von Datenspeicheradressen ausdrückt, die von einer Speichereinheit repräsentiert werden; einen zweiten Wert, der einen Teil oder Teile der Gesamtzahl Speicheradressen der Speichereinheit ausdrückt, der bzw. die gegen das Einspeichern von Daten in ihn bzw. sie gesperrt wird bzw. werden; einen dritten Wert, der eine Speicheradresse-Basisadresse für die Speichereinheit ausdruckt; kombiniert den ersten, den zweiten und den dritten Wert, um einen vierten Wert zu generieren, welcher der Summe des ersten und des dritten Wertes, verringert um den zweiten Wert, im wesentlichen gleich ist; und gibt den vierten Wert an eine andere Speichereinheit ab, damit eine Speicheradresse-Basisadresse für die andere Speichereinheit definiert wird.
Diese und weitere Merkmale der Erfindung werden nachfolgend in einer Beschreibung einer bevorzugten Ausführungsform der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher, die zeigen:
Fig. 1 ein Blockschaltbild eines Teils eines Rechnersystems mit einer bevorzugten Ausführungsform eines erf indungsgemäßen Speicherlogikarrays,
Fig. 2 ein Blockschaltbild eines Speicherlogikarrays mit einer Darstellung der Ein- und Ausgangssignale des Arrays,
Fig. 3 ein Blockschaltbild einer Schaltungsanordnung, die einen Teil des Speicherlogikarrays entsprechend Fig. 2 bildet und in einer Speicherarraykarten-Anwendung arbeitet, und
Fig. 4 ein Blockschaltbild einer Schaltungsanordnung, die einen Teil des Speicherlogikarrays entsprechend Fig. 2 bildet und in einer Speichersteuerungs-Anwendung arbeitet.
Unter Bezugnahme auf Fig. 1; darin ist in Form eines Blockschaltbildes ein Teil eines Digitaldatenverarbeitungssystems 10 dargestellt, das eine bevorzugte Ausführungsform der Erfindung aufweist. Es ist zu erkennen, daß das System 10 eine Vielzahl diskreter Speichereinheiten, z.B. Speicherkarten 12 und 14, umfaßt, die je eine erste und eine zweite Speicherbank oder Speicherarray (MA) 16, 18 bzw. 20, 22 aufweisen. Jedes der Speicherarrays 16 bis 22 setzt sich aus einer bestimmten gewünschten Zahl Speicherplätze zusammen. Beispielsweise kann jedes Speicherarray 16 Megabyte Lese/Schreib-Speicher aufweisen, z.B. einen bekannten dynamischen Direktzugriffsspeicher (DRAM). Jedes Speicherarray 16 bis 22 kann als Doppelspeicherwörter von je acht Datenbyte organisiert sein. Beispielsweise kann jedes Speicherwort in einem Speicherarray acht Datenbyte bei einer gesamten Wortbreite von 64 Datenbit umfassen. Selbstverständlich kann das System 10 mehr als zwei Speicherkarten aufweisen.
Den Speicherkarten werden Adressen- und Dateninformationen über einen Speicherbus (MEMBUS) 24 zugeleitet, der mit einer Speichersteuereinheit (MCU) 26 als Quelle verbunden ist. Die Speichersteuereinheit 26 ist mit einem System-Adressen-, -Steuer- und -Datenbus (SYSBUS) 28 verbunden und legt im allgemeinen auf dem SYSBUS 28 erscheinende Adressen- und Steuerinformationen aus, die sich auf Datenlese/Datenschreiboperationen beziehen, die an einer der Speicherkarten 12 oder 14 auszuführen sind. Mit dem SYSBUS 28 sind weitere Systemkomponenten, z.B. eine (nicht dargestellte) Zentraleinheit CPU und üblicherweise auch eine oder mehrere (nicht dargestellte) Ein/Ausgangs (1/0)-Schaltkarten verbunden.
Das System 10 umfaßt ferner eine Systemkonsole 30, die ein Datenverarbeitungssystem, z.B. ein Personalrechner oder ein anderes Datenverarbeitungssystem sein kann, mit der sich die Arbeitsweise und der Zustand des Systems 10 überwachen läßt. Die Systemkonsole 30 umfaßt üblicherweise ein Bediener-Ausgabegerät, z.B. einen bekannten Anzeigemonitor 32, und ein Bediener-Eingabegerät, z.B. eine Tastatur 34. Mit dem Anzeigemonitor 32 und der Tastatur 34 ist ein Benutzer in der Lage, den Zustand des Systems 10 zu bestimmen und verschiedene Teile seiner Arbeitsweise zu steuern.
Bei der bevorzugten Ausführungsform der Erfindung ist die Systemkonsole 30 mit dem System 10 über einen seriellen Diagnosebus (SDB) 36 verbunden, der einen zwei Bit breiten seriellen Bus umfaßt. Der SDB 36 ist vorzugsweise mit jeder der Hauptsystemeinheiten, z.B. der Speichersteuereinheit 26, verbunden, derart, daß die Systemkonsole effektiv mit im wesentlichen allen der Hauptsystemeinheiten verbunden ist.
Die Anschlüsse zwischen dem SDB 36 und jeder der Systemeinheiten werden von einer Systemsteuerungs-Schnittstelleneinheit (SCIU) 38 verwirklicht. Eine Beschreibung der SCIU 38 wird weiter unten gegeben. Erfindungsgemäß wird es der Systemkonsole 30 ermöglicht, Zustandsinformationen aus den Speicherkarten 12 und 14 zu lesen und in den Speicherkarten Register zu aktivieren, welche die Sperrung eines oder mehrerer der MA 16 bis 22 steuern. Die aus den Speicherkarten gelesenen Zustandsinformationen geben zumindest an, welches der MA fehlerhaft gearbeitet hat. Diese wertvolle Funktion wird von einem Speicherlogikarray (MLA) 40 ausgeführt, das auf jeder der Speicherkarten 12 und 14 und auch auf der MCU 26 angeordnet ist. Bei der bevorzugten Ausführungsform der Erfindung sind die MLA 40 von einer hochintegrierten Halbleiter-Universalschaltungsanordnung gebildet, die mit den anderen gleich ist. Die spezielle Funktion jedes der MLA 40, d.h. ob die MLA 40 auf einer der Speicherkarten oder auf der MCU 26 arbeiten, wird durch den logischen Zustand eines MCU-Eingangs bestimmt. Ist beispielsweise der MCU-Eingang auf einem hohen logischen Pegel, ist das MLA 40 so konfiguriert, daß es auf der MCU 26 arbeitet. Ist im umgekehrten Fall der MCU-Eingang auf einem niedrigen logischen Pegel, ist das MLA 40 so konfiguriert, daß es auf einer der Speicherkarten 12 oder 14 arbeitet.
In Fig. 2 sind eines der MLA 40 und seine Ein- und Ausgangsanschlüsse dargestellt. Es sei darauf hingewiesen, daß bestimmte Ein/Ausgangsanschlüsse mit dem MEMBUS 24 verbunden sind, und daß eine interne Schaltungsanordnung die Speicherzeitsteuerung, die Speicherarrayauswahl, den Speicherzugriff, das Wiederauffrischen und andere Funktionen ausführt, die sich auf die allgemeine Arbeitsweise der Speichervorrichtungen auf der zugehörigen Speicherkarte beziehen. Bei dem MLA 40 auf der MCU 26 werden diese sich auf die Speichersteuerung beziehenden Stifte im allgemeinen nicht benutzt.
Übertragungen zwischen den MLA 40 werden von einem Abfragebus (SCANBUS) 42 vorgenommen, der eine SCANMODE(Abfragemodus)-Signalleitung und bitserielle SCANIN(Abfrage Eingang)- und SCANOUT(Abfrage Ausgang)-Signalleitungen umfaßt. Die Synchronisierung der internen Arbeitsweise der MLA 40 und die Übertragungen über den bitseriellen SCANBUS 42 werden von einer Speichertakt (MEMCLK) -Signalleitung ausgeführt, die an jedes der MLA angeschlossen ist. Bei der bevorzugten Ausführungsform der Erfindung beträgt die Periode des MEMCLK-Signals etwa 38 Nanosekunden. Das MEMCLK-Signal wird in jedem MLA durch vier geteilt, um die grundlegende MLA-Betriebstaktfrequenz zu schaffen.
Die Richtung des Datenstroms auf dem SCANBUS 42 wird durch den logischen Zustand der SCANMODE-Signalleitung gesteuert. Der logische Zustand von SCANMODE gibt an, ob Daten aus dem MLA 40 zur MCU 26 geholt werden oder ob Daten von einem MLA 40 bei einer der Speicherkarten 12 oder 14 geholt werden. Die SCANOUT-Signalleitung des MLA 40 auf der MCU 26 ist gemeinsam an einen SCANIN-Eingangsstift der MLA 40 auf den Speicherkarten verbunden. Umgekehrt sind die SCANOUT-Signale jedes der MLA 40 auf den Speicherkarten gemeinsam miteinander verbunden und ferner mit den SCANIN-Stift der MLA 40 auf der MCU 26 verbunden.
Übertragungen zwischen den MLA wird durch das MLA 40 auf der MCU 26 ausgelöst, welches seinerseits über die SCIU 38 durch die Systemkonsole 30 gesteuert wird.
Das MLA auf jeder Speicherkarte weist fünf Register auf, die auf die Speicherkarte bezogene Informationen enthalten. Karten-ID (BDID) ist ein Register, das vom SCANIN-Stift seriell mit einer Speicherkarten-Identifikation geladen und mit Daten verglichen wird, die üblicherweise über Eingangssignalleitungen geliefert werden, welche auf im voraus festgelegte Signalpegel festverdrahtet sind. Bei der bevorzugten Ausführungsform der Erfindung ist BDID drei Bit breit, derart, daß bis zu acht eindeutige Karten-Identifikationen benutzt werden können. Die drei Bit sind an logische Pegel auf einer Rückwandverdrahtungsplatte festverdrahtet, mit der die Speicherkarten verbunden sind.
Kartenzustand (BDSTAT) ist ein Register, das ebenfalls durch den SCANIN-Stift seriell geladen und benutzt wird, um anzugeben, wieviel Speicher auf der Speicherkarte zu sperren ist. BDSTAT ist ein 2-Bit-Register, das Informationen überträgt zum Aktivieren beider MA, zum Sperren des einen oder des anderen MA, oder für die Sperrung beider MA sorgt. Der Inhalt von BDSTAT wird auf ein Paar Zustands-Flipflops in einem MLA allein übertragen, das eine Übereinstimmung zwischen BDID und seiner extern gelieferten Identifikation (ID) feststellt. Dieses Merkmal der Erfindung wird nachstehend im einzelnen beschrieben.
Kartenbasisadresse (BDBA) ist ein Register, das die Basisadresse hält, die ein MLA einem anderen MLA über Basisadressen-Ausgangssignalleitungen 36 zuleitet. Bei der bevorzugten Ausführungsform der Erfindung gehen von jedem MLA sechs Signalleitungen ab, die den höchstwertigen Bit des Speicheradreßbusses entsprechen und im allgemeinen einen Wert besitzen, der um eins größer als die höchste Adresse ist, auf die das MLA anspricht. Diese Basisadresse liefert somit an die nachfolgende Speicherkarte die Speicheradresse am Anfang des Speicheradressenbereiches, auf den die nachfolgende Speicherkarte ansprechen wird. Weil Speicherkarten vorzugsweise logisch zusammenhängende abgeteilte Blöcke des Bereiches realer Adressen des Systems darstellen, leuchtet es ein, daß wenn ein Teil des Speichers auf einer der Speicherkarten gesperrt ist, die Basisadressen-Ausgangssignalleitungen ihren Zustand verändern müssen, um die Verringerung der Speicherkapazität auf der Speicherkarte anzugeben. Wie nachstehend beschrieben wird, verursacht diese Zustandsänderung, daß andere "nachgeschaltete" Speicherkarten ihren entsprechenden Speicheradressenbereich automatisch so neu abbilden, daß die zusammenhängende Unterteilung des Speicherbereiches bewahrt bleibt. Die Basisadressen-Eingangssignalleitungen der ersten Speicherkarte im System, beispielsweise die Speicherkarte 12, kann mit gewünschten logischen Signalpegeln festverdrahtet sein. Bei der bevorzugten Ausführungsform der Erfindung sind diese Eingangssignalleitungen mit Signalerde verbunden, und somit spricht die erste Speicherkarte 12, wie nachstehend beschrieben, auf Adressen an, die in einem Adressenbereich zwischen null und dem Wert liegen, der durch das Setzen einer Vielzahl von Kartengrößen-Schaltbrücken 48 bestimmt wurde.
Ein weiteres Register ist Kartenübereinstimmung (BDMATCH), ein 1-Bit-Register, das angibt, ob eine Speicheradresse auf dem MEMBUS 24 eine in den Adressenbereich fallende Speicheradresse ist, auf den eine bestimmte Speicherkarte anspricht. Das heißt, das Erscheinen einer bestimmten Speicheradresse auf dem MEMBUS 24 führt dazu, daß nur ein MLA das BDMATCH- Register setzt, wobei dieses MLA auf der Speicherkarte angeordnet ist, die auf diese bestimmte Speicheradresse anspricht. BDMATCH wird durch eine Logik gesetzt, welche die sechs höchstwertigen Bit des Adreßbusses, die an jedes MLA an den Stiften A[2:7] angelegt werden, mit logischen Signalen vergleicht, die sich auf die sechs Basisadresseneingänge und die sechs Basisadressenausgänge beziehen, in Verbindung mit logischen Signalen, die sich auf den Speicherumfang, der auf der Speicherkarte aktiviert ist, und ebenso auf die Kartengröße beziehen.
Ein weiteres Register ist mit Kartengröße (BDSIZE) bezeichnet und wird üblicherweise durch die extern vorgesehenen Schalter 48 gesetzt, welche den auf der Speicherkarte installierten Speicherumfang angeben. Bei der bevorzugten Ausführungsform der Erfindung ist das Kartengröße-Register zwei Bit breit und nimmt Werte an, die einer Kartengröße oder einer Speicherkapazität von 16, 32, 64 oder 128 Megabyte entsprechen. Der Wert des BDSIZE-Registers wird in Verbindung mit einer nachstehend beschriebenen Schaltungsanordnung benutzt, um den Wert des Basisadressen-Ausgangssignals 46 zu bestimmen.
Ein Abfrageregister (SCANREG) hält Daten, die das MLA 40 auf der MCU 26 von den MLA 40 auf den Speicherkarten 12 und 14 über den SCANBUS 42 empfangen hat. Das MCU-Daten-Bereit-Register (MCUDR) ist im MLA 40 der MCU 26 angeordnet und wird zur Angabe benutzt, daß SCANREG von einem im voraus spezifizierten MLA 40 auf einer Speicherkarte vollgeschrieben worden ist. Der Wert das MCUDR wird durch die SCIU 38 in einer nachstehend beschriebenen Weise bestimmt, um die Datenübertragung von den MLA zur Systemkonsole 30 zu vereinfachen.
Der vorstehend genannte MCU-Eingangsstift jedes der MLA wird zur Bestimmung der Funktion bestimmter Eingangsleitungen des MLA benutzt. Ist der logische Zustand des MCU-Eingangsstiftes hoch, liefert die SCIU 38 Steuer- und Dateneingänge an das MLA 40 auf der MCU 26 über die gleichen Eingangsstifte, die für die Basisadresse und die Kartengröße in einem MLA 40 auf einer der Speicherkarten benutzt wird.
Einer dieser Eingänge ist SCIU Befehl (SCIU CMD), der mit einer der Basisadressenleitungen des MLA 40 der MCU 26 verbunden ist und bei hohem Pegel angibt, daß das MLA 40 die durch die SCIU-ID(Identifikation) spezifizierte Speicherkarte abfragen soll. SCIU-ID ist ein 3-Bit-Signal, das an drei der Basisadressen-Eingangsleitungen angelegt wird und die Karten- Identifikation einer der Speicherkarten angibt, deren MLA 40 abgefragt werden soll. Wenn SCIU MD einen niedrigen Pegel hat, spezifiziert SCIU-ID alternativ zuvor im SCANREG gespeicherte Bitparre, die zur SCIU 38 ausgelesen werden sollen. Das gewählte Bitparr wird an die SCIU 38 auf zwei SCIU READ(SCOI LESE)-Signalleitungen ausgelesen.
Wenn der logische Zustand des SCIU CMD vorschreibt, daß eine Abfrageoperation auszuführen ist, wird dem MLA ein 2-Bit-Signal SCIU STAT auf den BDSIZE-Eingangsleitungen zugeleitet, um den 2-Bit-Zustandscode der abzufragenden Speicherkarte einzugeben. Die Codes haben die nachstehend angegebenen Bedeutungen:
00 - beide MA aktiviert
01 - das untere MA ist gesperrt
10 - das obere MA ist gesperrt, und
11 - beide MA sind gesperrt.
Im allgemeinen ist die Arbeitsweise des Systems folgende:
Die Systemkonsole 30 führt eine Aufzeichnung über den aktuellen Zustand jeder der Speicherkarten 12 und 14. Diese Zustandsinformationen enthalten für Speicherkarte eine Angabe, ob beide, eines oder keines der Speicherarrays aktiviert ist. Wenn die Systemkonsole 30 feststellt, daß in einem bestimmten Adressenbereich ein Hardwarespeicherfehler eingetreten ist, beispielsweise ein nicht korrigierbarer Doppelbitspeicherfehler, fragt die Systemkonsole 30 das MLA 40 auf den Speicherkarten ab, um eine Speicherkarte zu lokalisieren, welche die fehlerhafte Adresse oder den Bereich fehlerhafter Adressen enthält. Für die Ausführung dieser Funktion stellt die Systemkonsole 30 eine Speicherkartenidentifikation und einen 2-Bit-Code bereit, der den gegenwärtigen Zustand dieser Speicherkarte über den SDB 36 der SCIU 38 bekanntgibt. Danach setzt die SCIU 38 den SCIU CMD so, daß er angibt, daß eine Abfrageoperation stattfinden soll, und gibt danach die gewünschte Kartenidentifikation und den Code für den aktuellen Zustand dieser Karte auf die Signalleitung SCIU ID bzw. SCIU STAT. In Antwort auf diese Signale führt das MLA 40 auf der MCU 26 eine Abfrageoperation durch. Zuerst setzt das MLA 40 das SCANMODE-Signal so, daß Daten zu den MLA 40 auf den Speicherkarten fließen sollen, und gibt danach die Inhalte von BDID und BDSTAT über die SCANOUT-Signalleitungen an alle MLA 40 auf den Speicherkarten seriell aus. Wenn die Inhalte von BDID und BDSTAT an jedem der MLA 40 ankommen, geben die MLA die ID-Daten in ihre BDID-Register und die Zustandsinformationen in ihre BDSTAT-Register seriell ein. Nach der Eingabe dieser fünf Datenbit schaltet SCANMODE vom niedrigen auf hohen Schaltwert um und verursacht dadurch, daß jedes MLA 40 auf den Speicherkarten 12 und 14 den empfangenen Karten-ID- Wert mit dem von den Signalleitungen angegebenen ID-Wert vergleicht. Bei Übereinstimmung setzt das MLA 40 auf der spezifizierten Speicherkarte die beiden Kartenzustands-Flipflop entsprechend dem Wert von BDSTAT und setzt auch ein Flipflop, welches das MLA 40 zum Ansteuern der SCANOUT-Signalleitung freigibt. Die MLA, welche keine Übereinstimmung zwischen BDID und ihren ID-Eingängen feststellen, rücksetzen ihr SCANOUT freigebendes Flipflop, wodurch sichergestellt ist, daß nur ein MLA zum Ansteuern von SCANOUT während einer bestimmten Abfrage freigegeben ist. Selbstverständlich ändern diese nicht aufgerufenen MLA den Zustand ihrer Zustands-Flipflops nicht. Bei Beginn der Abfrage jedes der MLA 40 liefert die Systemkonsole 30 vorzugsweise den aktuellen Wert von BDSTAT, so daß bei den Zustands-Flipflops des aufgerufenen MLA keine Zustandsänderung eintritt.
Anschließend an die Übertragung von BDID und BDSTAT gibt die weiter oben angegebene Änderung von SCANMODE vom niedrigen auf hohen Schaltwert an, daß Daten vom aufgerufenen MLA 40 auf der Speicherkarte zum MLA 40 auf der MCU 26 übertragen werden sollen. Das aufgerufene MLA 40 auf der Speicherkarte antwortet auf die Zustandsänderung von SCANMODE durch die serielle Ausgabe auf SCANOUT der Inhalte von BDBA (ADRREG- [0:5]), BDMATCH, BDSIZE und BDID über die SCANIN-Signalleitung an das MLA 40 auf der MCU 26. Außerdem gibt das aufgerufene MLA ein L-aktives Signal BRDINSLOT aus, das, wenn es anliegt, angibt, daß im adressierten Steckplatz eine Speicherkarte physikalisch installiert ist. Wird später festgestellt, daß BRDINSLOT hochpegelig ist, können die übrigen Datenfelder ignoriert werden. Sobald die Register im MLA 40 der MCU 26 mit diesen Daten geladen sind, setzt das MLA 40 auf der MCU 26 die MCUDR-Signalleitung so, daß die Beendigung des Ladens angezeigt wird.
Die nachstehende Tabelle ist eine Zusammenstellung der vorstehend beschriebenen Datenübertragungen in zyklusweiser Darstellung. Ein "X" bedeutet, daß die am zugehörigen Stift anliegenden Daten während des entsprechenden Zyklus nicht relevant sind. ZYKLUS SCANOUT SCANMODE SCANIN MCUDR
Die SCIU 38 fragt üblicherweise den Wert von MCUDR ab, um zu bestimmen, wann diese Werte geladen worden sind, und ruft danach seriell aus dem MLA 40 der MCU 26 mit jeweils zwei Bit die Werte dieser Register ab. Die Daten werden anschließend über den SDB 36 an die Systemkonsole 30 übertragen.
Wenn ein Speicherfehler aufgetreten ist, weil eine Speicherkarte auf einen Speicherzugriff nicht reagiert hat, im Gegensatz zu einem Zugriff, der beispielsweise zu einem Doppelbitfehler geführt hat, wird dieses Auftreten im allgemeinen durch den Wert von BDMATCH angezeigt. Das heißt, wenn auf den MEMBUS 24 eine Adresse gegeben worden ist, auf die eine Speicherkarte hätte reagieren müssen, aber nicht reagiert hat, zeigt BDMATCH, weil niedrigpegelig, an, daß diese Reaktion nicht stattgefunden hat.
Die nachstehende Tabelle gibt die logischen Zustände der SCIU-Identifikations-Signalleitungen und die entsprechenden Daten an, die auf den SCIU-READ-Datenleitungen anstehen. Der SCIU CMD wird als niedrigpegelig angenommen. (Rücksetzung MCUDR)
Durch das sequentielle Abfragen der an den MEMBUS 24 angeschlossenen Speicherkarten in der vorstehend beschriebenen Weise identifiziert die Systemkonsole 30, zumindest nach BDBA und BDSIZE, welche Speicherkarte und welches Speicherarray darauf die Adresse oder den Adressenbereich enthält, an der bzw. dem der Fehler aufgetreten ist.
Nachdem festgestellt worden ist, welche Speicherkarten und welcher Teil von ihr fehlerhaft gearbeitet hat, löst die systemkonsole 30 danach erneut eine Abfrage der MLA 40 in der vorstehend beschriebenen Weise aus. Während dieser nachfolgenden Abfrage wird jedoch der BDSTAT des MLA 40 auf der fehlerhaften Speicherkarte in der Weise geändert, daß das/die fehlerhaft arbeitende(n) Speicherarray(s) gesperrt wird/werden. Wenn das MLA 40 auf der fehlerhaften Speicherkarte die revidierte Zustandsinformationen liest, bestimmt das MLA 40 einen neuen Wert für BDBA, wobei es den Wert von BDBA um einen Betrag mindert, der dem Speicherumfang gleich ist, der gesperrt wurde. Das heißt, die Systemkonsole 30 fragt das MLA 40 ab und setzt BDSTAT wie durch diese Speicherkarte gefordert. Die MLA 40 auf nachfolgenden Speicherkarten bestimmen automatisch die Adressenbereiche für ihre zugehörigen Speicherkarten in dem neukonf igurierten Speicheradressenbereich. Dies geschieht dadurch, daß jedes MLA 40 den Zustand der Basisadressen-Ausgangssignalleitungen in der Weise ändert, daß ein benachbartes MLA in der sequentiellen MLA-Kette einen neuen Wert für sein Basisadressen-Ausgangssignal bestimmt.
Nach dem Abfragen der letzten Speicherkarte wird eine Systemadresse, die einen größeren Wert als die dem installierten Speicher entsprechende höchste Adresse hat, durch die Basisadressen-Ausgangssignalleitungen des MLA 40 auf der MCU 26 angegeben. Dieser Wert wird vorzugsweise als Schwellenwert einer unzulässigen Adresse benutzt, mit dem mit einer Speicheranforderung verbundene ankommende Adressen verglichen werden.
Unter Bezugnahme auf Fig. 3: Darin ist ein Blockschaltbild eines Teils der Schaltungsanordnung in einem der MLA dargestellt, insbesondere die Schaltungsanordnung, die bei einem MLA 40 auf einer der Speicherkarten 12 benutzt wird. In Fig. 3 ist zu erkennen, daß der MEMCLK-Eingang durch 4 geteilt wird, um ein MEMCLK/4-Signal zu erzeugen, das für die interne Zeitsteuerung im MLA benutzt wird. Der SCANIN-Stift ist mit dem Eingang einer seriellen Datenempfangseinrichtung, z.B. einem Schieberegister 50 verbunden, wobei das Register mit MEMCLK/4 getaktet wird. Aus dem MLA 40 auf der MCU 26 kommende Daten werden in das Schieberegister 50 eingetaktet, bis vier Datenbit so eingeschrieben worden sind. Nach dem Übertragen des fünften Datenbits wird der Zustand des SCANMODE- Stiftes durch das MLA 40 von logisch Null nach logisch Eins geändert, was einen Vergleich zwischen den Karten-ID-Eingängen und der eingetakteten Karten-ID ermöglicht. Dieser Vergleich wird durch eine Vergleichseinrichtung, z.B. eine Vergleichsschaltung 52 durchgeführt, die als Ausgang ein Signal SCANOUT ENABLE (Abfrage Ausgang Freigabe) hat. Außerdem werden die beiden BDSTAT-Signale in eine Speichereinrichtung eingetaktet, z.B. in Zustands-Flipflops 54a und 54b. Die Zustandsausgänge der Flipflops 54a und 54b werden mit den BD- SIZE-Eingängen in einem ADDER(Addier)-Logikblock 56 kombiniert, dessen Ausgänge mit einer Addiereinrichtung, z.B. einer ADDER(Addier)-Schaltung 58 verbunden sind. Die ADDER- Schaltung 58 hat als Eingänge auch die Basisadressen-Eingangssignalleitungen. Wie weiter oben beschrieben, können diese Eingangsignalleitungen für das MLA 40 auf der Speicherkarte 12 logisch Null und für andere MLA eine Funktion der Basisadressen-Ausgangssignale eines vorhergehenden MLA sein. Die ADDER-Schaltung 58 addiert effektiv Ausgangssignale vom ADDER-Logikblock 56 zu den Basisadressen-Eingangssignalleitungen, um die sechs Basisadressen-Ausgangssignalleitungen bereitzustellen. Die Basisadressen-Ausgangssignalleitungen sind somit gegenüber den Basisadressen-Eingangssignalleitungen um einen Betrag größer, welcher der Kartengröße abzüglich des gesperrten Speicherumfangs gleich ist, wie durch die Zustands-Flipflops angegeben ist.
Das MLA 40 umfaßt auch eine Adressenvergleichseinrichtung, z.B. eine Vergleichsschaltung 60, welche die Adresseneingänge A2 bis A7 vom MENBUS 24 vergleicht, um zu bestimmen, ob die Signalleitungen für die Adressen A2 bis A7 einem Adressenbereich auf der Speicherkarte entsprechen. A2 bis A7 sind üblicherweise die höchstwertigen Bit des Speicheradressenbusses. Die Adressenvergleichsschaltung 60 weist einen MATCH-Ausgang (Übereinstimmungs-Ausgang) auf, der wahr ist, wenn die Adresseneingänge A2 bis A7 anzeigen, daß der adressierte Speicherplatz sich auf der entsprechenden Speicherkarte befindet. BDMATCH ist die ins Register eingebrachte Version des MATCH- Ausgangs und wird in einem Flipflop 62 gespeichert. Der MATCH-Ausgang wird. in Verbindung mit einer Speicherfreigabelogik 63 zur Einleitung eines Zugriffs auf Speichereinrichtungen in einem bestimmten Speicherarray benutzt, wie durch die Adressen- und Steuersignalleitungen, die den MEMBUS 24 bilden, definiert ist. Wenn einer oder beide Ausgänge der Zustands-Flipflops 54a oder 54b gesetzt ist bzw. sind, ist der Zugriff auf das entsprechende Speicherarray gesperrt.
Das Signal SCANOUT ENABLE (Abfrage Ausgang Freigabe) zeigt, wenn wahr, an, daß das MLA durch das MLA auf der MCU 26 aufgeruf en worden ist. Das adressierte MLA gibt dann danach auf seine SCANOUT-Signalleitung die Werte der weiter oben beschriebenen verschiedenen internen Signale auf. Dies geschieht zum Teil durch einen Parallel-Serien-Umsetzer 64, der eine seguentielle Kette von Flipflops und Multiplexern umfassen kann.
Die SCANOUT-Signalleitung ist, wie weiter oben beschrieben, mit dem SCANIN-Stift des MLA 40 auf der MCU 26 verbunden.
Unter Bezugnahme auf Fig. 4: Darin ist eine Schaltunganordnung dargestellt, welche die Übertragung von Daten vom MLA 40 der MCU 26 an die SCIU 38 zu implementieren vermag. Zwei Multiplexer 70 und 72 weisen je Wahleingänge, die gemeinsam an die Signaleingänge SCIU ID angeschlossen sind, und eine Vielzahl Dateneingänge auf, die mit Registerausgängen des MLA 40 verbunden sind; die Registerausgänge enthalten die Daten, die zuvor aus einem ausgewählten MLA 40 auf einer der Speicherkarten eingelesen worden sind. Die Multiplexer 70 und 72 weisen je einen Ausgang auf, der mit SCIU CMD verknüpft wird, um Signale an einen Zähler zu liefern. Das Flipflop 74 wird durch den vorstehend beschriebenen SCIU ID-Code 111 rückgesetzt, der in Verbindung mit niedrigpegeligem SCIU CMD aktiviert wird.
Es leuchtet ein, daß eine derzeit bevorzugte Ausführungsform der Erfindung dargestellt worden ist, und daß sich für den Fachmann Änderungen an dieser Ausführungsform ergeben können. Wenngleich z.B. das MLA 40 der derzeit bevorzugten Ausführungsform von einer hochintegrierten Halbleiter-Universalschaltungsanordnung gebildet ist, kann die Erfindung gleich gut mit einer Vielzahl Schaltungsanordnungen ausgeführt werden, die diskrete integrierte Schaltungen wie Multiplexer, Flipflop und Verknüpfungsglieder enthalten. Wenngleich die Erfindung im Zusammenhang mit einer Systemkonsole beschrieben wurde, die durch einen seriellen Diagnosebus mit einer SCIU- Einrichtung zum Anschließen an das MLA 40 auf der MCtJ 26 verbunden ist, leuchtet es ferner ein, daß für das Anschließen an das MLA 40 jede beliebige zweckdienliche Einrichtung verwendet werden kann. Beispielsweise kann das MLA 40 auf der MCU 26 mit Ein-Ausgangs-Stiften eines Mikroprozessors oder mit Logikbausteinen direkt verbunden sein, die zum Eingeben und Empfangen von Daten aus dem MLA 40 in Übereinstimmung mit dem vorstehend beschriebenen Protokoll konfiguriert sind.

Claims

1. Digitaldatenverarbeitungssystem mit einer Vielzahl von Speichereinheiten (18, 22), von denen jede durch einen ersten Bus (24) mit einer Speichersteuereinheit (26) verbunden ist, wobei der erste Bus (24) die genannten Speichereinheiten mit der Speichersteuereinheit zur Übertragung wenigstens von Speicheradressen von der Speichersteuereinheit zum Speicherarray verbunden ist, die Speichersteuereinheit mit einem systembus (28) zum Decodieren von Adressen und Steuersignalen des genannten Systembusses für die Steuerung von Speicherzugriffen auf die genannten Speichereinheiten verbunden ist, wobei jede der genannten Speichereinheiten eine Vielzahl von Datenspeicheradressen aufweist, die in eine oder mehrere Arrays von Datenspeicherplätzen (16, 18, 20, 22) organisiert sind, dabei die Datenspeicheradressen von jeder der genannten Speichereinheiten mit einer anderen, logisch benachbarten Speichereinheit zusammenhängt, dadurch gekennzeichnet, daß

- eine Basisadresse einer bestimmten Speichereinheit, außer für eine erste Speichereinheit, durch eine Generierungseinrichtung (56, 58) generiert wird, die in einer logisch zusammenhängenden Speichereinheit enthalten ist, und von dieser über Basisadressen-Ausgangssignalleitungen (46) empfangen wird, und das System ferner umfaßt:

- eine Schnittstelleneinrichtung (40) zum Verbinden mit einem zweiten Bus (42), der die Vielzahl von Speichereinheiten mit der Speichersteuereinheit verbindet, wobei der zweite Bus umfaßt:

- eine erste bitserielle Signalleitung (SCANIN - Abfrage Eingang), die im aktiven Zustand Informationen von der Speichersteuereinheit zu den Speichereinheiten zu übertragen vermag,

- eine zweite bitserielle Signalleitung (SCANOUT - Abfrage Ausgang), die im aktiven Zustand Informationen von den Speichereinheiten zur Speichersteuereinheit zu übertragen vermag, und

- eine dritte Signalleitung (SCANMODE - Abfrage-Modus), die entweder einen ersten logischen Zustand weiterzuleiten vermag, der angibt, daß die erste bitserielle Signalleitung aktiv ist, oder einen zweiten logischen Zustand, der angibt, daß die zweite bitserielle Signalleitung aktiv ist.

2. Digitaldatenverarbeitungssystem nach Anspruch 1, ferner dadurch gekennzeichnet, daß

- die Schnittstelleneinrichtung ein mit dem zweiten Bus (42) verbundenes erstes Speicherlogikarray aufweist, das auf den Zustand der dritten Signalleitung anspricht, um Informationen von der Speichersteuereinheit zu empfangen und an sie weiterzuleiten, und

- die Speichersteuereinheit ein mit dem genannten zweiten Bus verbundenes zweites Speicherlogikarray aufweist, um Informationen vom ersten Speicherlogikarray zu empfangen und an es weiterzuleiten.

3. Digitaldatenverarbeitungssystem nach Anspruch 2, bei dem das erste Speicherlogikarray ferner gekennzeichnet ist durch

- eine erste Feststelleinrichtung zum Ermitteln einer Gesamtspeicherkapaz ität der Speichereinheit,

- eine zweite Feststelleinrichtung zum Ermitteln einer Basisspeicheradresse der Speichereinheit, und

- eine mit der ersten und der zweiten Einrichtung verbundene dritte Feststelleinrichtung zum Ermitteln einer Basisspeicheradresse einer anderen Speichereinheit.

4. Digitaldatenverarbeitungssystem nach Anspruch 3, ferner dadurch gekennzeichnet , daß jede Speichereinheit einen ihr zugeordneten, vordefinierten und eindeutigen Speichereinheits-Identifizierungscode (BDID) hat und ferner eine Sperreinrichtung (54a, 54b) zum selektiven Sperren des wenigstens einen Speicherarrays umfaßt, wobei die durch das erste Speicherlogikarray vom zweiten Speicherlogikarray empfangenen Informationen solche sind, die sich auf das Sperren eines Teils oder von Teilen der Datenspeichereinrichtung in einer identifizierten Speichereinheit beziehen, wobei die Informationen an die genannte Einrichtung zum selektiven Sperren des wenigstens einen Speicherarrays geliefert werden.

5. Digitaldatenverarbeitungssystem nach Anspruch 4, ferner dadurch gekennzeichnet, daß die sich auf das Sperren des wenigstens einen Speicherarrays w beziehenden Informationen durch eine Systemkonsoleneinrichtung (30) bestimmt werden, welche die Informationen durch einen dritten Bus (36) einer Systemkonsolen-Schnittstelleneinrichtung (38) in der Speichersteuereinheit bereitstellt, und die Systemkonsolen-Schnittstelleneinrichtung mit dem zweiten Speicherlogikarray zur Lieferung der Informationen an dieses verbunden ist.

6. Digitaldatenverarbeitungssystem nach Anspruch 5, ferner dadurch gekennzeichnet, daß

- die dritte Feststelleinrichtung ferner mit der Speichersperreinrichtung verbunden ist, und

- die ermittelte Basisspeicheradresse einer anderen Speichereinheit um einen Betrag verringert wird, der im wesentlichen gleich ist einem Betrag, der einer Anzahl adressierbarer Speicherstellen entspricht, die das gesperrte Speicherarray bilden.

7. Digitaldatenverarbeitungssystem nach Anspruch 6, ferner dadurch gekennzeichnet, daß der dritte Bus ein Paar bitserieller Signalleitungen umfaßt.

8. Digitaldatenverarbeitungssystem nach Anspruch 1, ferner dadurch gekennzeichnet, daß

- das Digitaldatenverarbeitungssystem ferner eine Systemkonsole (30) umfaßt, die durch einen dritten Bus (36) mit einer Systemkonsolen-Schnittstelleneinrichtung (38) innerhalb der Speichersteuereinheit (26) verbunden ist, wobei die Systemkonsole Einrichtungen aufweist, die auf das Erscheinen eines Speicherfehlers an einem Adressenplatz innerhalb eines von den Speichereinheiten definierten Adressenplatzbereiches anspricht, um an die Speichersteuereinheit (26) einen Speichereinheits-Identifizierungscode (BDID) abzugeben, der eine der Speichereinheiten eindeutig identifiziert, und um Zustandsdaten abzugeben, die, soweit vorhanden, eine oder mehrere Gruppen Datenspeicherplätze angeben, welche in der identifizierten Speichereinheit gesperrt sind, wobei die Systemkonsole eine Aufzeichnung der Speichereinheits-Identifizierungscodes und der entsprechenden Zustandsdaten speichert,

- die Speichersteuereinheit (26) eine Schnittstelleneinrichtung (40) aufweist, um an jede der Speichereinheiten durch den zweiten Bus (42) zur gleichen Zeit den Speichereinheits-Identifizierungscode und die Zustandsdaten abzugeben, die durch den dritten Bus (36) von der Systemkonsole (30) empfangen werden,

- jede der Speichereinheiten eine Vergleichseinrichtung (52) zum Vergleichen des empfangenen Speichereinheits-Identifizierungscodes mit einem vordefinierten Speichereinheits- Identifizierungscode aufweist, um eine Übereinstimmung zwischen ihnen festzustellen, und durch

- eine auf eine Erkennung einer Übereinstimmung ansprechende Ausgabeeinrichtung (64) zur Abgabe von Daten an die Speichersteuereinheit, wobei die ausgegebenen Daten von einer Vielzahl von Datenfeldern gebildet sind, die wenigstens angeben:

- eine Basisspeicheradresse einer logisch zusammenhängenden Speichereinheit,

- eine Anzahl Datenspeicherstellen, welche die Speichereinheit bilden, und

- den vordefinierten Speichereinheits-Identifizierungscode der Speichereinheit.

9. Digitaldatenverarbeitungssystem nach Anspruch 8, ferner dadurch gekennzeichnet, daß

- die Speichersteuereinheit (26) die von der aktuell identifizierten Speichereinheit übertragenen Daten über die Schnittstelleneinrichtung (40) empfängt, und das Digitaldatenverarbeitungssystem ferner umfaßt:

- eine weitere Schnittstelleneinrichtung (38) zum Übertragen der empfangenen Daten an die Systemkonsole (30) über den dritten Bus (36),

wobei die Systemkonsole (30)

- auf die empfangenen, von der Speichersteuereinheit über den dritten Bus (36) übertragenen Daten anspricht, um festzustellen, wenn der nach dem Datenfeld der Basisspeicheradresse und der Nummer des Speicherplatz-Datenfeldes bestimmte Adressenplatz des Speicherfehlers innerhalb eines Adressenbereiches in der aktuell identifizierten Speichereinheit liegt, und, wenn der Speicherfehler als innerhalb der aktuell identifizierten Speichereinheit liegend festgestellt ist, um im Zusammenwirken mit dem Datenfeld der Basisspeicheradresse und der Nummer des Datenspeicherplatz-Datenfeldes ein Speicherarray innerhalb der aktuell identifizierten, den Speicherfehler aufweisenden Speichereinheit zu identifizieren, und die Systemkonsoleneinheit ferner eine Einrichtung zum Ausgeben auf den dritten Bus (36) des Identifizierungscodes der identifizierten Speichereinheit und der revidierten Zustandsdaten aufweist, die einen oder mehrere Bänke Datenspeicherstellen angeben, die in der identifizierten Speichereinheit zu sperren sind.

10. Digitaldatenverarbeitungssystem nach Anspruch 9, ferner dadurch gekennzeichnet, daß

- die Schnittstelleneinrichtung (40) auf den Identifizierungscode der identifizierten Speichereinheit und auf die revidierten Zustandsdaten anspricht, um über den zweiten Bus (42) an jede der Speichereinheiten den Identifizierungscode der identifizierten Speichereinheit und die revidierten Zustandsdaten auszugeben, und

- die Speichereinheiten Einrichtungen (54a, 54b) aufweisen, die auf eine Operation der Vergleichseinrichtung (52), die eine Übereinstimmung mit dem von der Speichersteuereinheit (26) empfangenen Speichereinheits-Identifizierungscode erkennt, ansprechen, um das eine oder mehrere Arrays, welche durch die revidierten Zustandsdaten spezifiziert ist/sind, zu sperren,

- die Speichereinheiten Generierungseinrichtungen (56, 58) aufweisen, die auf eine Operation der Vergleichseinrichtung (52), die eine Übereinstimmung mit dem von der Speichersteuereinheit (26) empfangenen Speichereinheits-Identifizierungscode erkennt, ansprechen, um eine revidierte Basisspeicheradresse für eine logisch zusammenhängende Speichereinheit zu generieren, wobei die revidierte Basisspeicheradresse um einen Betrag verringert wird, der im wesentlichen gleich ist einer Anzahl Datenspeicherstellen innerhalb der einen oder mehrerer gesperrter Speicherbänke, und durch

- eine Ausgabeeinrichtung zum Ausgeben der revidierten Basisspeicheradresse an die logisch zusammenhängende Speichereinheit in der Weise, daß die logisch zusammenhängende Speichereinheit zum Generieren einer revidierten Basisspeicheradresse für eine andere Speichereinheit freigegeben wird.