JPS61239491A - 電子装置 - Google Patents
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- JPS61239491A JPS61239491A JP60077545A JP7754585A JPS61239491A JP S61239491 A JPS61239491 A JP S61239491A JP 60077545 A JP60077545 A JP 60077545A JP 7754585 A JP7754585 A JP 7754585A JP S61239491 A JPS61239491 A JP S61239491A
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、入出力バッファ用シフト・レジスタ及び入出
力を共通にした入出力回路を有する電子装置に於いて、
内部回路との間で並列的にデータの遣り取りをする入出
力バッファ用シフト・レジスタと、前記内部回路と前記
人出力バッファ用シフト・レジスタとの間に介在する転
送ゲートと、前記入出力バッファ用シフト・レジスタに
接続され且つ前記転送ゲートを制御する転送指令信号に
基づいて入力側或いは出力側に切り換えられる入出力回
路とを備えることに依り、入出力回路の入力と出力の切
り換えをリード／ライト信号などを用いることなく、し
かも、容品に行うことができるようにしたものである。
力を共通にした入出力回路を有する電子装置に於いて、
内部回路との間で並列的にデータの遣り取りをする入出
力バッファ用シフト・レジスタと、前記内部回路と前記
人出力バッファ用シフト・レジスタとの間に介在する転
送ゲートと、前記入出力バッファ用シフト・レジスタに
接続され且つ前記転送ゲートを制御する転送指令信号に
基づいて入力側或いは出力側に切り換えられる入出力回
路とを備えることに依り、入出力回路の入力と出力の切
り換えをリード／ライト信号などを用いることなく、し
かも、容品に行うことができるようにしたものである。
本発明は、入出力バッファ用シフト・レジスタを有し、
且つ、Ｉｌｏを共通にしてピン数を低減した、例えば、
ビデオ（ｖｉｄｅｏ） ・ランダム・アクセス・メモ
リ （ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＲＡＭ）のような電子装置の改良に関する。
且つ、Ｉｌｏを共通にしてピン数を低減した、例えば、
ビデオ（ｖｉｄｅｏ） ・ランダム・アクセス・メモ
リ （ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＲＡＭ）のような電子装置の改良に関する。
例えば、半導体記憶装置に於いては、限られたビン数の
なかで該半導体記憶装置が多くの機能を果たすことがで
きるようにする為、一つのピンを多目的に使用すること
が行われていて、例えば、Ｉｌｏを共通にすること等も
その一つの現れである。
なかで該半導体記憶装置が多くの機能を果たすことがで
きるようにする為、一つのピンを多目的に使用すること
が行われていて、例えば、Ｉｌｏを共通にすること等も
その一つの現れである。
半導体記憶装置に於いては、多数のＩ１０端子を備えて
いるものがあるので、Ｉｌｏを共通にすれば、そのピン
数は半減させることができ、そして、余ったピンを他の
用途に向けることに依り、より多くの機能を持たせるこ
とができる。
いるものがあるので、Ｉｌｏを共通にすれば、そのピン
数は半減させることができ、そして、余ったピンを他の
用途に向けることに依り、より多くの機能を持たせるこ
とができる。
第６図は通常のビデオＲＡＭを説明する為の要部ブロッ
ク図であり、この半導体記憶装置も多数のＩ１０端子を
備えている。
ク図であり、この半導体記憶装置も多数のＩ１０端子を
備えている。
図に於いて、１はチップ、２Ａ乃至２ＤはＲＡＭ、３Ａ
乃至３Ｄはシフト・レジスタ（図ではＳＲとする）、４
Ａ及び４Ｂはクロック発生器、５Ｉ０１乃至３１０４は
シフト・レジスタ用人出力端子、ＤＱＩ乃至ＤＱ４はＲ
ＡＭ用入出力端子、ＲＡＳはＲＡＭ用ロウ・アドレス・
ストローブ端子、ＣＡＳはＲＡＭ用コラム・アドレス・
ストローブ端子、■１はＲＡＭ用ライト・イネーブル端
子、ＴＲ１０Ｅは転送指令外部端子／ＲＡＭ側■１０切
り換え指令端子、５ＣＬＫはシリアル・クロック信号端
子、ＳＯＥはシリアル出力イネーブル端子をそれぞれ示
している。
乃至３Ｄはシフト・レジスタ（図ではＳＲとする）、４
Ａ及び４Ｂはクロック発生器、５Ｉ０１乃至３１０４は
シフト・レジスタ用人出力端子、ＤＱＩ乃至ＤＱ４はＲ
ＡＭ用入出力端子、ＲＡＳはＲＡＭ用ロウ・アドレス・
ストローブ端子、ＣＡＳはＲＡＭ用コラム・アドレス・
ストローブ端子、■１はＲＡＭ用ライト・イネーブル端
子、ＴＲ１０Ｅは転送指令外部端子／ＲＡＭ側■１０切
り換え指令端子、５ＣＬＫはシリアル・クロック信号端
子、ＳＯＥはシリアル出力イネーブル端子をそれぞれ示
している。
このビデオＲＡＭでは、入出力端子３１０１乃至５１０
４がシフト・レジスタ３Ａ乃至３Ｄの■１０端子になっ
ている。
４がシフト・レジスタ３Ａ乃至３Ｄの■１０端子になっ
ている。
前記したように、入出力バッファ用シフト・レジスタを
有する電子装置、例えばビデオＲＡＭに於いては、その
Ｉ１０端子をＩ１０共通にして用いると、ピン数を大幅
に減少させることが可能になるが、然しなから、そのよ
うな場合、Ｉｌｏの切り換えをどのようにするかが問題
となる。
有する電子装置、例えばビデオＲＡＭに於いては、その
Ｉ１０端子をＩ１０共通にして用いると、ピン数を大幅
に減少させることが可能になるが、然しなから、そのよ
うな場合、Ｉｌｏの切り換えをどのようにするかが問題
となる。
例えば、リード／ライト（Ｒ／Ｗ）端子を設けてＩｌｏ
の切り換えを行うことは簡単であるが、そのようにした
のでは、折角、Ｉ１０端子を減少させたことが無意味に
なってしまう。
の切り換えを行うことは簡単であるが、そのようにした
のでは、折角、Ｉ１０端子を減少させたことが無意味に
なってしまう。
また、図示のビデオＲＡＭに於けるシフト・レジスタ側
のシリアル出力イネーブル端子ＳＯＥにリード／ライト
端子の役割を兼ねさせることは望ましくない。その理由
は、シフト・レジスタが実現する出力データ・レート（
例えば４０（ｎｓ））が足りない場合、ビデオＲＡＭを
多重に用いて、バイポーラ・トランジスタ等で構成され
た高速集積回路でパラレル・シリアル変換を再び施す場
合にシリアル出力イネーブル端子ＳＯＥを利用したワイ
ヤード・オアが必要になる場合が多くなる為である。
のシリアル出力イネーブル端子ＳＯＥにリード／ライト
端子の役割を兼ねさせることは望ましくない。その理由
は、シフト・レジスタが実現する出力データ・レート（
例えば４０（ｎｓ））が足りない場合、ビデオＲＡＭを
多重に用いて、バイポーラ・トランジスタ等で構成され
た高速集積回路でパラレル・シリアル変換を再び施す場
合にシリアル出力イネーブル端子ＳＯＥを利用したワイ
ヤード・オアが必要になる場合が多くなる為である。
本発明は、入出力バッファ用シフト・レジスタのＩ１０
端子をＩ１０共通にし、しかも、リード／ライト端子を
必要とすることなく、Ｉ１０切り換えを簡単に実行でき
るようにする。
端子をＩ１０共通にし、しかも、リード／ライト端子を
必要とすることなく、Ｉ１０切り換えを簡単に実行でき
るようにする。
〔問題点を解決するための手３段〕
本発明では、入出力バッファ用シフト・レジスタに於け
るＩ１０端子のＩ１０切り換えを転送制御クロック信号
を利用して行うことが基本になっている。
るＩ１０端子のＩ１０切り換えを転送制御クロック信号
を利用して行うことが基本になっている。
ここで謂う転送は、例えばビデオＲＡＭであれば、入出
力バッファ用シフト・レジスタ及びＲＡＭ間のデータ転
送を指している。
力バッファ用シフト・レジスタ及びＲＡＭ間のデータ転
送を指している。
第１図は本発明の詳細な説明する為の要部ブロック図を
表し、第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
表し、第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図に於いて、２はＲＡＭ、３はシフト・レジスタ、４は
入出力（Ｉｌｏ）回路、５は転送指令回路、ＳＩＯは入
出力端子をそれぞれ示している。
入出力（Ｉｌｏ）回路、５は転送指令回路、ＳＩＯは入
出力端子をそれぞれ示している。
この図は第６図に於けるシフト・レジスタ及びＲＡＭの
一組分を表しているものであり、入出力端子ＳＩＯはＩ
１０共通となっていて、Ｉ１０回路４を出力側か入力側
かに切り換えて動作させるようになっている。
一組分を表しているものであり、入出力端子ＳＩＯはＩ
１０共通となっていて、Ｉ１０回路４を出力側か入力側
かに切り換えて動作させるようになっている。
第２図（Ａ）及び（Ｂ）は第１図に示した回路の動作を
解説する為の要部ブロック図であり、第１図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。
解説する為の要部ブロック図であり、第１図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意味を持
つものとする。
図に於いて、６はＲＡＭ２の成るワード線上の１ライン
分のデータ、即ち、１頁分のデータを示している。
分のデータ、即ち、１頁分のデータを示している。
さて、第１図の回路では、読み出しの場合、例えば、第
２図（Ａ）に見られるように、ＲＡＭ２の成るワード線
上に於ける１ライン分のデータ６を転送指令回路５から
の転送指令信号でシフト・レジスタ３に対して並列に転
送する。この転送が終了した時点で、Ｉ１０回路４は出
力側に切り換えられ、入出力端子ＳＩＯは出力端子とし
ての役割を果たすように設定され、シフト・レジスタ３
に蓄積されたデータは入出力端子ＳＩＯからシリアルに
送出される。
２図（Ａ）に見られるように、ＲＡＭ２の成るワード線
上に於ける１ライン分のデータ６を転送指令回路５から
の転送指令信号でシフト・レジスタ３に対して並列に転
送する。この転送が終了した時点で、Ｉ１０回路４は出
力側に切り換えられ、入出力端子ＳＩＯは出力端子とし
ての役割を果たすように設定され、シフト・レジスタ３
に蓄積されたデータは入出力端子ＳＩＯからシリアルに
送出される。
また、書き込みの場合、転送指令回路５からの転送指令
信号が入力される前にＩ１０回路４が入力側に切り換え
られ、第２図（Ｂ）に見られるように、入出力端子ＳＩ
Ｏからはデータがシフト・レジスタ３にシリアルに入力
され、その全部にデータが蓄積されると、転送指令回路
５からの転送指令に依り、１ライン分のデータ６として
ＲＡＭ２に於ける所定のアドレスに並列に転送されて書
き込まれる。
信号が入力される前にＩ１０回路４が入力側に切り換え
られ、第２図（Ｂ）に見られるように、入出力端子ＳＩ
Ｏからはデータがシフト・レジスタ３にシリアルに入力
され、その全部にデータが蓄積されると、転送指令回路
５からの転送指令に依り、１ライン分のデータ６として
ＲＡＭ２に於ける所定のアドレスに並列に転送されて書
き込まれる。
前記説明で判るように、Ｉ１０回路４を切り換えて、入
出力端子ＳＩＯを出力端子として使用するか、或いは、
入力端子として使用するかは、シフト・レジスタ３の内
容とＲＡＭ２の内容とがどのように結び付くかに密接に
関連している。
出力端子ＳＩＯを出力端子として使用するか、或いは、
入力端子として使用するかは、シフト・レジスタ３の内
容とＲＡＭ２の内容とがどのように結び付くかに密接に
関連している。
即ち、Ｉ１０回路４の切り換えは、ＲＡＭ２に蓄積され
ていたデータをシフト・レジスタ３に転送して読み出す
か、或いは、シフト・レジスタ３に蓄積されたデータを
ＲＡＭ２に転送して書き込むかの仕事をするのに対応し
てなされ、しかも、読み出しの場合は、ＲＡＭ２からデ
ータをシフト・レジスタ３に転送した後に、また、書き
込みの場合は、シフト・レジスタ３からデータをＲＡＭ
２に転送する前に、それぞれ出力側或いは入力側に切り
換えられていなければならず、また、前記のような転送
と転送の間には、Ｉ１０回路４を切り換えるに充分な時
間が存在する。
ていたデータをシフト・レジスタ３に転送して読み出す
か、或いは、シフト・レジスタ３に蓄積されたデータを
ＲＡＭ２に転送して書き込むかの仕事をするのに対応し
てなされ、しかも、読み出しの場合は、ＲＡＭ２からデ
ータをシフト・レジスタ３に転送した後に、また、書き
込みの場合は、シフト・レジスタ３からデータをＲＡＭ
２に転送する前に、それぞれ出力側或いは入力側に切り
換えられていなければならず、また、前記のような転送
と転送の間には、Ｉ１０回路４を切り換えるに充分な時
間が存在する。
そこで、本発明者は、前記のような場合のモードとして
、次のような基本モードを設定した。
、次のような基本モードを設定した。
モードａ
非同期のモードであって、シフト・レジスタ３は出力モ
ードになっている。
ードになっている。
モードｂ
非同期モードのモードであって、シフト・レジスタ３は
入力モードになっている。
入力モードになっている。
モードＣ
ＲＡＭ２からシフト・レジスタ３への並列読み出しモー
ドであって、入出力端子ＳＩＯは出力端子になっている
。
ドであって、入出力端子ＳＩＯは出力端子になっている
。
モードｄ
シフト・レジスタ３からＲＡＭ２への並列書き込みモー
ドであって、入出力端子ＳＩＯは入力端子になっている
。
ドであって、入出力端子ＳＩＯは入力端子になっている
。
モードｅ
データの転送は行わず、入出力端子ＳＩＯを入力端子に
切り換えるだけである。
切り換えるだけである。
尚、モードａ及びｂに於ける非同期の意味は、ＲＡＭ２
とシフト・レジスタ３とが切り離されていて、それぞれ
独自に動作していることである。
とシフト・レジスタ３とが切り離されていて、それぞれ
独自に動作していることである。
さて、このような各基本モードａ乃至ｅをどのように運
営するか次に解説するが、先ず、モードｅを必要とする
理由から説明する。
営するか次に解説するが、先ず、モードｅを必要とする
理由から説明する。
例えば、
（１） モードＣの後はモードａになるようにする、
（２） モードｄの後はモードｂになるようにする、
なる条件で実行可能であるように考えられるが、これで
は不完全であり、若し、モードが、Ｃ→ａ→ａ→ｄ→ｂ
→ｂ→口口 と推移した場合、モードＣで読み出したデータがモード
ｄに於いて必ず書き込まれてしまう。
（２） モードｄの後はモードｂになるようにする、
なる条件で実行可能であるように考えられるが、これで
は不完全であり、若し、モードが、Ｃ→ａ→ａ→ｄ→ｂ
→ｂ→口口 と推移した場合、モードＣで読み出したデータがモード
ｄに於いて必ず書き込まれてしまう。
そこで、入出力端子ｓｒｏを入力端子にするだけのモー
ドｅが役に立つことになる。
ドｅが役に立つことになる。
このモードｅは、実際には、モードｄが２種類あるよう
にしても良く、その方法は種々考えられる。
にしても良く、その方法は種々考えられる。
モードｅを用いた場合、
（→３−４Ｂ →ｅ−４ｂ→ｂ−４ｂ−＋ ｄ −＋
ｂ−＊ ｌ） →ｄ −＊のようにすると前記のような
誤りは絶対に発生しない。
ｂ−＊ ｌ） →ｄ −＊のようにすると前記のような
誤りは絶対に発生しない。
第３図（Ａ）乃至（Ｃ）は前記ｅモードを実現する為の
方法を説明する為の要所に於ける電位の推移を表すタイ
ミング・チャートであり、第１図及び第２図、第６図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
方法を説明する為の要所に於ける電位の推移を表すタイ
ミング・チャートであり、第１図及び第２図、第６図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
第３図（Ａ）はモードａ及びｂに関するものであり、１
点鎖線から上はＲＡＭに関する信号、下はシフト・レジ
スタに関する信号であり、モードａ及びｂが他のモード
と異なっているところは、転送指令外部端子ＴＲが“ハ
イ”レベル（“Ｈ”レベル）になっていることである。
点鎖線から上はＲＡＭに関する信号、下はシフト・レジ
スタに関する信号であり、モードａ及びｂが他のモード
と異なっているところは、転送指令外部端子ＴＲが“ハ
イ”レベル（“Ｈ”レベル）になっていることである。
尚、モードａとモードｂの区別は、前回の転送モード（
最近過去の転送モード）がモードＣであるかｄであるか
に依って決定するものとする。
最近過去の転送モード）がモードＣであるかｄであるか
に依って決定するものとする。
第３図（Ｂ）はモードＣに関するものであり、モードＣ
が他のモードと異なっているところは、転送指令外部端
子ＴＲが“ロー”レベル（“Ｌ”レベル）であって、ラ
イト・イネーブル端子Ｗ１がＨ”レベルになっているこ
とである。
が他のモードと異なっているところは、転送指令外部端
子ＴＲが“ロー”レベル（“Ｌ”レベル）であって、ラ
イト・イネーブル端子Ｗ１がＨ”レベルになっているこ
とである。
第３図（Ｃ）はモードｄ及びｅに関するものであり、そ
れ等モードｄ及びｅが他のモードと異なっているところ
は、ライト・イネーブル端子Ｗτが′″Ｌ”レベルにな
っていることである。尚、モードｄとモードｅの区別は
、前回の転送モードがモードＣかｄかｅかで決定するも
のであり、例えば、前回がモードＣであればｅとし、ま
た、前回がモードｅかｄであればｄとする。
れ等モードｄ及びｅが他のモードと異なっているところ
は、ライト・イネーブル端子Ｗτが′″Ｌ”レベルにな
っていることである。尚、モードｄとモードｅの区別は
、前回の転送モードがモードＣかｄかｅかで決定するも
のであり、例えば、前回がモードＣであればｅとし、ま
た、前回がモードｅかｄであればｄとする。
第４図（Ａ）及び（Ｂ）はモードｅを実現する為の他の
方法を説明する為の要所に於ける電位の推移を表すタイ
ミング・チャートであり、第１図乃至第３図、第６図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
方法を説明する為の要所に於ける電位の推移を表すタイ
ミング・チャートであり、第１図乃至第３図、第６図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
この場合、モードａ、ｂ、ｃに関しては第３図について
の説明と全く同じである。
の説明と全く同じである。
第４図（Ａ）はモードｄに関するものであり、また、（
Ｂ）はモードｅに関するものであり、モードｄとｅとの
相違は、シリアル出カイネーブル端子丁τ下が“Ｌ”レ
ベルであるか“Ｈ”レベルであるかに依存している。尚
、この場合のシリアル出力イネーブル端子ＳＯＥは、前
記の判定のみに用い、通常は、そψ本来の動作、即ち、
シリアル出力イネーブルの実行のみに使用する。
Ｂ）はモードｅに関するものであり、モードｄとｅとの
相違は、シリアル出カイネーブル端子丁τ下が“Ｌ”レ
ベルであるか“Ｈ”レベルであるかに依存している。尚
、この場合のシリアル出力イネーブル端子ＳＯＥは、前
記の判定のみに用い、通常は、そψ本来の動作、即ち、
シリアル出力イネーブルの実行のみに使用する。
前記説明したような考究過程を経て、本発明では、内部
回路との間で並列的にデータの遣り取りをする入出力バ
ッファ用シフト・レジスタと、前記内部回路と前記入出
力バッファ用シフト・レジスタとの間に介在する転送ゲ
ートと、前記入出力バッファ用シフト・レジスタに接続
され且つ前記転送ゲートを通過するデータの向きに関連
して入力側或いは出力側に切り換えられる入出力回路と
を備えてなる電子回路を提供する。
回路との間で並列的にデータの遣り取りをする入出力バ
ッファ用シフト・レジスタと、前記内部回路と前記入出
力バッファ用シフト・レジスタとの間に介在する転送ゲ
ートと、前記入出力バッファ用シフト・レジスタに接続
され且つ前記転送ゲートを通過するデータの向きに関連
して入力側或いは出力側に切り換えられる入出力回路と
を備えてなる電子回路を提供する。
前記した本発明の電子回路に依れば、入出力バッファ用
シフト・レジスタに接続された入出力回路を出力側にす
るか、或いは、入力側にするかの切り換えを、内部回路
と前記入出力バッファ用シフト・レジスタとの間で行わ
れるデータ転送の向きに基づいて切り換えるようにして
いるので、その切り換えの為にリード／ライト端子など
専用の端子を別設する必要はなく、従って、Ｉ１０端子
をＩ１０共通にしてピン数を減少させる旨の目的を充分
に達成することができる。
シフト・レジスタに接続された入出力回路を出力側にす
るか、或いは、入力側にするかの切り換えを、内部回路
と前記入出力バッファ用シフト・レジスタとの間で行わ
れるデータ転送の向きに基づいて切り換えるようにして
いるので、その切り換えの為にリード／ライト端子など
専用の端子を別設する必要はなく、従って、Ｉ１０端子
をＩ１０共通にしてピン数を減少させる旨の目的を充分
に達成することができる。
第５図は本発明一実施例の要部回路説明図を表し、第１
図乃至第４図、第６図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。尚、こ
の実施例もビデオＲＡＭである。
図乃至第４図、第６図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。尚、こ
の実施例もビデオＲＡＭである。
図に於いて、７はメモリ・セル・アレイ、７Ａはセンス
増幅器、８は転送ゲート、９は前回転送モード記憶回路
、１０は読み出し増幅器（ＲＡ）、１１は書き込み増幅
器（ＷＡ） 、１３はポインタ及びデコーダ（Ｐ−Ｄ）
、１４はワード線駆動回路、１５は入出力（Ｉ １０）
増幅器、ＢＬＩ及びＢＬ １〜ＢＬ２５６及びＢＬ２５
６はピッ）線をそれぞれ示している。尚、図に見られる
シフト・レジスタ３としては２５６ビツトのものを例示
してあり、若し、このシフト・レジスタ３の各ピッ）Ｓ
ＲＩ乃至５Ｒ２５６が隣接ビットへデータを移動するデ
ータ移動型のものであれば、ポインタ及びデコーダ１３
に於けるポインタと呼ばれているシフト・レジスタは不
要であり、デコーダのみあれば良く、そして、シフト・
レジスタ３に於ける各ビットＳＲ１乃至５Ｒ２５６が相
互に関連しない情報保持手段である場合（例えば容量、
ラッチ等）にはポインタが必要になる。
増幅器、８は転送ゲート、９は前回転送モード記憶回路
、１０は読み出し増幅器（ＲＡ）、１１は書き込み増幅
器（ＷＡ） 、１３はポインタ及びデコーダ（Ｐ−Ｄ）
、１４はワード線駆動回路、１５は入出力（Ｉ １０）
増幅器、ＢＬＩ及びＢＬ １〜ＢＬ２５６及びＢＬ２５
６はピッ）線をそれぞれ示している。尚、図に見られる
シフト・レジスタ３としては２５６ビツトのものを例示
してあり、若し、このシフト・レジスタ３の各ピッ）Ｓ
ＲＩ乃至５Ｒ２５６が隣接ビットへデータを移動するデ
ータ移動型のものであれば、ポインタ及びデコーダ１３
に於けるポインタと呼ばれているシフト・レジスタは不
要であり、デコーダのみあれば良く、そして、シフト・
レジスタ３に於ける各ビットＳＲ１乃至５Ｒ２５６が相
互に関連しない情報保持手段である場合（例えば容量、
ラッチ等）にはポインタが必要になる。
本実施例では、ＲＡＭのメモリ・セル・アレイ７とシフ
ト・レジスタ３との間には転送ゲート８が介在していて
、その転送ゲート８は転送指令回路５からの信号でオン
になる。
ト・レジスタ３との間には転送ゲート８が介在していて
、その転送ゲート８は転送指令回路５からの信号でオン
になる。
メモリ・セル・アレイ７とシフト・レジスタ３との間で
データを遣り取りする場合、前記転送指令回路５からの
信号及びワード線を“Ｈ”レベルにする信号のどちらが
先になるか、その順序に依ってデータの転送方向を決め
ている。
データを遣り取りする場合、前記転送指令回路５からの
信号及びワード線を“Ｈ”レベルにする信号のどちらが
先になるか、その順序に依ってデータの転送方向を決め
ている。
転送指令回路５から信号を送出するのは転送モードのと
きのみであり、実際には、端子１τ１゜ＷＥ、ＴＲ等に
入力された信号の論理をとって信号送出の有無を決定し
ている。
きのみであり、実際には、端子１τ１゜ＷＥ、ＴＲ等に
入力された信号の論理をとって信号送出の有無を決定し
ている。
前回転送モード記憶回路９は具体的にはフリップ・フロ
ップであり、前回の転送モードが何であったかを記憶し
ておくものであり、実際には、前回の転送モードがモー
ドＣのときのみ記憶させておけば良い。
ップであり、前回の転送モードが何であったかを記憶し
ておくものであり、実際には、前回の転送モードがモー
ドＣのときのみ記憶させておけば良い。
今、転送指令回路５にモードｄ或いはｅが入力されたと
き、Ｉ１０回路４は何れの場合も入力側に切り換え、ま
た、前回転送モード記憶回路９の情報を参照して転送指
令信号を転送ゲート８に出力するか否かを決定する。
き、Ｉ１０回路４は何れの場合も入力側に切り換え、ま
た、前回転送モード記憶回路９の情報を参照して転送指
令信号を転送ゲート８に出力するか否かを決定する。
即ち、前回転送モードがモードＣであって、転送指令回
路５に入ってきた信号がモードｄであれば転送指令信号
を転送ゲート８に送出し、また、モードｅであれば転送
指令信号は送出しない。
路５に入ってきた信号がモードｄであれば転送指令信号
を転送ゲート８に送出し、また、モードｅであれば転送
指令信号は送出しない。
尚、ＲＡＭ側Ｉ１０増幅器１５は、下層、σ下。
ττＳ、ＷＥなどのクロック信号で制御されることは云
うまでもない。
うまでもない。
この実施例に於いて、書き込みを行う場合は、Ｉ１０回
路４は入力側に切り換えられていて、データは入出力端
子Ｓ１０からＩ１０回路４、書き込み増幅器１１、デー
タ・バス・ラインＤＢ等を介してシフト・レジネタ３に
蓄積し、それをモードｄの信号に依る転送指令回路５か
らの出力で転送ゲート８を開けてメモリ・セル・アレイ
７に並列書き込みするものである。また、読み出しを行
う場合は、メモリ・セル・アレイ７からのワード線上の
１ライン分のデータをモードＣの信号に依る転送指令回
路５からの出力で転送ゲート８を開けてシフト・レジス
タ３に並列に蓄積し、データ・バス・ラインＤＢ、読み
出し増幅器１０Ｓ １１０回路４等を介して入出力端子
ＳＩＯから出力されるものである。
路４は入力側に切り換えられていて、データは入出力端
子Ｓ１０からＩ１０回路４、書き込み増幅器１１、デー
タ・バス・ラインＤＢ等を介してシフト・レジネタ３に
蓄積し、それをモードｄの信号に依る転送指令回路５か
らの出力で転送ゲート８を開けてメモリ・セル・アレイ
７に並列書き込みするものである。また、読み出しを行
う場合は、メモリ・セル・アレイ７からのワード線上の
１ライン分のデータをモードＣの信号に依る転送指令回
路５からの出力で転送ゲート８を開けてシフト・レジス
タ３に並列に蓄積し、データ・バス・ラインＤＢ、読み
出し増幅器１０Ｓ １１０回路４等を介して入出力端子
ＳＩＯから出力されるものである。
本発明の電子回路は、内部回路との間で並列的にデータ
の遣り取りをする入出力バッファ用シフト・レジスタと
、内部回路と入出力バッファ用シフト・レジスタとの間
に介在する転送ゲートと、入出力バッファ用シフト・レ
ジスタに接続され且つ転送ゲートを通過するデータの向
きに関連して入力側或いは出力側に切り換えられる入出
力回路とを備えてなる構成を採っている。
の遣り取りをする入出力バッファ用シフト・レジスタと
、内部回路と入出力バッファ用シフト・レジスタとの間
に介在する転送ゲートと、入出力バッファ用シフト・レ
ジスタに接続され且つ転送ゲートを通過するデータの向
きに関連して入力側或いは出力側に切り換えられる入出
力回路とを備えてなる構成を採っている。
このような構成にすることに依り、入出力バッファ用シ
フト・レジスタに接続された入出力回路を出力側にする
か、或いは、入力側にするかの切り換えを、内部回路と
前記入出力バッファ用シフト・レジスタとの間で行われ
るデータ転送の向きに基づいて行うようにしているので
、その切り換えの為にリード／ライト端子など専用の端
子を別設する必要はなく、従って、Ｉ１０端子をＩ１０
共通にしてビン数を減少させる旨の目的を充分に達成す
ることができる。
フト・レジスタに接続された入出力回路を出力側にする
か、或いは、入力側にするかの切り換えを、内部回路と
前記入出力バッファ用シフト・レジスタとの間で行われ
るデータ転送の向きに基づいて行うようにしているので
、その切り換えの為にリード／ライト端子など専用の端
子を別設する必要はなく、従って、Ｉ１０端子をＩ１０
共通にしてビン数を減少させる旨の目的を充分に達成す
ることができる。
第１図及び第２図（Ａ）、 （Ｂ）は本発明の詳細な
説明する為の要部ブロック図、第３図（Ａ）。 （Ｂ）、 （Ｃ）及び第４図（Ａ）、 （Ｂ）は要
所に於ける電位の推移を示すタイミング・チャート、第
５図は本発明一実施例の要部回路説明図、第６図はビデ
オＲＡＭの要部ブロック図をそれぞれ表している。 図に於いて、２はＲＡＭ、３はシフト・レジスタ、４は
入出力Ｃｌ１０）回路、５は転送指令回路、６はデータ
、７はメモリ・セル・アレイ、８は転送ゲート、９は記
憶回路、１０は読み出し増幅器、１１は書き込み増幅器
、１２はシフト・クロック回路、１３はポインタ及びデ
コーダ、１４はワード線駆動回路、１５はＩ１０増幅器
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 （Ａ） ＣＢ）ｄ（並列書き込
み、ＳＩＯは入力側） ｅ（並列書き込みなし、ＳＩ
Ｏは入力側）本完明−実施例の動作を説明する為のタイ
ム・チャート第４図
説明する為の要部ブロック図、第３図（Ａ）。 （Ｂ）、 （Ｃ）及び第４図（Ａ）、 （Ｂ）は要
所に於ける電位の推移を示すタイミング・チャート、第
５図は本発明一実施例の要部回路説明図、第６図はビデ
オＲＡＭの要部ブロック図をそれぞれ表している。 図に於いて、２はＲＡＭ、３はシフト・レジスタ、４は
入出力Ｃｌ１０）回路、５は転送指令回路、６はデータ
、７はメモリ・セル・アレイ、８は転送ゲート、９は記
憶回路、１０は読み出し増幅器、１１は書き込み増幅器
、１２はシフト・クロック回路、１３はポインタ及びデ
コーダ、１４はワード線駆動回路、１５はＩ１０増幅器
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 （Ａ） ＣＢ）ｄ（並列書き込
み、ＳＩＯは入力側） ｅ（並列書き込みなし、ＳＩ
Ｏは入力側）本完明−実施例の動作を説明する為のタイ
ム・チャート第４図
Claims (1)
- 【特許請求の範囲】 内部回路との間で並列的にデータの遣り取りをする入
出力バッファ用シフト・レジスタと、前記内部回路と前
記入出力バッファ用シフト・レジスタとの間に介在する
転送ゲートと、 前記入出力バッファ用シフト・レジスタに接続され且つ
前記転送ゲートを通過するデータの向きに関連して入力
側或いは出力側に切り換えられる入出力回路と を備えてなることを特徴とする電子装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077545A JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
| EP86302676A EP0198673B1 (en) | 1985-04-13 | 1986-04-10 | Image memory |
| DE8686302676T DE3685678T2 (de) | 1985-04-13 | 1986-04-10 | Bildspeicher. |
| US06/850,790 US4799198A (en) | 1985-04-13 | 1986-04-11 | Image memory |
| KR8602783A KR900001597B1 (en) | 1985-04-13 | 1986-04-12 | The image memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077545A JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239491A true JPS61239491A (ja) | 1986-10-24 |
| JPH033314B2 JPH033314B2 (ja) | 1991-01-18 |
Family
ID=13636973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077545A Granted JPS61239491A (ja) | 1985-04-13 | 1985-04-13 | 電子装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799198A (ja) |
| EP (1) | EP0198673B1 (ja) |
| JP (1) | JPS61239491A (ja) |
| KR (1) | KR900001597B1 (ja) |
| DE (1) | DE3685678T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276193A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | 半導体メモリ |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2198864B (en) * | 1986-12-10 | 1990-11-21 | Electronic Components Ltd | Logic controller |
| US4823302A (en) * | 1987-01-30 | 1989-04-18 | Rca Licensing Corporation | Block oriented random access memory able to perform a data read, a data write and a data refresh operation in one block-access time |
| JPH0760594B2 (ja) * | 1987-06-25 | 1995-06-28 | 富士通株式会社 | 半導体記憶装置 |
| CA1315359C (en) * | 1987-07-15 | 1993-03-30 | Anthony Barrington Mcleish | Universal input/output device |
| JP2582587B2 (ja) * | 1987-09-18 | 1997-02-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JP2627903B2 (ja) * | 1987-09-18 | 1997-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| DE3907722A1 (de) * | 1989-03-10 | 1990-09-13 | Philips Patentverwaltung | Speicheranordnung |
| US5119477A (en) * | 1989-10-23 | 1992-06-02 | International Business Machines Corporation | Memory manager for hierarchical graphic structures |
| US5036495A (en) * | 1989-12-28 | 1991-07-30 | International Business Machines Corp. | Multiple mode-set for IC chip |
| US5299203A (en) * | 1990-08-17 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a flag for indicating test mode |
| KR940024597A (ko) * | 1993-04-10 | 1994-11-18 | 김광호 | 듀얼포트 메모리장치의 시리얼데이타 입력장치. |
| US5519413A (en) * | 1993-11-19 | 1996-05-21 | Honeywell Inc. | Method and apparatus for concurrently scanning and filling a memory |
| US5386385A (en) * | 1994-01-31 | 1995-01-31 | Texas Instruments Inc. | Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices |
| KR100816915B1 (ko) | 2000-07-07 | 2008-03-26 | 모사이드 테크놀로지스, 인코포레이티드 | 일정한 액세스 레이턴시를 지닌 고속 ｄｒａｍ 및 메모리 소자 |
| KR100943137B1 (ko) * | 2008-05-13 | 2010-02-18 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 테스트 방법 |
| US9204868B2 (en) | 2011-12-02 | 2015-12-08 | Interscope, Inc. | Methods and apparatus for removing material from within a mammalian cavity using an insertable endoscopic instrument |
| JP6468971B2 (ja) * | 2015-08-26 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体メモリ、メモリシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3787817A (en) * | 1972-06-21 | 1974-01-22 | Us Navy | Memory and logic module |
| NL7309642A (nl) * | 1973-07-11 | 1975-01-14 | Philips Nv | Geintegreerd geheugen. |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| US4541075A (en) * | 1982-06-30 | 1985-09-10 | International Business Machines Corporation | Random access memory having a second input/output port |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
-
1985
- 1985-04-13 JP JP60077545A patent/JPS61239491A/ja active Granted
-
1986
- 1986-04-10 EP EP86302676A patent/EP0198673B1/en not_active Expired - Lifetime
- 1986-04-10 DE DE8686302676T patent/DE3685678T2/de not_active Expired - Fee Related
- 1986-04-11 US US06/850,790 patent/US4799198A/en not_active Expired - Lifetime
- 1986-04-12 KR KR8602783A patent/KR900001597B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276193A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0198673B1 (en) | 1992-06-17 |
| KR900001597B1 (en) | 1990-03-15 |
| KR860008560A (ko) | 1986-11-17 |
| JPH033314B2 (ja) | 1991-01-18 |
| DE3685678T2 (de) | 1993-01-14 |
| EP0198673A3 (en) | 1989-01-11 |
| DE3685678D1 (de) | 1992-07-23 |
| EP0198673A2 (en) | 1986-10-22 |
| US4799198A (en) | 1989-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |