JPH09115282A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09115282A JPH09115282A JP7266923A JP26692395A JPH09115282A JP H09115282 A JPH09115282 A JP H09115282A JP 7266923 A JP7266923 A JP 7266923A JP 26692395 A JP26692395 A JP 26692395A JP H09115282 A JPH09115282 A JP H09115282A
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Abstract
(57)【要約】
【課題】チップの一辺にデータの外部入出力端子を持ち
複数のメモリアレイから成るメモリ回路の高速アクセス
を可能とし、かつダイサイズの大幅な増加を抑制する。 【解決手段】メモリアレイ１の近傍に配置した入出力回
路１０と、入出力回路１０に接続しメモリアレイ１のデ
ータを伝送するＩ／Ｏバス７と、メモリアレイ２および
外部入出力端子の近傍に配置した入出力回路１１と、入
出力回路１０，１１にそれぞれ接続しメモリアレイ２の
データと入出力回路１０を経由したメモリアレイ１のデ
ータとを伝送するＩ／Ｏバス８とを備える。
複数のメモリアレイから成るメモリ回路の高速アクセス
を可能とし、かつダイサイズの大幅な増加を抑制する。 【解決手段】メモリアレイ１の近傍に配置した入出力回
路１０と、入出力回路１０に接続しメモリアレイ１のデ
ータを伝送するＩ／Ｏバス７と、メモリアレイ２および
外部入出力端子の近傍に配置した入出力回路１１と、入
出力回路１０，１１にそれぞれ接続しメモリアレイ２の
データと入出力回路１０を経由したメモリアレイ１のデ
ータとを伝送するＩ／Ｏバス８とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数のメモリブロックに分割したメモリアレイ
から成るダイナミック型の半導体記憶装置に関する。
し、特に複数のメモリブロックに分割したメモリアレイ
から成るダイナミック型の半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量は、高集積化
に伴い増加してきている。また、半導体記憶装置にメモ
リ制御以外の論理回路を組込むことが可能となり、広く
用いられている。この場合、ダイサイズの増加を抑える
ため、メモリブロックの一辺からデータを入出力する方
式がとられてきた。
に伴い増加してきている。また、半導体記憶装置にメモ
リ制御以外の論理回路を組込むことが可能となり、広く
用いられている。この場合、ダイサイズの増加を抑える
ため、メモリブロックの一辺からデータを入出力する方
式がとられてきた。
【０００３】従来の半導体記憶装置をブロックで示す図
３を参照すると、この従来の半導体記憶装置は、メモリ
アレイ１，２と、メモリアレイ１，２の各々に対応する
Ｙデコーダ３，４と、メモリアレイ１，２の各々に対応
するＸデコーダ５，６と、メモリアレイ１，２に共通に
接続したＩ／Ｏバス３７と、Ｙデコーダ出力線９と、入
出力回路３９とを備える。
３を参照すると、この従来の半導体記憶装置は、メモリ
アレイ１，２と、メモリアレイ１，２の各々に対応する
Ｙデコーダ３，４と、メモリアレイ１，２の各々に対応
するＸデコーダ５，６と、メモリアレイ１，２に共通に
接続したＩ／Ｏバス３７と、Ｙデコーダ出力線９と、入
出力回路３９とを備える。
【０００４】入出力回路３９は、Ｉ／Ｏバス３７に接続
しデータの増幅出力を行うデータアンプ３９１と、デー
タラッチするデータラッチ回路３９３と、チップ入出力
回路の書込みデータをＩ／Ｏバス３７に出力するライト
バッファ３９２とを備える。
しデータの増幅出力を行うデータアンプ３９１と、デー
タラッチするデータラッチ回路３９３と、チップ入出力
回路の書込みデータをＩ／Ｏバス３７に出力するライト
バッファ３９２とを備える。
【０００５】次に、図３を参照して、従来の半導体記憶
装置の動作について説明すると、Ｙデコーダ３，４はＩ
／Ｏバス３７に対して一本のＹスイッチを活性化し、Ｉ
／Ｏバス３７に１個のセンスアンプを接続する。これに
対応してリード動作では、データアンプ３９１を活性化
してＩ／Ｏバス３７上のデータを読みだす。また、書込
み動作では、ライトバッファ３９２によりＩ／Ｏバス３
７をドライブすることによりセンスアンプとメモリセル
にデータを書込む。
装置の動作について説明すると、Ｙデコーダ３，４はＩ
／Ｏバス３７に対して一本のＹスイッチを活性化し、Ｉ
／Ｏバス３７に１個のセンスアンプを接続する。これに
対応してリード動作では、データアンプ３９１を活性化
してＩ／Ｏバス３７上のデータを読みだす。また、書込
み動作では、ライトバッファ３９２によりＩ／Ｏバス３
７をドライブすることによりセンスアンプとメモリセル
にデータを書込む。
【０００６】メモリセルアレイ２の一部を示す図４を参
照してこのメモリアレイ２のＩ／Ｏバス３７との接続に
ついて説明すると、メモリアレイ２は情報を記憶するメ
モリセル２３と、センスアンプ２２と、Ｙデコーダ４の
出力の活性化に応答してセンスアンプ２２とＩ／Ｏバス
３７とを接続するＹスイッチ２１と、ビット線２５と、
メモリセル２３を選択するＸデコーダ６の出力線すなわ
ちワード線２４とを備える。
照してこのメモリアレイ２のＩ／Ｏバス３７との接続に
ついて説明すると、メモリアレイ２は情報を記憶するメ
モリセル２３と、センスアンプ２２と、Ｙデコーダ４の
出力の活性化に応答してセンスアンプ２２とＩ／Ｏバス
３７とを接続するＹスイッチ２１と、ビット線２５と、
メモリセル２３を選択するＸデコーダ６の出力線すなわ
ちワード線２４とを備える。
【０００７】代表的なダイナミック型のメモリでは、１
個のメモリアレイにおいてＩ／Ｏバスに接続するセンス
アンプの数は５１２個である。これにより、図３に示す
２つのメモリアレイ１，２から成る形式の半導体記憶装
置の１本のＩ／Ｏバスに接続するセンスアンプの数は１
０２４個にも達する。この結果、配線浮遊容量などが無
視できなくなり、高速動作の阻害要因となる。
個のメモリアレイにおいてＩ／Ｏバスに接続するセンス
アンプの数は５１２個である。これにより、図３に示す
２つのメモリアレイ１，２から成る形式の半導体記憶装
置の１本のＩ／Ｏバスに接続するセンスアンプの数は１
０２４個にも達する。この結果、配線浮遊容量などが無
視できなくなり、高速動作の阻害要因となる。
【０００８】また、この対策として、Ｉ／Ｏバスを複数
設けることが考えられるが、上述したように、メモリブ
ロックの一辺からＩ／Ｏを行う構成のため、ダイサイズ
の増大は避けられない。
設けることが考えられるが、上述したように、メモリブ
ロックの一辺からＩ／Ｏを行う構成のため、ダイサイズ
の増大は避けられない。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、メモリの高集積化によるメモリブロックの
容量の増大にともない、１個のメモリアレイの接続対象
のセンスアンプの数が増加し、必然的にＩ／Ｏバスの浮
遊容量を増大させるため、高速動作の阻害要因となると
いう欠点があった。
記憶装置は、メモリの高集積化によるメモリブロックの
容量の増大にともない、１個のメモリアレイの接続対象
のセンスアンプの数が増加し、必然的にＩ／Ｏバスの浮
遊容量を増大させるため、高速動作の阻害要因となると
いう欠点があった。
【００１０】また、この対策としてＩ／Ｏバスを複数設
けることは、ダイサイズの増大要因となるという欠点が
あった。
けることは、ダイサイズの増大要因となるという欠点が
あった。
【００１１】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、半導体チップの一辺に集中的に配置した外部
入出力端子を有し、複数のメモリセルを行および列方向
に配列し前記外部入出力端子から離れて配置し第１のメ
モリセルアレイと、前記外部入出力端子の近傍に配置し
た第２のメモリセルアレイとを備えるダイナミック型の
半導体記憶装置において、前記第１のメモリセルアレイ
の近傍に配置しこの第１のメモリセルアレイのデータ入
出力用の第１のデータ入出力回路と、前記第１のデータ
入出力回路に接続し前記第１のメモリセルアレイのデー
タを伝送する第１のＩ／Ｏバスと、前記第２のメモリセ
ルアレイおよび前記外部入出力端子の近傍に配置した第
２のデータ入出力回路と、前記第１，第２のデータ入出
力回路にそれぞれ接続し前記第２のメモリセルアレイの
データと前記第１の入出力回路を経由した前記第１のメ
モリセルアレイのデータとを伝送する第２のＩ／Ｏバス
とを備えて構成されている。
憶装置は、半導体チップの一辺に集中的に配置した外部
入出力端子を有し、複数のメモリセルを行および列方向
に配列し前記外部入出力端子から離れて配置し第１のメ
モリセルアレイと、前記外部入出力端子の近傍に配置し
た第２のメモリセルアレイとを備えるダイナミック型の
半導体記憶装置において、前記第１のメモリセルアレイ
の近傍に配置しこの第１のメモリセルアレイのデータ入
出力用の第１のデータ入出力回路と、前記第１のデータ
入出力回路に接続し前記第１のメモリセルアレイのデー
タを伝送する第１のＩ／Ｏバスと、前記第２のメモリセ
ルアレイおよび前記外部入出力端子の近傍に配置した第
２のデータ入出力回路と、前記第１，第２のデータ入出
力回路にそれぞれ接続し前記第２のメモリセルアレイの
データと前記第１の入出力回路を経由した前記第１のメ
モリセルアレイのデータとを伝送する第２のＩ／Ｏバス
とを備えて構成されている。
【００１２】本発明の第２の半導体記憶装置は、半導体
チップの一辺に集中的に配置した外部入出力端子を有
し、複数のメモリセルを行および列方向に配列し前記外
部入出力端子から離れて配置し第１のメモリセルアレイ
と、前記外部入出力端子の近傍に配置した第２のメモリ
セルアレイとを備えるダイナミック型の半導体記憶装置
において、前記第１のメモリセルアレイの近傍に配置し
この第１のメモリセルアレイのデータ入出力用の第１の
データ入出力回路と、前記第１のデータ入出力回路に接
続し前記第１のメモリアレイのデータを伝送する第１の
Ｉ／Ｏバスと、前記第１のデータ入出力回路のデータを
ラッチするデータラッチ回路と、前記第２のメモリセル
アレイおよび前記外部入出力端子の近傍に配置した第２
のデータ入出力回路と、前記データラッチ回路と前記第
２のデータ入出力回路にそれぞれ接続し前記第２のメモ
リセルアレイのデータと前記データラッチ回路に保持し
た前記第１のメモリセルアレイのデータとを伝送する第
２のＩ／Ｏバスとを備え、前記第１のメモリセルアレイ
が第１，第２のメモリブロックを、前記第２のメモリセ
ルアレイが第３，第４のメモリブロックをそれぞれ備
え、メモリアクセス時には、第１のアクセスサイクルの
とき前記第１，第３のメモリブロックの組または前記第
２，第４のメモリブロックの組の各々を同時にアクセス
して前記第１または第３のメモリブロックの読出しデー
タを前記データッチ回路に保持し、第２のアクセスサイ
クルのとき前記データラッチ回路の保持データを前記第
２のＩ／Ｏバスと前記第２の入出力回路とを経由して出
力することを特徴とするものである。
チップの一辺に集中的に配置した外部入出力端子を有
し、複数のメモリセルを行および列方向に配列し前記外
部入出力端子から離れて配置し第１のメモリセルアレイ
と、前記外部入出力端子の近傍に配置した第２のメモリ
セルアレイとを備えるダイナミック型の半導体記憶装置
において、前記第１のメモリセルアレイの近傍に配置し
この第１のメモリセルアレイのデータ入出力用の第１の
データ入出力回路と、前記第１のデータ入出力回路に接
続し前記第１のメモリアレイのデータを伝送する第１の
Ｉ／Ｏバスと、前記第１のデータ入出力回路のデータを
ラッチするデータラッチ回路と、前記第２のメモリセル
アレイおよび前記外部入出力端子の近傍に配置した第２
のデータ入出力回路と、前記データラッチ回路と前記第
２のデータ入出力回路にそれぞれ接続し前記第２のメモ
リセルアレイのデータと前記データラッチ回路に保持し
た前記第１のメモリセルアレイのデータとを伝送する第
２のＩ／Ｏバスとを備え、前記第１のメモリセルアレイ
が第１，第２のメモリブロックを、前記第２のメモリセ
ルアレイが第３，第４のメモリブロックをそれぞれ備
え、メモリアクセス時には、第１のアクセスサイクルの
とき前記第１，第３のメモリブロックの組または前記第
２，第４のメモリブロックの組の各々を同時にアクセス
して前記第１または第３のメモリブロックの読出しデー
タを前記データッチ回路に保持し、第２のアクセスサイ
クルのとき前記データラッチ回路の保持データを前記第
２のＩ／Ｏバスと前記第２の入出力回路とを経由して出
力することを特徴とするものである。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体記憶装置は、従来と共通のメモリア
レイ１，２と、Ｙデコーダ３，４と、Ｘデコーダ５，６
と、Ｙデコーダ出力線９とに加えて、メモリアレイ１，
２の各々に専用のＩ／Ｏバス７，８と、Ｉ／Ｏバス７に
対応し出力端にＩ／Ｏバス８の入力端を接続した入出力
回路１０と、Ｉ／Ｏバス８に対応し出力端が配線を介し
てチップの入出力端子に接続する入出力回路１１とを備
える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体記憶装置は、従来と共通のメモリア
レイ１，２と、Ｙデコーダ３，４と、Ｘデコーダ５，６
と、Ｙデコーダ出力線９とに加えて、メモリアレイ１，
２の各々に専用のＩ／Ｏバス７，８と、Ｉ／Ｏバス７に
対応し出力端にＩ／Ｏバス８の入力端を接続した入出力
回路１０と、Ｉ／Ｏバス８に対応し出力端が配線を介し
てチップの入出力端子に接続する入出力回路１１とを備
える。
【００１４】ここで説明の便宜上、メモリアレイ２は上
述したようにチップの一辺に配設された外部入出力端子
の近傍すなわち近端に配置され、一方メモリアレイ１は
上記外部入出力端子から離れた場所すなわち遠端に配置
されるものとする。
述したようにチップの一辺に配設された外部入出力端子
の近傍すなわち近端に配置され、一方メモリアレイ１は
上記外部入出力端子から離れた場所すなわち遠端に配置
されるものとする。
【００１５】次に、図１を参照して本実施の形態の動作
について説明すると、まず遠端の第０メモリアレイ１
は、Ｙデコーダ３によりＹデコード信号をＹデコーダ出
力線９に出力してＩ／Ｏバス７に接続しているセンスア
ンプのうちの１個を選択する。この出力データはＩ／Ｏ
バス７を経由して、入出力回路１０に伝達されるととも
に書込時にはこの入出力回路１０から書込制御する。し
たがって、従来のＩ／Ｏバス３７に比較してＩ／Ｏバス
７の容量負荷はＩ／２となる。
について説明すると、まず遠端の第０メモリアレイ１
は、Ｙデコーダ３によりＹデコード信号をＹデコーダ出
力線９に出力してＩ／Ｏバス７に接続しているセンスア
ンプのうちの１個を選択する。この出力データはＩ／Ｏ
バス７を経由して、入出力回路１０に伝達されるととも
に書込時にはこの入出力回路１０から書込制御する。し
たがって、従来のＩ／Ｏバス３７に比較してＩ／Ｏバス
７の容量負荷はＩ／２となる。
【００１６】Ｉ／Ｏバス７のデータは入出力回路１０に
てＩ／Ｏバス８に接続しＩ／Ｏバス８を経由して入出力
回路１１に入出力し、この入出力回路１１により外部入
出力端子とデータの入出力を行う。このとき入出力回路
１０によりＩ／０バス７，８は相互に分離されており、
容量負荷はそれぞれ従来のＩ／Ｏバス３７の１／２であ
るので高速動作が可能となる。また、メモリアレイ１へ
のアクセスに対しても、新たにデータバスを設けること
なくメモリアレイ２のＩ／Ｏバス８を経由することによ
り行うので、大幅なダイサイズの増加要因とはならな
い。
てＩ／Ｏバス８に接続しＩ／Ｏバス８を経由して入出力
回路１１に入出力し、この入出力回路１１により外部入
出力端子とデータの入出力を行う。このとき入出力回路
１０によりＩ／０バス７，８は相互に分離されており、
容量負荷はそれぞれ従来のＩ／Ｏバス３７の１／２であ
るので高速動作が可能となる。また、メモリアレイ１へ
のアクセスに対しても、新たにデータバスを設けること
なくメモリアレイ２のＩ／Ｏバス８を経由することによ
り行うので、大幅なダイサイズの増加要因とはならな
い。
【００１７】一方、メモリアレイ２に対するアクセスで
は、Ｉ／Ｏバス８に対して入出力回路１１を動作させて
行う。このとき、入出力Ｉ／Ｏバス８に接続した入出力
回路１０はハイインピーダンス状態でありこのＩ／Ｏバ
ス８に対して何等の影響ももたらさない。
は、Ｉ／Ｏバス８に対して入出力回路１１を動作させて
行う。このとき、入出力Ｉ／Ｏバス８に接続した入出力
回路１０はハイインピーダンス状態でありこのＩ／Ｏバ
ス８に対して何等の影響ももたらさない。
【００１８】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、メモリアレイ
１，２の代りに各々２つのメモリブロック１０１，１０
２および２０１，２０２とから成るメモリアレイ１Ａ，
２Ａと、Ｙデコーダ３，４の代りにこれらメモリブロッ
ク１０１，１０２，２０１，２０２にそれぞれ対応する
Ｙデコーダ３０１，３０２，４０１，４０２と、入力回
路１０とＩ／Ｏバス８との間にデータラッチ１２をさら
に備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、メモリアレイ
１，２の代りに各々２つのメモリブロック１０１，１０
２および２０１，２０２とから成るメモリアレイ１Ａ，
２Ａと、Ｙデコーダ３，４の代りにこれらメモリブロッ
ク１０１，１０２，２０１，２０２にそれぞれ対応する
Ｙデコーダ３０１，３０２，４０１，４０２と、入力回
路１０とＩ／Ｏバス８との間にデータラッチ１２をさら
に備えることである。
【００１９】次に、図２を参照して本実施の形態の動作
について説明すると、メモリは、連続データの転送速度
の高速化を要求されるようになってきている。そこで、
メモリのアクセス時には、メモリアレイ１Ａ，２Ａの各
々のメモリブロック１０１，２０１は同時に動作させ、
同様にメモリブロック１０２，２０２は同時に動作させ
る。まずメモリブロック２０１のデータを入出力回路１
１を経由して動作させると同時にメモリブロック１０１
を入出力回路１０を経由して動作させる。リード動作時
においては、入出力回路１０によりデータを読出しその
結果をラッチ回路１２に保持する。引続いて、次のサイ
クルでは、入出力回路１１によりラッチ回路１２のデー
タを読出す。そして引続くサイクルでは、メモリアレイ
２Ａのブロック２０２からデータを読出し、同様にメモ
リブロック１０２のブロックデータを読出してラッチ１
２にラッチする。以上の動作を反復することにより高速
なデータ転送を大幅なダイサイズの増大なしに実現でき
る。
について説明すると、メモリは、連続データの転送速度
の高速化を要求されるようになってきている。そこで、
メモリのアクセス時には、メモリアレイ１Ａ，２Ａの各
々のメモリブロック１０１，２０１は同時に動作させ、
同様にメモリブロック１０２，２０２は同時に動作させ
る。まずメモリブロック２０１のデータを入出力回路１
１を経由して動作させると同時にメモリブロック１０１
を入出力回路１０を経由して動作させる。リード動作時
においては、入出力回路１０によりデータを読出しその
結果をラッチ回路１２に保持する。引続いて、次のサイ
クルでは、入出力回路１１によりラッチ回路１２のデー
タを読出す。そして引続くサイクルでは、メモリアレイ
２Ａのブロック２０２からデータを読出し、同様にメモ
リブロック１０２のブロックデータを読出してラッチ１
２にラッチする。以上の動作を反復することにより高速
なデータ転送を大幅なダイサイズの増大なしに実現でき
る。
【００２０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第１のメモリセルアレイ用の第１のデータ入
出力回路と、第１のＩ／Ｏバスと、第２のメモリセルア
レイ用の外部入出力端子の近傍に配置した第２のデータ
入出力回路と、上記第１，第２のデータ入出力回路にそ
れぞれ接続した第２のＩ／Ｏバスとを備えることによ
り、遠端のメモリアレイに対するアクセスを、近端のメ
モリアレイの入出力回路から上記近端のメモリアレイの
Ｉ／Ｏ線を経由して上記遠端のメモリアレイの入出力回
路に接続したＩ／Ｏバスを介して行うことにより、Ｉ／
Ｏバスの負荷容量を大幅に低減し高速動作を可能とする
とともに、ダイサイズの増加を抑制できるという効果が
ある。
憶装置は、第１のメモリセルアレイ用の第１のデータ入
出力回路と、第１のＩ／Ｏバスと、第２のメモリセルア
レイ用の外部入出力端子の近傍に配置した第２のデータ
入出力回路と、上記第１，第２のデータ入出力回路にそ
れぞれ接続した第２のＩ／Ｏバスとを備えることによ
り、遠端のメモリアレイに対するアクセスを、近端のメ
モリアレイの入出力回路から上記近端のメモリアレイの
Ｉ／Ｏ線を経由して上記遠端のメモリアレイの入出力回
路に接続したＩ／Ｏバスを介して行うことにより、Ｉ／
Ｏバスの負荷容量を大幅に低減し高速動作を可能とする
とともに、ダイサイズの増加を抑制できるという効果が
ある。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図３】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図４】図３のメモリアレイの詳細を示すブロック図で
ある。
ある。
１，２，１Ａ，２Ａ メモリアレイ ３，４，３０１，３０２，４０１，４０２ Ｙデコー
ダ ５，６ Ｘデコーダ ７，８，３７ Ｉ／Ｏバス ９ Ｙデコーダ出力線 １０，１１，３９ 入出力回路 １２ データラッチ ２１ Ｙスイッチ ２２ センスアンプ ２３ メモリセル ２４ ワード線 ２５ ビット線 ３９１ データアンプ ３９２ ライトバッファ
ダ ５，６ Ｘデコーダ ７，８，３７ Ｉ／Ｏバス ９ Ｙデコーダ出力線 １０，１１，３９ 入出力回路 １２ データラッチ ２１ Ｙスイッチ ２２ センスアンプ ２３ メモリセル ２４ ワード線 ２５ ビット線 ３９１ データアンプ ３９２ ライトバッファ
Claims (2)
- 【請求項１】 半導体チップの一辺に集中的に配置した
外部入出力端子を有し、複数のメモリセルを行および列
方向に配列し前記外部入出力端子から離れて配置し第１
のメモリセルアレイと、前記外部入出力端子の近傍に配
置した第２のメモリセルアレイとを備えるダイナミック
型の半導体記憶装置において、 前記第１のメモリセルアレイの近傍に配置しこの第１の
メモリセルアレイのデータ入出力用の第１のデータ入出
力回路と、 前記第１のデータ入出力回路に接続し前記第１のメモリ
セルアレイのデータを伝送する第１のＩ／Ｏバスと、 前記第２のメモリセルアレイおよび前記外部入出力端子
の近傍に配置した第２のデータ入出力回路と、 前記第１，第２のデータ入出力回路にそれぞれ接続し前
記第２のメモリセルアレイのデータと前記第１の入出力
回路を経由した前記第１のメモリセルアレイのデータと
を伝送する第２のＩ／Ｏバスとを備えることを特徴とす
る半導体記憶装置。 - 【請求項２】 半導体チップの一辺に集中的に配置した
外部入出力端子を有し、複数のメモリセルを行および列
方向に配列し前記外部入出力端子から離れて配置し第１
のメモリセルアレイと、前記外部入出力端子の近傍に配
置した第２のメモリセルアレイとを備えるダイナミック
型の半導体記憶装置において、 前記第１のメモリセルアレイの近傍に配置しこの第１の
メモリセルアレイのデータ入出力用の第１のデータ入出
力回路と、 前記第１のデータ入出力回路に接続し前記第１のメモリ
アレイのデータを伝送する第１のＩ／Ｏバスと、 前記第１のデータ入出力回路のデータをラッチするデー
タラッチ回路と、 前記第２のメモリセルアレイおよび前記外部入出力端子
の近傍に配置した第２のデータ入出力回路と、 前記データラッチ回路と前記第２のデータ入出力回路に
それぞれ接続し前記第２のメモリセルアレイのデータと
前記データラッチ回路に保持した前記第１のメモリセル
アレイのデータとを伝送する第２のＩ／Ｏバスとを備
え、 前記第１のメモリセルアレイが第１，第２のメモリブロ
ックを、前記第２のメモリセルアレイが第３，第４のメ
モリブロックをそれぞれ備え、 メモリアクセス時には、第１のアクセスサイクルのとき
前記第１，第３のメモリブロックの組または前記第２，
第４のメモリブロックの組の各々を同時にアクセスして
前記第１または第３のメモリブロックの読出しデータを
前記データッチ回路に保持し、第２のアクセスサイクル
のとき前記データラッチ回路の保持データを前記第２の
Ｉ／Ｏバスと前記第２の入出力回路とを経由して出力す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266923A JP2973895B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266923A JP2973895B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09115282A true JPH09115282A (ja) | 1997-05-02 |
| JP2973895B2 JP2973895B2 (ja) | 1999-11-08 |
Family
ID=17437563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266923A Expired - Fee Related JP2973895B2 (ja) | 1995-10-16 | 1995-10-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973895B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304084B1 (ko) * | 1997-05-29 | 2001-11-22 | 가네꼬 히사시 | 멀티뱅크 구성의 반도체 메모리장치 |
| KR100316183B1 (ko) * | 1999-12-28 | 2001-12-12 | 박종섭 | 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를갖는 반도체 메모리 장치 |
| US6373777B1 (en) | 1998-07-14 | 2002-04-16 | Nec Corporation | Semiconductor memory |
-
1995
- 1995-10-16 JP JP7266923A patent/JP2973895B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304084B1 (ko) * | 1997-05-29 | 2001-11-22 | 가네꼬 히사시 | 멀티뱅크 구성의 반도체 메모리장치 |
| US6373777B1 (en) | 1998-07-14 | 2002-04-16 | Nec Corporation | Semiconductor memory |
| KR100316183B1 (ko) * | 1999-12-28 | 2001-12-12 | 박종섭 | 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를갖는 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973895B2 (ja) | 1999-11-08 |
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