JP2509004B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
し、特に、データ線に多段化構成の複数のセンス増幅器
を有する装置に適用して好適な半導体記憶装置に関す
る。
ので、特に、メモリセルからのデータ読出し/書込み回
路の部分を詳細に示すものである。図3に示すように、
メモリセル1はマトリックス状に配列されている。メモ
リセル1の選択は、行デコーダ2と列デコーダ3とによ
って行なわれる。第1のセンス増幅器7と第2のセンス
増幅器/出力バッファ回路8は、メモリセル1からデー
タの読出しを行なうためのものである。それらの回路
7,8を通じて入出力端子4にデータが読出される。一
方、データ入力回路/第1の書込みバッファ5と第2の
書込みバッファ6は、メモリセル1にデータの書込みを
行なうためのものである。これらの回路5,6を介し
て、入出力端子4からのデータがメモリセル1に書込ま
れる。データの読出し/書込みは、読出し/書込み切換
回路9によって切換えられる。一方、第1〜第4のMO
SトランジスタTr1〜Tr4は、メモリセル1を指定
するアドレスの変化時にイコライズパルス発生回路10
が出力するイコライズパルスをゲートに受けてオンす
る。これにより、前アドレスのデータが無効化される。
トランジスタTr1,Tr2は相補データ線をイコライ
ズする。
し時には、読出し/書込み切換回路9が、第1のセンス
増幅器7と第2のセンス増幅器/出力バッファ回路8と
を動作状態とし、且つ、データ入力回路/第1の書込み
バッファ5と第2の書込みバッファ6とを非動作状態に
する。これにより、行デコーダ2と列デコーダ3とによ
って選択されたメモリセル1の状態が第1のセンス増幅
器7に伝達する。この状態は、第2のセンス増幅器/出
力バッファ回路8を通じて入出力端子4に導出される。
一方、データの書込み時には、読出し/書込み切換回路
9が、第1のセンス増幅器7と第2のセンス増幅器/出
力バッファ回路8とを非動作状態とし、且つデータ入力
回路/第1の書込みバッファ5と第2の書込みバッファ
6とを動作状態とする。これにより、入出力端子4から
入力されたデータは、行デコーダ2と列デコーダ3とに
よって選択されているメモリセル1に書込まれる。イコ
ライズパルス発生回路10からのイコライズパルスは、
第1〜第4のMOSトランジスタTr1〜Tr4にアド
レスの変化時に入力される。これにより、前回のメモリ
セル1のアクセス時のデータが無効化され、アクセス速
度が高められる。
ス増幅器7と第2のセンス増幅器/出力バッファ回路8
とを直列に接続して、多段化している。これは、データ
線を分割して、メモリセル1が駆動すべき負荷容量を低
減し、データを効率よく増幅するためである。併せて、
書込み系も、データ入力回路/第1の書込みバッファ5
と第2の書込みバッファ6とによって多段化されてい
る。これも、上記とほぼ同様の理由である。
し及び書込みに共通のデータ線を用い、それぞれにおい
て多段化構成をとっていることから、例えば、読出しの
各段に対応して書込みバッファを併設する必要がある。
これは、回路パターン面積の増大を招き、更に多段化さ
れた書込みバッファ回路による消費電力増大という問題
がある。
その目的は、増幅器が多段化されたデータ線構造を持つ
メモリ装置においても、書込みバッファ回路を多段化す
る必要を無くし、集積回路面積を縮小すると共に消費電
力の低減を図ることにある。
メモリセルアレイ中から選択回路で選択したメモリセル
中の格納データをデータ線に読み出し、読み出したデー
タをそのデータ線の途中に挿入接続した複数の増幅器を
介して入出力端子に導出する半導体記憶装置において、
前記各増幅器の入力端と出力端間に接続されたバイパス
用スイッチング素子と、書き込み時に前記スイッチング
素子の制御端に導通信号を加えて前記スイッチング素子
を導通し、前記入出力端子を前記スイッチング素子をバ
イパスして前記メモリセルに直接的に接続する、導通コ
ントロール信号出力回路と、を備えるものとして構成さ
れる。
おいて、前記メモリセルアレイは、それぞれ複数のメモ
リセルを有する複数のメモリセルユニットを有し、前記
各ユニット毎に前記増幅器の第1段のものがそれぞれ接
続されており、前記第1段の増幅器の複数のものが前記
増幅器の第2段以下のものに共通に接続されているもの
として構成される。
の装置において、前記データ線は前記メモリセルに対し
て相補データが入出力する相補データ線として構成され
ているものとして構成される。
1つの装置において、前記スイッチング素子は、読み出
しに先立って各増幅器の入出端をイコライズするイコラ
イジング素子と共用され、前記導通コントロール信号出
力回路は、読み出しに先立って前記イコライジング素子
と導通信号を加えるイコライズパルス発生回路と共用さ
れているものとして構成される。
選択される。読み出し時には、選択されたメモリセル中
のデータが多段の各増幅器で増幅されて入出力端子に導
出される。書き込み時には、導通コントロール信号出力
回路からの出力により、バイパス用スイッチング素子が
導通する。これにより、入出力端子に加えられた書き込
みデータは、上記スイッチング素子をバイパスして直接
的に選択済みメモリセルに書き込まれる。
説明する。
回路装置の回路構成図である。図1に示すように、第1
のセンス増幅器7の周辺に設けられている第1及び第2
のMOSトランジスタTr1、Tr2に対しては、図3
の従来例と同様に、イコライズパルス発生回路10から
のイコライズパルスが入力される。一方、第3及び第4
のMOSトランジスタTr3、Tr4には、イコライズ
パルス/書込みパルス発生回路12から、別のタイミン
グで書込みパルスが入力される。イコライズパルス/書
込みパルス発生回路12には、読出し/書込み切換回路
9からデータの書込み時点を示す信号が供給される。そ
して、入出力端子4からの書込みデータは、単段構成の
データ入出力回路/書込みバッファ11を通じて、メモ
リセル1に書込まれる。
を説明する。
換回路9が、第1のセンス増幅器7と第2のセンス増幅
器/出力バッファ回路8とを動作状態とし、且つデータ
入出力回路/書込みバッファ11を非動作状態にする。
これにより、行デコーダ2と列デコーダ3とによって選
択されたメモリセル1の状態が、第1のセンス増幅器7
に伝達される。この状態は、第2のセンス増幅器/出力
バッファ回路8を通じて、入出力端子4に導出される。
この場合、第1及び第2のMOSトランジスタTr1、
Tr2のゲートに対しては、イコライズパルス発生回路
10からイコライズパルスが加えられる。第3及び第4
のMOSトランジスタTr3、Tr4のゲートに対して
は、アドレスの切り替わり時点にイコライズパルス/書
込みパルス発生回路12からアドレスの切り替わり時点
にイコライズパルスが供給される。これによりアドレス
切り替わり時点のデータ線のデータが無効化される。
込み切換回路9が、第1のセンス増幅器7と第2のセン
ス増幅器/出力バッファ回路8とを非動作状態とし、デ
ータ入出力回路/書込みバッファ11を動作状態にす
る。これにより、入出力端子4から入力されたデータ
が、行デコーダ2と列デコーダ3によって選択されてい
るメモリセル1に書込まれる。この場合、イコライズパ
ルス/書込みパルス発生回路12から、第3及び第4の
MOSトランジスタTr3、Tr4のゲートに対して、
常にオン信号が供給される。従って、データ入出力回路
/書込みバッファ11からのデータは、第3及び第4の
MOSトランジスタTr3、Tr4を通じて、メモリセ
ル1に書込まれる。この時、第1及び第2のMOSトラ
ンジスタTr1、Tr2のゲートに対して、イコライズ
パルス発生回路10から加えられるイコライズパルスは
オフになっている。なお、データの書込み中にアドレス
の変化があった場合には、イコライズパルス発生回路1
0から第1及び第2のMOSトランジスタTr1、Tr
2のゲートに、イコライズパルスが供給される。このた
め、データ線上のデータは、アドレス切り替わり時点に
おいて無効化される。
7と第2のセンス増幅器/出力バッファ回路8が多段化
されていても、データ書込みのためのデータ入出力回路
/書込みバッファ11は多段化することなく、共通のデ
ータ線を通じてデータの書込みを実施できる。
である。ここでは、多段のセンス増幅器が、メモリの上
位アドレスによって制御され、階層的なシステム構造と
なっている場合を例示する。
データの読出しのために、複数の第1のセンス増幅器7
1、71によって構成される第1のセンス増幅器群と、
その次段に第2及び第3のセンス増幅器13が設けられ
ている。第1のセンス増幅器71には第1〜第4のMO
SトランジスタTr11〜Tr41が設けられている。
第1のセンス増幅器72には第1〜第4のMOSトラン
ジスタTr12〜Tr42が設けられている。第2のセ
ンス増幅器13には第1〜第4のMOSトランジスタT
r13〜Tr43が設けられている。第1及び第2のM
OSトランジスタTr11、Tr21には、イコライズ
パルス発生回路101からイコライズパルスが供給され
る。第3及び第4のMOSトランジスタTr31、Tr
41には、イコライズパルス/書込みパルス発生回路1
21から、イコライズパルスと書込み信号が供給され
る。また、第1及び第2のMOSトランジスタTr1
2、Tr22には、イコライズパルス発生回路102か
らイコライズパルスが供給される。第3及び第4のMO
SトランジスタTr32、Tr42には、イコライズパ
ルス/書込みパルス発生回路122からイコライズパル
スと書込み信号が供給される。更に、第1及び第2のM
OSトランジスタTr13、Tr23にはイコライズパ
ルス発生回路103からイコライズパルスが供給され
る。第3及び第4のMOSトランジスタTr33、Tr
43にはイコライズパルス/書込みパルス発生回路12
3からイコライズパルスと書込み信号が供給される。第
2のセンス増幅器13は、上述のように、第3のセンス
増幅器/出力バッファ回路14が接続されている。これ
により、入出力端子4を通じてメモリセル1のデータが
読み出される。一方、入出力端子4からの書込みデータ
は、データ入出力回路/書込みバッファ11と、MOS
トランジスタTr33、Tr32、Tr31、Tr4
3、Tr42、Tr41を通じて、行デコーダ2と列デ
コーダ3で指定されたメモリセル1に書込まれる。
ルス発生回路101、102、103の動作や、イコラ
イズパルス/書込みパルス発生回路121、122、1
23の動作は図1の場合と同様である。即ち、データの
書込み時に、イコライズパルス/書込みパルス発生回路
121、122、123から、第3のMOSトランジス
タTr33、Tr32、Tr31と第4のMOSトラン
ジスタTr43、Tr42、Tr41の全てをオンする
信号を与える。これにより、入出力端子4から入力され
たデータは、データ入出力回路/書込みバッファ11か
らこれらのトランジスタと共通のデータ線を通じてメモ
リセル1に書込まれる。一方、アドレスの切り替わり時
には、データの読出し時であるかデータの書込み時であ
るかに拘らず、イコライズパスル発生回路101、10
2、103並びにイコライズパルス/書込みパルス発生
回路121、122、123を通じて、第1のMOSト
ランジスタTr11、Tr12、Tr13と第2のMO
SトランジスタTr21、Tr22、Tr23と第3の
MOSトランジスタTr31、Tr32、Tr33と第
4のMOSトランジスタTr41、Tr42、Tr43
の全てに対して、イコライズパルスを与える。これによ
り、アドレス切り替わり時点のデータ線の無効化が行な
われる。
モリセルからデータを読み出すためのセンス増幅器を共
通のデータ線に多段化して設けた場合においても、イコ
ライズ用トランジスタをデータの書込み時点にのみオン
させることにより、書込みバッファを多段化することな
く初期の目的を達成することができ、集積回路構成が簡
単になり、回路面積の低減や消費電力の低減を達成でき
る。
る。
Claims (4)
- 【請求項1】メモリセルアレイ中から選択回路で選択し
たメモリセル中の格納データをデータ線に読み出し、読
み出したデータをそのデータ線の途中に挿入接続した複
数の増幅器を介して入出力端子に導出する半導体記憶装
置において、 前記各増幅器の入力端と出力端間に接続
されたバイパス用スイッチング素子と、 書き込み時に
前記スイッチング素子の制御端に導通信号を加えて前記
スイッチング素子を導通し、前記入出力端子を前記スイ
ッチング素子をバイパスして前記メモリセルに直接的に
接続する、導通コントロール信号出力回路と、を備える
ことを特徴とする半導体記憶装置。 - 【請求項2】前記メモリセルアレイは、それぞれ複数の
メモリセルを有する複数のメモリセルユニットを有し、
前記各ユニット毎に前記増幅器の第1段のものがそれぞ
れ接続されており、前記第1段の増幅器の複数のものが
前記増幅器の第2段以下のものに共通に接続されてい
る、請求項1記載の装置。 - 【請求項3】前記データ線は前記メモリセルに対して相
補データが入出力する相補データ線として構成されてい
る、請求項1又は2記載の装置。 - 【請求項4】前記スイッチング素子は、読み出しに先立
って各増幅器の入出端をイコライズするイコライジング
素子と共用され、前記導通コントロール信号出力回路
は、読み出しに先立って前記イコライジング素子と導通
信号を加えるイコライズパルス発生回路と共用されてい
る、請求項1〜3の1つに記載の装置。
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