JP3129235B2

JP3129235B2 - 半導体記憶装置

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Publication number: JP3129235B2
Application number: JP09132203A
Authority: JP
Inventors: 知佐師尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-22
Filing date: 1997-05-22
Publication date: 2001-01-29
Anticipated expiration: 2017-05-22
Also published as: JPH10320973A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置
（半導体メモリ）に関し、特に、カラムスイッチの活性
化／不活性化の状態によらずに特定のビットへのデータ
の書き込みを制限するライトパービット機能を有する半
導体記憶装置に関する。

【０００２】

【従来の技術】ＲＡＭ（ランダムアクセスメモリ）など
の半導体メモリは、データやアドレスの入出力の形態に
応じて、いくつかの種類に分類される。その中には、ブ
ロックライト機能を有する半導体メモリがある。

【０００３】ブロックライト機能とは、同時に複数のカ
ラムのカラムスイッチをオンにして、これら複数のカラ
ムのメモリセルに対して同時に書き込みを行う機能のこ
とであり、例えば、画像処理や画像メモリなど用いられ
ている。

【０００４】図１は、ブロックライト機能を有する半導
体メモリでのメモリセルアレイ部分の概略の構成を示し
ている。ここでは、例えば「×４」とか「×８」と呼ば
れるＤＲＡＭ（ダイナミックランダムアクセスメモリ）
のように、１つのメモリアドレスに対するデータとして
複数のビットが対応し、１回のメモリアクセスによって
これら複数のビットのデータが同時かつ並列に入力（書
き込み）するものとする。図において、白丸は個々のメ
モリセルを示している。ここでは、半導体メモリがＤＲ
ＡＭ構成のものであって、８ビットのデータが同時に入
出力するものとし、同時に入出力する８ビットデータの
各ビットごとに、入出力バスとして、それぞれ１対の入
出力線ＩＯＴ₀〜ＩＯＴ₇,ＩＯＮ₀〜ＩＯＮ₇が設けられ
ている。対を構成する入出力線ＩＯＴ₀〜ＩＯＴ₇と入出
力線ＩＯＮ₀〜ＩＯＮ₇は、それぞれ、通常の書き込み動
作時には相互に逆論理となっている。また、ｎ本のカラ
ムスイッチ選択信号Ｙ₀〜Ｙ_n-1が、このメモリセルアレ
イに与えられている。各入出力線対ＩＯＴ₀／ＩＯＴ₀〜
ＩＯＴ₇／ＩＯＮ₇には、各カラムスイッチ選択信号Ｙ₀
〜Ｙ_n-1ごとに、接続手段であるカラムスイッチ（ＹＳ
Ｗ）１１が接続しており、各カラムスイッチ１１からは
それぞれ１対のディジット線ＤＬＴ,ＤＬＮが出力して
いる。各カラムスイッチ１１は、入力するカラムスイッ
チ選択信号に応じて、対応する入出力線対とディジット
線対ＤＬＴ／ＤＬＮとを接続するものである。ディジッ
ト線対ＤＬＴ／ＤＬＮにはセンスアンプ（ＳＡ）１２が
挿入されるとともに、複数のメモリセルが接続されてい
る。

【０００５】さらに、半導体メモリに与えられるアドレ
スのうちロウアドレスをデコードして得られるワード選
択信号に基づいてメモリセルを選択するために、複数の
ワード線Ｗが設けられている。ここで、ワード線Ｗは、
カラムスイッチ１１によって選択される各領域に対して
共通に設けられ、ワード線Ｗの本数は、１つのカラムス
イッチ１１の配下にあるメモリセルの数と同数であっ
て、１つのカラムスイッチ１１の配下の領域ごとに、メ
モリセルとワード線とが１対１に対応している。

【０００６】この半導体メモリでは、ブロックライト機
能を実現するために、カラムスイッチ選択信号Ｙ₀〜Ｙ
_n-1のうちの複数のものが活性化し、対応するカラムス
イッチ１１が入出力線対とディジット線対ＤＬＴ／ＤＬ
Ｎを接続するとともに、ワード線Ｗのいずれかが活性化
して対応するメモリセルがディジット線ＤＬＴあるいは
ＤＬＮに接続する。その結果、各入出力線対ＩＯＴ₀／
ＩＯＮ₀〜ＩＯＴ₇／ＩＯＮ₇上のデータが、カラムスイ
ッチ１１がオン状態でありワード線Ｗによって選択され
たメモリセルに書き込まれる。

【０００７】ところで、画像の記憶や画像処理の分野な
どに使用される半導体メモリの場合、上述したようなブ
ロックライト機能が要求されることが多いが、さらに、
入力データのいかんによらず、同時に入力する複数のビ
ットのうち特定のビットのみを書き込み禁止にしたいと
いう要求がある。このように、ブロックライト機能を有
するメモリなどにおいて特定のビットに対する書き込み
の制限を実施することをライトパービットと呼ぶ。

【０００８】図２は、ライトパービット機能を備えた従
来の半導体メモリの構成を示すブロック図であり、１対
の入出力線ＩＯＴ,ＩＯＮに関する部分のみを示したも
のである。カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1ごとにカ
ラムスイッチ（ＹＳＷ）１１が設けられており、カラム
スイッチ１１は、入出力線ＩＯＴとディジット線ＤＬＴ
を接続するｎチャネルＭＯＳトランジスタＭ１と、入出
力線ＩＯＮとディジット線ＤＬＮを接続するｎチャネル
ＭＯＳトランジスタＭ２とによって構成されている。Ｍ
ＯＳトランジスタＭ１,Ｍ２のゲートは相互に接続する
とともに、対応するカラムスイッチ選択信号が供給され
ている。ディジット線対ＤＬＴ／ＤＬＮには、センスア
ンプ１２、複数のメモリセル１３、及びプリチャージ回
路１４が接続されている。ここでは、説明を簡単にする
ため、ワード線は描かれていない。１ビットの入力デー
タに対応して入出力線対ＩＯＴ／ＩＯＮ上での信号を生
成するとともに、ライトパービット機能を持たせるため
に、２個のＮＯＲゲート１５,１６と３個のインバータ
１７〜１９が設けられている。具体的には、入力データ
（ライトデータ）とライトパービット信号ＷＰＢとが一
方のＮＯＲゲート１５に入力し、このＮＯＲゲート１５
の出力がインバータ１８で反転して入出力線ＩＯＴ上に
出力し、入力データをインバータ１７で反転させた信号
とライトパービット信号ＷＰＢとが他方のＮＯＲゲート
１６に入力し、このＮＯＲゲートの出力がインバータ１
９で反転して入出力線ＩＯＮ上に出力している。

【０００９】ライトパービット信号ＷＰＢがローレベル
（"０"）であれば、入力データが入出力線ＩＯＴ上に表
われ、入力データを反転したものが入出力線ＩＯＮ上に
現れる。これに対し、ライトパービット信号ＷＰＢがハ
イレベル（"１"）であれば、入力データによらず、入出
力線ＩＯＴ,ＩＯＮのいずれもがハイレベルとなる。こ
の半導体メモリでは、ライトパービットによって書き込
みを制限したい入力データに対しては、入出力線ＩＯ
Ｔ,ＩＯＮをいずれもハイレベルとすることにより、カ
ラムスイッチ１１によって入出力線ＩＯＴ,ＩＯＮとデ
ィジット線ＤＬＴ,ＤＬＮがそれぞれ接続することとな
った場合であっても、メモリセル中のデータが変化する
ことを防ぎ、ライトパービット機能を実現している。

【００１０】図３は、カラムスイッチ１１及びセンスア
ンプ１２の構成の詳細を説明する図である。ここでは、
カラムスイッチ選択信号は符号Ｙで示されている。カラ
ムスイッチ１１は上述したように２つのｎチャネルＭＯ
ＳトランジスタＭ１,Ｍ２で構成されている。センスア
ンプ１２は、正電源にドレインが接続された２つのｐチ
ャネルＭＯＳトランジスタＭ３,Ｍ４と、負電源にドレ
インが接続された２つのｎチャネルＭＯＳトランジスタ
Ｍ５,Ｍ６から構成されている。ディジット線ＤＬＴ
は、ＭＯＳトランジスタＭ３,Ｍ５のソースとＭＯＳト
ランジスタＭ４,Ｍ６のゲートに接続し、ディジット線
ＤＬＮは、ＭＯＳトランジスタＭ４,Ｍ６のソースとＭ
ＯＳトランジスタＭ３,Ｍ５のゲートに接続している。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体メモリでは、ライトパービット機能を用
いて特定のビットに対する書き込みを制限した場合に、
書き込みが制限されたビットに対応しかつ活性化された
カラムスイッチに対応するメモリセルで、データの反転
などが起こることがあるという問題点がある。特に、入
出力線対をプルアップするためのバッファ（例えば、図
２のインバータ１８,１９）の能力に比べ、カラムスイ
ッチでのトランジスタ面積が大きかったり、センスアン
プの駆動能力が大きい場合に、このデータ反転が起こり
やすい。この従来の半導体メモリでは、書き込みの制限
のために、入出力線対をいずれもハイレベルにプルアッ
プするが、カラムスイッチがオンとなることで、対をな
すディジット線間での電圧不平衡がセンスアンプで増幅
されるので、入出力線をバッファでハイレベルに吊った
としたとしても、増幅された電圧不平衡が他のディジッ
ト線対に影響し、影響を受けたディジット線対でデータ
の反転が引き起こされることになる。具体的には、ワー
ド線によって選択されたメモリセルの内容に応じてディ
ジット線対には差電圧が生じるが、ワード線によって選
択されたメモリセルのうちａ個の内容が"１"、ｂ個の内
容が"０"であり、ａ＞ｂであるとすると、入出力線対
は、内容が"１"である方のメモリセルの影響を多く受
け、その結果、あたかも、メモリセルに"１"を書き込む
ような電位差が生じ、内容が"０"であるメモリセルに対
して"１"が書き込まれることとなってしまう。

【００１２】また、近年の半導体装置の微細化に伴い、
半導体メモリの内部で外部電源電圧より低い内部電源電
圧を生成し、メモリセルアレイには内部電源電圧を供給
し、カラムデコード回路やカラムスイッチはより高い外
部電源電圧を用いることが行われるようになってきた
が、このように２種類の電源電圧を用いる場合には上述
のディジット線間の電圧不平衡がブーストされることに
なり、メモリセルでのビット反転が起こりやすくなる。

【００１３】このようなビットの反転を防ぐために、デ
ィジット線対にバランサを挿入することも考えられる
が、素子面積の大きなバランサを多数必要とするので、
半導体メモリのチップ面積の縮小化あるいはメモリ容量
の増大といった観点からは好ましくない。

【００１４】本発明の目的は、ライトパービット動作を
行わせたときにメモリセルでのビット反転が防止するこ
とができる半導体メモリを提供することにある。

【００１５】

【課題を解決するための手段】本発明の半導体記憶装置
は、カラムに対応する複数のディジット線対と、ディジ
ット線対ごとに設けられたメモリセルと、選択されたメ
モリセルに書き込むデータを伝達する入出力バスと、デ
ィジット線対ごとに設けられたセンスアンプと、ディジ
ット線対ごとに設けられ入出力バスとディジット線対を
接続するカラムスイッチとを有する半導体記憶装置にお
いて、カラムスイッチが、第１の信号によって制御され
る第１のスイッチと、第２の信号によって制御される第
２のスイッチとを有し、第１のスイッチと第２のスイッ
チが入出力バスとディジット線対との間に直列に挿入さ
れ、第１の信号が前記カラムスイッチごとのカラムスイ
ッチ選択信号であり、第２の信号が、同一の入出力バス
に接続されたカラムスイッチに対して共通に与えられ、
同一の入出力バスに接続された特定のビットのみを書き
込み禁止にする信号であり、各カラムスイッチにおい
て、第１のスイッチが入出力バス側に配置して入出力バ
スに接続し、第２のスイッチがディジット線対側に配置
してディジット線対に接続し、入出力バスが半導体記憶
装置に入出力する１ビットのデータに対応し、複数の入
出力バスを有して同時に複数ビットのデータ入出力が可
能であり、各カラムスイッチ選択信号は、入出力バスご
とにそれぞれ１つのカラムスイッチに共通に入力する。

【００１６】

【００１７】この半導体記憶装置では、典型的には、第
１及び第２のスイッチがＭＯＳトランジスタで構成さ
れ、第１及び第２の信号がそれぞれ第１及び第２のスイ
ッチを構成するＭＯＳトランジスタのゲートに入力す
る。

【００１８】さらに本発明では、複数の入出力バスを設
けて同時に複数ビットへのデータ入出力が可能であるよ
うにしたり、同時に複数のカラムスイッチ選択信号が活
性化されるようにしたりすることが好ましい。

【００１９】

【００２０】

【００２１】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図４は本発明の
実施の一形態の半導体メモリの構成を示すブロック図で
ある。この半導体メモリは図１に示すのと同様の概略構
成を有し、図４は１対の入出力線ＩＯＴ,ＩＯＮに関す
る部分のみを示している。

【００２２】この半導体メモリでは、図３に示す従来の
半導体メモリと同様に、ｎ本のカラムスイッチ選択信号
Ｙ₀〜Ｙ_n-1のそれぞれごとに、カラムスイッチ２１が設
けられている。カラムスイッチ２１ごとにディジット線
対ＤＬＴ／ＤＬＮが配置している。カラムスイッチごと
のディジット線対ＤＬＴ／ＤＬＮには、センスアンプ１
２とプリチャージ回路１４と複数のメモリセル１３が接
続している。各メモリセル１３には、当然のことながら
ワード線が接続しているが、ここでは、説明を簡単にす
るため、ワード線は表示していない。また、図５は、こ
の半導体メモリにおけるある１つのカラムスイッチ２１
とそのカラムスイッチに接続するセンスアンプ１２の構
成を示す回路図である。なお、この半導体メモリも、ブ
ロックライト機能を有し、ｎ本のカラムスイッチ選択信
号Ｙ₀〜Ｙ_n-1は、それぞれカラムマスクが設定させてい
ない限り、同時に活性化（ハイレベル）となる。カラム
マスクとは、半導体メモリにおけるカラムごとに書き込
みの制限を行うことである。

【００２３】カラムスイッチ２１は、カラムスイッチ選
択信号Ｙによって、入出力線ＩＯＴとディジット線ＤＬ
Ｔを接続し、入出力線ＩＯＮとディジット線ＤＬＮを接
続するものであるが、本実施の形態の半導体メモリで
は、ライトパービット機能によって書き込みの制限が行
われている場合に、カラムスイッチ選択信号Ｙのいかん
によらず、入出力線対ＩＯＴ／ＩＯＮからディジット線
対ＤＬＴ／ＤＬＮを切離すように構成されている。具体
的には、ライトパービット信号ＷＰＢをインバータ２２
で反転した信号ＷＰＢＮが、１つの入出力線対ＩＯＴ／
ＩＯＮに接続された各カラムスイッチ２１に入力してい
る。各カラムスイッチ２１は、４個のｎチャネルＭＯＳ
トランジスタＭ１１〜Ｍ１４によって構成されている。
ＭＯＳトランジスタＭ１１,Ｍ１２は、チャネルが直列
に接続され、ＭＯＳトランジスタＭ１１が入出力線ＩＯ
Ｔ側になるように、入出力線ＩＯＴとディジット線ＤＬ
Ｔの間に挿入されている。同様に、ＭＯＳトランジスタ
Ｍ１３,Ｍ１４は、チャネルが直列に接続され、ＭＯＳ
トランジスタＭ１３が入出力線ＩＯＮ側になるように、
入出力線ＩＯＮとディジット線ＤＬＮの間に挿入されて
いる。ＭＯＳトランジスタＭ１１,Ｍ１３のゲートは共
通接続されて対応するカラムスイッチ選択信号Ｙが供給
されている。一方、ＭＯＳトランジスタＭ１２,Ｍ１４
のゲートには、ライトパービット信号ＷＰＢを反転させ
た信号ＷＰＢＮが共通に入力している。なお、ＭＯＳト
ランジスタＭ１１,Ｍ１３は接続手段に相当し、ＭＯＳ
トランジスタＭ１２,Ｍ１４は切離し手段に相当する。

【００２４】カラムスイッチ選択信号Ｙが入力するＭＯ
Ｓトランジスタ（接続手段）をディジット線対ＤＬＴ／
ＤＬＮ側に、ライトパービット信号ＷＰＢを反転させた
信号ＷＰＢＮが入力するＭＯＳトランジスタ（切離し手
段）を入出力線対ＩＯＴ／ＩＯＮ側に設ける構成も考え
られるが、以下に述べる理由により、カラムスイッチ選
択信号Ｙが入力するＭＯＳトランジスタを入出力線対Ｉ
ＯＴ／ＩＯＮ側に配置することが好ましい。すなわち、
半導体メモリにおける各素子の消費電流削減及び高速化
に伴い、カラムスイッチ選択信号生成のためのデコード
回路は外部電源電圧で動作させ、メモリセルアレイの部
分は外部電源電圧より低い内部電源電圧で動作させるよ
うなことが、一般的に行われるようになってきている。
このような状況下において動作のより一層の安定化を図
るためには、相対的に高電圧を扱うこととなるＭＯＳト
ランジスタをディジット線対から離して配置することが
好ましく、このため、カラムスイッチ選択信号Ｙが入力
するＭＯＳトランジスタを入出力線対ＩＯＴ／ＩＯＮ側
に配置することが好ましいことになる。

【００２５】また、入出力線対ＩＯＴ／ＩＯＮとセンス
アンプ１２との位置関係から見ても、カラムスイッチ選
択信号Ｙが入力するＭＯＳトランジスタを入出力線対Ｉ
ＯＴ／ＩＯＮ側に配置することが好ましい。図４に示す
半導体メモリにおいて、仮に、ＭＯＳトランジスタＭ１
１,Ｍ１３のゲートにライトパービット信号ＷＰＢを反
転させた信号ＷＰＢＮが入力し、ガラムスイッチ選択信
号Ｙ₀〜Ｙ_n-1がそれぞれカラムごとにＭＯＳトランジス
タＭ１２,Ｍ１４のゲートに入力するものとする。する
と、通常のライト（リード）時には、ライトパービット
動作をさせていないので、各カラムのＭＯＳトランジス
タＭ１１,Ｍ１３は全てオン状態となる。その結果、入
出力線対ＩＯＴ／ＩＯＮ側から見ると、全てのカラムの
ＭＯＳトランジスタＭ１１,Ｍ１３のみならず、全ての
カラムのＭＯＳトランジスタＭ１２,Ｍ１４の拡散層容
量が負荷となるため、ライト（リード）しにくい状態と
なる。これに対し、図４に示す通りに、ＭＯＳトランジ
スタＭ１１,Ｍ１３のゲートにカラムスイッチ選択信号
が入力し、ＭＯＳトランジスタＭ１２,Ｍ１４のゲート
にライトパービット信号ＷＰＢを反転させた信号ＷＰＢ
Ｎが入力するように構成すると、通常のライト（リー
ド）時には、入出力線対ＩＯＴ／ＩＯＮ側から見た負荷
は、全カラムのＭＯＳトランジスタＭ１１,Ｍ１３の拡
散層容量だけとなる。すなわち、カラムスイッチ選択信
号Ｙが入力するＭＯＳトランジスタを入出力線対ＩＯＴ
／ＩＯＮ側に配置することによって、入出力線対ＩＯＴ
／ＩＯＮ側からみた負荷が軽減され、より確実なライト
（リード）が実現することになる。

【００２６】センスアンプ１２の内部構成は、図２及び
図３に示す従来の半導体メモリと同じである。また、図
４に示すように、入力データから入出力線ＩＯＴ,ＩＯ
Ｎ上のデータを生成するために、３個のインバータ２３
〜２５が設けられている。すなわち、入力データは２つ
のインバータ２３,２４に入力し、インバータ２３の出
力はインバータ２５に入力している。そして、インバー
タ２５の出力が入出力線ＩＯＴ上に送出され、インバー
タ２４の出力が入出力線ＩＯＮ上に送出される。

【００２７】この半導体メモリでは、ライトパービット
信号ＷＰＢをハイレベルとすると、信号ＷＰＢＮがロー
レベルとなり、各カラムスイッチ２１において、ＭＯＳ
トランジスタＭ１２,Ｍ１４がいずれも非導通状態とな
る。その結果、カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1が活
性化して（ハイレベルになって）ＭＯＳトランジスタＭ
１１,Ｍ１３が導通状態になったとしても、入出力線対
ＩＯＴ／ＩＯＮとディジット線対ＤＬＴ／ＤＬＮ間の電
気的接続が断たれたままとなり、入出力線対ＩＯＴ／Ｉ
ＯＮの状態がディジット線対ＤＬＴ／ＤＬＮに及ぶこと
がなくなり、ライトパービット動作が実現する。この場
合、ライトパービット動作に伴って入出力線ＩＯＴ,Ｉ
ＯＮの両方をハイレベルに吊る必要はない。

【００２８】図６は、本実施の形態の半導体メモリと従
来の半導体メモリ（図２及び図３参照）での、ライトパ
ービット動作でない時及びライトパービット動作時の書
き込みタイミングを示すタイミングチャートである。こ
こでは、"０"（ローレベル）を書き込むものとする。書
き込み動作時以外には、入出力線ＩＯＴ,ＩＯＮはいず
れもハイレベルに保たれ、また、各カラムスイッチ選択
信号Ｙ₀〜Ｙ_n-1はローレベルに保たれるものとする。

【００２９】本実施の形態の半導体メモリの場合、ライ
トパービットでないときの動作は、図６(a)に示すよう
に、入出力線ＩＯＴ,ＩＯＮを所定のレベル（ここでは"
０"を書き込むので入出力線ＩＯＴをローレベルとし、
入出力線ＩＯＮはハイレベルに保ったままとする）と
し、次に、カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1をローレ
ベルからハイレベルに遷移させる。ライトパービット動
作ではないので、ライトパービット信号ＷＰＢはローレ
ベルに固定され（図示、Ｌ固定）、したがって、信号Ｗ
ＰＢＮはハイレベルに固定され（図示、Ｈ固定）、各カ
ラムスイッチ２１内のＭＯＳトランジスタＭ１２,Ｍ１
４はいずれも導通状態にある。この結果、カラムスイッ
チ選択信号Ｙ₀〜Ｙ_n-1がハイレベルとなることにより、
入出力線対ＩＯＴ／ＩＯＮの電位状態がディジット線Ｄ
ＬＴ／ＤＬＮに伝達され、メモリセルへの書き込みがな
される。そして、カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1を
ローレベルに戻した後、入出力線ＩＯＴ,ＩＯＮをいず
れもハイレベルとすることによって、書き込み動作が終
了する。

【００３０】一方、ライトパービット動作時には、図６
(b)に示すように、入出力線対ＩＯＴ,ＩＯＮを所定のレ
ベルに遷移させた後、カラムスイッチ選択信号Ｙ₀〜Ｙ
_n-1がハイレベルになる前に、ライトパービット信号Ｗ
ＰＢをハイレベルにする。すると、信号ＷＰＢＮはロー
レベルとなって、各カラムスイッチ２１内のＭＯＳトラ
ンジスタＭ１２,Ｍ１４はいずれも非導通状態となる。
ここで、カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1がハイレベ
ルになって各カラムスイッチ２１内のＭＯＳトランジス
タＭ１１,Ｍ１３が導通状態となっても、入出力線対Ｉ
ＯＴ／ＩＯＮの電位状態はディジット線対ＤＬＴ／ＤＬ
Ｎには伝達しない。すなわち、ライトパービット動作が
達成されたことになる。カラムスイッチ選択信号Ｙ₀〜
Ｙ_n-1がローレベルに遷移した後、ライトパービット信
号ＷＰＢをローレベルにする。そして、両方の入出力線
ＩＯＴ,ＩＯＮをハイレベルにする。

【００３１】従来の半導体メモリの場合、ライトパービ
ット非動作時には、図６(c)に示すように、入出力線Ｉ
ＯＴ,ＩＯＮを所定のレベルに遷移させた後、各カラム
スイッチ選択信号Ｙ₀〜Ｙ_n-1をハイレベルとしてメモリ
セルへの書き込むを行う。そして、カラム選択信号Ｙ₀
〜Ｙ_n-1をローレベルにしてから、両方の入出力線ＩＯ
Ｔ,ＩＯＮをハイレベルにする。一方、ライトパービッ
ト動作時には、図６(d)に示すように、入出力線ＩＯＴ,
ＩＯＮをいずれもハイレベルに保ったままとする。両方
の入出力線ＩＯＴ,ＩＯＮがハイレベルに吊られている
ので、カラムスイッチ選択信号Ｙ₀〜Ｙ_n-1によってカラ
ムスイッチがオン状態となってもディジット線対に接続
されたメモリセルではデータの反転が起こらないはずで
あるが、従来の技術で述べたように、実際にはデータの
反転が起こり得る。

【００３２】

【発明の効果】以上説明したように本発明は、カラムス
イッチ選択信号の状態とは無関係に、入出力バスとディ
ジット線対とを切離すことができるように構成すること
により、ライトパービット動作を行わせた際のメモリセ
ルでのビット反転を確実に防止できるようになり、半導
体メモリの動作信頼性を高めることができるという効果
がある。

【図面の簡単な説明】

【図１】ブロックライト機能を有する半導体メモリの構
成の概略を示すブロック図である。

【図２】ブロックライト機能を有する従来の半導体メモ
リを説明するブロック図である。

【図３】図２の半導体メモリにおけるカラムスイッチ及
びセンスアンプの構成を示す回路図である。

【図４】本発明の実施の一形態の半導体メモリを説明す
るブロック図である。

【図５】図４の半導体メモリにおけるカラムスイッチ及
びセンスアンプの構成を示す回路図である。

【図６】(a),(b)は図４に示す半導体メモリの動作を説
明するタイミング図であり、(c),(d)は図２に示す従来
の半導体メモリの動作を説明するタイミング図である。

【符号の説明】

１１,２１カラムスイッチ１２センスアンプ１３メモリセル１４プリチャージ回路１５,１６ＮＯＲゲート１７〜１９,２２〜２４インバータ

Claims

(57)【特許請求の範囲】

【請求項１】カラムに対応する複数のディジット線対
と、前記ディジット線対ごとに設けられたメモリセル
と、選択された前記メモリセルに書き込むデータを伝達
する入出力バスと、前記ディジット線対ごとに設けられ
たセンスアンプと、前記ディジット線対ごとに設けられ
前記入出力バスと前記ディジット線対を接続するカラム
スイッチとを有する半導体記憶装置において、前記カラムスイッチが、第１の信号によって制御される
第１のスイッチと、第２の信号によって制御される第２
のスイッチとを有し、前記第１のスイッチと前記第２のスイッチが前記入出力
バスと前記ディジット線対との間に直列に挿入され、前記第１の信号が前記カラムスイッチごとのカラムスイ
ッチ選択信号であり、前記第２の信号が、同一の入出力バスに接続された前記
カラムスイッチに対して共通に与えられ、前記同一の入
出力バスに接続された特定のビットのみを書き込み禁止
にする信号であり、前記各カラムスイッチにおいて、前記第１のスイッチが
前記入出力バス側に配置して前記入出力バスに接続し、
前記第２のスイッチが前記ディジット線対側に配置して
前記ディジット線対に接続し、前記入出力バスが前記半導体記憶装置に入出力する１ビ
ットのデータに対応し、複数の前記入出力バスを有して
同時に複数ビットのデータ入出力が可能であり、前記各
カラムスイッチ選択信号は、前記入出力バスごとにそれ
ぞれ１つの前記カラムスイッチに共通に入力することを
特徴とする半導体記憶装置。
【請求項２】前記第１及び第２のスイッチがＭＯＳト
ランジスタで構成され、前記第１及び第２の信号がそれ
ぞれ前記第１及び第２のスイッチを構成するＭＯＳトラ
ンジスタのゲートに入力する請求項１に記載の半導体記
憶装置。
【請求項３】同時に複数のカラムスイッチ選択信号が
活性化される請求項１または２に記載の半導体記憶装
置。
【請求項４】前記入出力バスが入出力線対で構成され
る請求項１乃至３いずれか１項に記載の半導体記憶装
置。
【請求項５】前記メモリセルが、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルであ
る請求項１乃至４いずれか１項に記載の半導体記憶装
置。