KR100264075B1 - 전하 증폭 비트 라인 센스 앰프 - Google Patents

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Abstract

본 발명은 낮은 전원 전압에 동작하는 디램(DRAM)에서 비트 라인에 전달된 셀 전하를 비트 라인 센스 앰프에서 센싱하기 전에 충분한 전위차로 증폭시킨 다음 센싱되도록 함으로써, 안정되고 빠르게 센싱 동작을 수행하는 전하 증폭 비트 라인 센스 앰프에 관한 것이다.

Description

전하 증폭 비트 라인 센스 앰프
본 발명은 낮은 전원 전압에 동작하는 디램(DRAM)에 관한 것으로, 특히 비트 라인에 전달된 셀 전하를 비트 라인 센스 앰프에서 센싱하기 전에 충분한 전위차로 증폭시킨 다음 센싱되도록 함으로써, 안정되고 빠르게 센싱 동작을 수행하는 전하 증폭 비트 라인 센스 앰프에 관한 것이다.
일반적으로, 다이나믹 랜덤 엑세스 메모리(Dynamic Random Access Memory: 이하 ‘DRAM’이라 함)의 집적도가 증가함에 따라, 전력 소모를 줄이고 소자의 신뢰성을 확보하기 위하여, 사용되는 내부 전원 전압도 계속 낮아지고 있다. 다음 표는 각 DRAM의 집적도에서 사용되는 전원 전압의 경향을 정리한 것이다.
Figure kpo00001
따라서, 차세대 DRAM에서는 낮은 전원 전압을 사용하고, 칩 크기를 감소시키기 위하여 비트 라인에 연결되는 셀의 수가 증가하게 되어, 셀 전하가 비트 라인에 전달될 때 생성되는 비트 라인 신호의 전압이 작아지게 된다. 그래서, 종래의 DRAM에서는 비트 라인 신호가 200mV∼300mV이었지만, 기가비트(Gigabit)급 DRAM에서는 100mV 정도로 감소하게 된다. 비트 라인 신호가 너무 작아지면, 센스 앰프의 오프셀 전압에 의하여 안정된 동작이 보장되지 않으며, 고속 동작에도 한계가 있다. 본 발명에서는 셀 캐패시터에 저장된 전하가 비트 라인으로 전달되어 비트 라인 신호가 생긴 다음, 이를 전하 앰프로 증폭한 후에 센스 앰프가 동작하므로 안정되고 빠르게 센싱이 수행된다. 그러므로 본 발명은 낮은 전압에서 동작하는 메모리에 적합한 비트 라인 센스 앰프이다.
1개의 트랜지스터와 1개의 캐패시터로 구성된 셀을 사용하는 DRAM 메모리에서는 비트 라인 신호(△VBL)가 다음과 같은 식으로 구해진다.
가정 : VBLP = Vdd/2, β = CBL/CS (커패시던스 비율)
ΔVBL = (Vdd/2) × (1/1+β)
비트 라인 신호는 위의 식에서 알 수 있듯이 전원 전압과 캐패시던스 비율(β)에 의하여 결정된다. 그러므로, 낮은 전압 DRAM에서는 전원 전압 Vdd가 작으므로, β를 감소시켜야 비트 라인 신호의 크기를 그대로 유지할 수 있다. DRAM의 집적도가 증가할 때 비트 라인에 연결된 셀의 수가 변하지 않는 경우, 셀 커패시던스(CS)는 20-25fF으로 변하지 않고, 비트 라인 커패시던스(CBL)는 스캐링(Scaling)되어 감소하므로 비트 라인 신호의 크기가 유지된다. 그러나, 고집적 DRAM에서는 칩 사이즈를 감소시키기 위해서, 비트 라인에 연결된 셀의 수를 증가시켜야 하므로 전원 전압이 스캐링 다운(Scaling Down)됨에 따라 비트 라인 신호도 감소한다. 비트 라인 신호가 너무 작아지게 되면 비트 라인 센스 앰프의 오프셀(Offset) 전압에 의해 안정된 센싱(Sensing) 동작이 어렵고 센싱 스피드도 감소한다.
제1도는 종래의 비트 라인 센스 앰프의 회로도이다.
워드 라인 WLi(1≤i≤n)이 활성화되어 셀 캐패시터(CS)에 저장된 전하를 비트 라인에 전달하면, BL과 /BL 사이에는 비트 라인 신호(ΔVBL)의 전압차가 생기게 되고, 일정 시간후에 SAP와 SAN 신호가 각각 Vdd와 Vss가 되어 센싱(Sensing) 및 리라이트(Rewrite)가 수행된다. 프리차지링(Precharging)때에는 BLEQ가 활성화되어 비트 라인들을 VBLP로 프리차징한다. 종래의 비트 라인 센스 앰프에서는 비트 라인 신호를 그대로 센싱하므로 작은 비트 라인 신호에서는 잘못 동작할 수 있는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 비트 라인에 전달된 셀 전하를 비트 라인 센스 앰프에서 센싱하기 전에 충분한 전위차로 전하 앰프에 의해 증폭시킨 다음 센싱되도록 함으로써, 안정되고 빠르게 센싱 동작을 수행하는 전하 증폭 비트 라인 센스 앰프를 제공하는데 있다.
제1도는 종래의 비트 라인 센스 앰프의 회로도.
제2(a)도는 본 발명의 전하 앰프의 개념도.
제2(b)도는 본 발명의 전하 앰프의 동작 파형도.
제3(a)도는 본 발명의 제 1 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제3(b)도는 본 발명의 제 2 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제3(c)도는 본 발명의 제 3 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제4도는 본 발명의 제3도에 적용되는 타이밍도.
제5(a)도는 본 발명의 제 4 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제5(b)도는 본 발명의 제 5 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제5(c)도는 본 발명의 제 6 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도.
제6도는 본 발명의 제5도에 적용되는 타이밍도.
제7도는 본 발명의 전하 증폭 비트 라인 센스 앰프의 어레이 구성예.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리 셀 어레이 블럭
12 : 비트 라인 센스 앰프 어레이 블럭
21, 31, 41 : 전하 앰프 블럭
Ml, M2, M3, M4 : 전하 앰프를 구성하는 모스 트랜지스터
Cx : 전하 앰프를 구성하는 캐패시터
Mx : 캐패시터를 구성하기 위한 모스 트랜지스터
Cs : 셀 캐패시터 Vblp : 비트 라인 프리차지 전압
Vcp : 셀 캐패시터의 플레이트 전압 BLSA : 비트라인 센스 앰프
BL & /BL : 비트라인
CBL : 비트 라인의 토탈 캐패시던스
SB & /SB : 비트라인이 스위치에 의해 나누어진 경우 센스 앰프의 양쪽 노드. (CSB = 센스 앰프 양쪽 노드의 캐패시던스)
WL : 워드 라인(WL1, WL2, ......., WLn-1, WLn)
Yj : 공통 컬럼 디코더의 출력. 센스 앰프를 선택하여 데이타 버스에 연결한다.
BLEQ : 비트 라인 등화(Equalization) 신호. 비트 라인을 VBLP 전압 레벨로 프리차지한다.
SAN : 비트 라인 센스 앰프를 구성하는 nMOS 래치의 소오스 노드로 VBLP에서 Vss가 되어 nMOS 래치를 동작시킨다.
SAP : 비트 라인 센스 앰프를 구성하는 pMOS 래치의 소오스 노드로 VBLP에서 VDD가 되어 pMOS 래치를 동작시킨다.
BLS : 비트 라인 스위치인 M3와 M4를 조정하는 신호
QX : 전하 앰프를 구성하는 Ml과 M2 트랜지스터의 소오스 노드인 A(또는 Al, A2)와 커플링된 캐패시터 CX(또는 MX)의 플레이트 신호
상기 목적을 달성하기 위하여, 본 발명의 전하 증폭 비트 라인 센스 앰프는 다수개의 메모리 셀로 구성된 셀 어레이 블럭과, 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 감지 증폭하는 비트 라인 센스 앰프를 구비하는 반도체 메모리 소자에 있어서, 상기 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 충분한 전위차로 증폭시킨 후 상기 비트 라인 센스 앰프로 전송하도록 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 전하 증폭 비트 라인 센스 앰프는 다수개의 메모리 셀로 구성된 셀 어레이 블럭과, 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 감지 증폭하는 비트 라인 센스 앰프를 구비하는 반도체 메모리 소자에 있어서, 상기 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 충분한 전위차로 증폭시킨 후 상기 비트 라인 센스 앰프로 전송하는 전하 증폭부와, 상기 셀 어레이 블럭과 전하 증폭부 사이의 진의 비트 라인과 보수 비트 라인에 각각 접속되어 그 연결을 스위칭하기 위한 스위칭 소자를 구비하는 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
제2(a)도는 본 발명의 전하 앰프의 개념도이다. 셀 어레이와 비트 라인 센스 앰프 사이에 전하 앰프(Charge Amplifier)가 있어, 셀 전하가 비트 라인에 전달되어 생성된 비트 라인 신호(ΔVBL)를 증폭한다. Charge Amp는 2개의 트랜지스터(Ml,M2)와 1개의 캐패시터(CX)로 구성되는데, Ml과 M2 트랜지스터는 크로스-커플드 래치의 구조로 되어있고, 공통 소오스 노드 A는 QX 신호와 캐패시터 CX에 의해 커플링되어 있다. 워드 라인(WLi)이 활성화되어 셀 캐패시터(CS)에 저장된 전하가 비트 라인(BL)에 전달되면, ‘VBLP’로 프리차지되어 있던 비트 라인은 ‘VBLP+ΔVBL’로 변하게 된다. 한편, 크로스-커플드 래치의 공통 소오스 노드인 A 노드는 프리차징 상태에서 ‘VBLP’와 ‘VSS’사이의 일정 전압으로 프리차징되어 있다가 비트 라인 전압이 ‘VBLP+ΔVBL’로 변한 다음, QX 신호가 ‘하이(Vdd)’에서 ‘로우(Vss)’로 바뀌면 캐패시터 CX에 의해 커플링되어 있는 A 노드의 전압도 내려가게 된다. 따라서 크로스 커플드 래치를 구성하는 M2 트랜지스터가 먼저 ‘턴-온’되어 /BL과 A 노드 사이에 전하 공유가 일어나, 비트 라인 신호(ΔVBL)가 증폭된다. 만약, ΔVBL이 (-)인 경우에는 Ml 트랜지스터가 먼저 ‘턴-온’되어 BL과 A 노드 사이에 전하 공유가 된다. 제2(b)도는 Charge Amp의 동작 파형을 나타낸 것으로, QX와의 커플링에 의하여 A 노드의 전압이 내려가면서 /BL과 전하 공유가 일어나, 비트 라인 신호(ΔVBL)가 mΔVBL로 증폭된다.(m>1)
제3(a)도는 본 발명의 제 1 실시예에 의한 전하 증폭 비트 라인 센스 앰프(21+12)의 회로구성도로서, 진의 비트 라인(BL)과 보수 비트 라인(/BL) 사이에 드레인, 게이트, 소오스가 각각 보수 비트 라인(/BL), 진의 비트 라인(BL), 노드 A에 접속된 제 1 트랜지스터(M2)와, 상기 진의 비트 라인(BL)과 보수 비트 라인(/BL) 사이에 드레인, 게이트, 소오스가 각각 진의 비트 라인(BL), 보수 비트 라인(/BL), 노드 A에 접속된 제 2 트랜지스터(Ml)와, 상기 노드 A와 제어 신호 사이에 커플링된 캐패시터(Cx)로 구성된다. 상기 제 1 및 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 캐패시터는 셀 캐패시터와 동일한 구조로 동시에 만들어지는 것을 특징으로 한다. 그리고, 상기 제어 신호는 워드 라인을 활성화하기 위한 승압된 전압(Vpp)에서 전원 전압(Vdd)으로 변하여 전하 증폭 동작을 시키는 것을 특징으로 한다.
본 발명의 제 1 실시예에서는 셀 어레이(11)와 비트 라인 센스 앰프(12) 사이에 전하 증폭기(21)가 있다. 전하 증폭기(21)의 캐패시터 CX는 셀 캐패시터 CS를 만들 때 동시에 만들 수 있다.
제3(b)도는 본 발명의 제 2 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도로서, 상기 제 1 실시예의 캐패시터 CX를 대신하여 MOS 트랜지스터 MX의 게이트 캐패시던스로 캐패시터를 구성한 것이다. MOS 트랜지스터만으로 구성되므로, 공정상의 어려움 없이 구현 가능하다.
제3(c)도는 본 발명의 제 3 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도로서, 진의 비트 라인(BL)과 보수 비트 라인(/BL) 사이에 드레인, 게이트, 소오스가 각각 보수 비트 라인(/BL), 진의 비트 라인(BL), 노드 A2에 접속된 NMOS 트랜지스터(M2)와, 상기 진의 비트 라인(BL)과 보수 비트 라인(/BL) 사이에 드레인, 게이트, 소오스가 각각 진의 비트 라인(BL), 보수 비트 라인(/BL), 노드 Al에 접속된 NMOS 트랜지스터(Ml)와, 드레인, 게이트, 소오스가 각각 상기 노드 Al, 제어 신호, 노드 A2에 접속된 NMOS 트랜지스터(Mx)로 구성된다.
상기 전하 증폭기(21)의 캐패시터를 구성하는 MX의 연결이 제3(b)도와 다르다. Ml, M2의 소오스 노드가 MX의 소오스, 드레인과 공유되므로 래이아웃 면적을 감소시킬 수 있다.
제4도는 본 발명의 제3도에 적용되는 타이밍도이다. BLEQ 신호에 의하여 BL과 /BL이 ‘VBLP’로 프리차지되어 있다가 워드 라인이 ‘Vpp’로 활성화되면 셀이 연결된 BL의 전압이 셀의 전하에 의해 ΔVBL만큼 변한다. 그 다음 QX신호가 ‘Vdd’에서 ‘VSS’로 변하면 /BL과 A 노드 사이에 전하 공유가 일어나 비트 라인 신호가 mΔVBL로 증폭된다. 전하 증폭된 비트 라인 신호는 SAP와 SAN 신호가 각각 ‘Vdd’와 ‘Vss’로 활성화되면서 비트 라인 센스 앰프에 의해 센싱 및 리라이트(rewrite) 동작이 수행된다. 제3(b)도와 제3(c)도에서는 MOS 캐패시터 MX가 항상 ‘턴-온’되어야 A 노드와 QX가 커플링되므로 QX 신호가 ‘Vpp’에서 ‘Vdd’로(또는 ‘Vdd’에서 ‘Vblp’로) 변하면 된다.
제5(a)도는 본 발명의 제 4 실시예에 의한 전하 증폭 비트 라인 센스 앰프의 회로구성도이다. 제3도와 달리 셀 어레이와 전하 증폭기(31) 사이에 비트 라인 스위치(M3, M4)가 있다. 전하 증폭기(31)가 동작할 때 비트 라인과 A 노드 사이에 전하 공유가 일어나므로, 비트 라인의 커패시던스가 작을 수록 전하 증폭이 크게 된다. 따라서, 셀 전하에 의하여 비트 라인 신호(ΔVBL)가 생긴 다음, 비트 라인 스위치가 ‘턴-오프’된 후, 전하 증폭기(31)가 동작하면 /SB와 A 노드 사이에 전하 공유가 되므로 비트 라인 신호의 전하 증폭에 더 효율적이다. (왜냐하면 C/SB ＜ C/BL이다. ) 제3(a)도와 마찬가지로 캐패시터 CX는 셀 캐패시터 CS를 만들 때 동시에 만들 수 있다.
제5(b)도는 본 발명의 전하 증폭 비트 라인 센스 앰프의 제 5 실시예이다. 전하 증폭기(31)의 캐패시터 CX를 대신하여 모스 트랜지스터 MX의 게이트 커패시던스로 캐패시터를 구성한다. MOS 트랜지스터만으로 구성되므로, 공정상의 어려움없이 구현 가능하다.
제5(c)도는 본 발명의 전하 증폭 비트 라인 센스 앰프의 제 6 실시예이다. 전하 증폭기(31)의 캐패시터를 구성하는 MX의 연결이 제5(b)도와 다르다. Ml, M2의 소오스 노드가 MX의 소오스, 드레인과 공유되므로 래이아웃 면적을 감소시킬 수 있다.
제6도는 본 발명의 제5도에 적용되는 타이밍도이다. BLEQ 신호에 의하여 BL과 /BL이 ‘VBLP’로 프리차지되어 있다가 워드 라인이 ‘Vpp’(승압된 전압)로 활성화되면 셀이 연결된 BL의 전압이 ΔVBL만큼 변하게 된다. 그 다음 BLS 신호에 의하여 비트 라인 스위치(M3, M4)가 ‘턴-오프’되고 QX 신호가 ‘Vdd’에서 ‘Vss’로 변하면 /SB와 A 노드 사이에 전하 공유가 일어나 비트 라인 신호가 mΔVBL(m＞1)증폭된다. 증폭된 비트 라인 신호는 SAP와 SAN 신호가 각각 ‘Vdd’와 ‘Vss’로 활성화되면서 비트 라인 센스 앰프에 의해 센싱된 다음, BLS 신호에 의하여 비트 라인 스위치(M3, M4)가 ‘턴-온’되어 셀에 리라이트(rewrite) 동작이 수행된다. 제5(b)도와 제5(c)도에서는 MOS 캐패시터 MX가 항상 ‘턴-온’되어야 A 노드와 QX가 커플링되므로 QX 신호가 ‘Vpp’에서 ‘Vdd’로(또는 ‘Vdd’에서 ‘VBLP’로) 변하면 된다.
제7도는 본 발명의 전하 증폭 비트 라인 센스 앰프의 어레이 구성예이다. 여기에서는 전하 증폭기가 제5(c)도의 구조로 되어 있다. BLS 신호와 QX 신호는 센스 앰프 어레이에서 공유되며, 전하 증폭기(31)가 동시에 동작한다. 나머지는 종래의 BLSA 어레이와 동일하게 구성 가능하다. 특히, 전하 증폭기(31)는 트랜지스터 사이의 미스매치(Mismatch)에 영향을 적게 받도록 래이아웃 및 사이즈에 세심한 주의가 필요하다.
앞에서 설명한 바와 같이, 본 발명의 전하 증폭 비트 라인 센스 앰프에 의하면, 비트 라인에 전달된 셀 전하를 비트 라인 센스 앰프에서 센싱하기 전에 충분한 전위차로 전하 앰프에 의해 증폭시킨 다음 센싱함으로써, 낮은 전원 전압에서 안정되고 빠르게 센싱 동작을 수행하며, 또한 비트 라인에 연결된 셀의 수를 증가시킬 수 있어 칩 크기를 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 다수개의 메모리 셀로 구성된 셀 어레이 블럭과, 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 감지 증폭하는 비트 라인 센스 앰프를 구비하는 반도체 메모리 소자에 있어서, 상기 진의 비트 라인, 또는 보수 비트 라인에 전달된 셀 전하를 전하 공유에 의해 충분한 전위차로 증폭시킨 후 상기 비트 라인 센스 앰프로 전송하는 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  2. 제1항에 있어서, 상기 셀 어레이 블럭과 전하 증폭 비트 라인 센스 앰프 사이의 진의 비트 라인과 보수 비트 라인에 각각 접속되어 그 연결을 스위칭하기 위한 스위칭 소자를 추가로 구비한 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  3. 제2항에 있어서, 상기 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  4. 제1항에 있어서, 상기 전하 증폭 비트 라인 센스 앰프는, 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 보수 비트 라인, 진의 비트 라인, 노드 A에 접속된 제 1 트랜지스터와, 상기 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 진의 비트 라인, 보수 비트 라인, 노드 A에 접속된 제 2 트랜지스터와, 상기 노드 A와 제어 신호 사이에 커플링된 캐패시터로 구성된 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  5. 제4항에 있어서, 상기 제 1 및 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  6. 제4항에 있어서, 상기 캐패시터는 셀 캐패시터와 동일한 구조로 동시에 만들어지는 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  7. 제4항에 있어서, 상기 제어 신호는 워드 라인을 활성화하기 위한 승압된 전압에서 전원 전압으로 변하여 전하 증폭 동작을 시키는 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  8. 제1항에 있어서, 상기 전하 증폭 비트 라인 센스 앰프는, 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 보수 비트 라인, 진의 비트 라인, 노드 B에 접속된 제 3 트랜지스터와, 상기 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 진의 비트 라인, 보수 비트 라인, 노드 B에 접속된 제 4 트랜지스터와, 드레인, 게이트, 소오스가 각각 상기 노드 B, 제어 신호, 노드 B에 접속된 제 5 트랜지스터로 구성된 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  9. 제8항에 있어서, 상기 제 3 내지 제 6 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  10. 제8항에 있어서, 상기 제어 신호는 워드 라인을 활성화하기 위한 승압된 전압에서 전원 전압으로 변하여 전하 증폭 동작을 시키는 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  11. 제1항에 있어서, 상기 전하 증폭 비트 라인 센스 앰프는, 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 보수 비트 라인, 진의 비트 라인, 노드 C에 접속된 제 7 트랜지스터와, 상기 진의 비트 라인과 보수 비트 라인 사이에 드레인, 게이트, 소오스가 각각 진의 비트 라인, 보수 비트 라인, 노드 D에 접속된 제 8 트랜지스터와, 드레인, 게이트, 소오스가 각각 상기 노드 D, 제어 신호, 노드 C에 접속된 제 9 트랜지스터로 구성된 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  12. 제11항에 있어서, 상기 제 7 내지 제 9 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
  13. 제11항에 있어서, 상기 제어 신호는 워드 라인을 활성화하기 위한 승압된 전압에서 전원 전압으로 변하여 전하 증폭 동작을 시키는 것을 특징으로 하는 전하 증폭 비트 라인 센스 앰프.
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