KR20120118785A - 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 - Google Patents

플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 Download PDF

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Abstract

본 발명은 수직형 반도체 소자에 관한 것으로, 본 발명의 일 실시 예에 따른 반도체 소자는 비트라인과 전기적으로 분리되게 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이 및 기 설정된 주기에 따라 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.

Description

플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템{Semiconductor device having a control bitline to prevent floating body effect and module and system using the device}
본 발명은 수직형 반도체 소자에 관한 것으로서, 보다 상세하게는 플로팅 바디 효과를 최소화할 수 있는 수직 채널 구조의 셀을 갖는 셀어레이, 반도체 소자 및 이를 포함한 메모리 모듈과 시스템에 관한 것이다.
반도체 소자의 집적도가 높아지면서 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있다. 그런데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5?2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있다.
4F2 셀아키텍쳐를 구성하기 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 기둥 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다.
그런데 이러한 4F2 셀아키텍쳐에서는 비트라인 접합 영역이 필라 하부의 측면에 OSC(One Side Contact) 형태로 형성된다.
따라서, 비트라인 접합 영역의 접합 깊이(junction depth)가 얕게 형성되면, 게이트와 접합 영역이 오버랩되지 않아 채널 저항 및 채널 길이가 증가하여 문턱전압이 증가하고 채널 전류는 감소하는 문제가 있다.
반면에, 게이트와 접합 영역이 오버랩되도록 접합 깊이가 깊게 형성되면, 필라의 폭이 좁기 때문에 접합 영역에 의해 채널 영역이 기판으로부터 격리되는 플로팅 바디 효과(floating body effect)가 발생하는 문제가 있다.
본 발명은 반도체 소자의 구조를 개선하여 접합 영역의 접합 깊이를 깊게 형성하면서도 플로팅 바디 효과를 최소화하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는 반도체 기판에 수직하게 연장되는 필라, 상기 필라 하부의 일측과 연결되는 비트라인, 상기 필라 하부의 타측에 연결되며 상기 비트라인과 전기적으로 분리된 컨트롤 비트라인 및 상기 비트라인 및 상기 컨트롤 비트라인과 교차되게 상기 필라들에 연결되는 게이트 전극을 포함한다.
바람직하게는, 상기 컨트롤 비트라인은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있다.
바람직하게는, 상기 컨트롤 비트라인은 P형 폴리와 메탈이 적층된 구조를 가질 수 있다.
바람직하게는, 반도체 소자는 상기 필라의 상부에 상기 필라를 시드로 하여 성장된 성장층을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이, 상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프 및 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함할 수 있다.
바람직하게는, 상기 플로팅 바디 제어회로는 상기 비트라인을 통해 데이터가 전달되지 않을 때 상기 컨트롤 비트라인에 상기 플로팅 제어 전압을 인가하거나 항상 상기 컨트롤 비트라인에 상기 플로팅 제어 전압을 인가할 수 있다.
바람직하게는, 상기 플로팅 제어 전압은 네거티브 전압 또는 그라운드 전압일 수 있다.
바람직하게는, 반도체 소자는 상기 셀 어레이에서 데이터가 리드 또는 라이트 될 셀을 선택하기 위한 선택신호를 출력하는 로우 디코더 및 상기 선택신호에 의해 선택된 셀과 연결된 센스앰프를 동작시키기 위한 구동신호를 출력하는 컬럼 디코더를 더 포함할 수 있다.
바람직하게는, 상기 셀은 반도체 기판에 수직하게 연장되는 필라, 상기 필라의 적어도 일 측벽에 연결되는 게이트 및 상기 필라 하부의 일측에서 상기 비트라인과 연결되는 비트라인 접합영역을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 모듈은 기판에 탑재된 복수개의 반도체 소자들을 포함하며, 상기 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이 및 기 설정된 일정 주기에 따라 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
본 발명의 일 실시 예에 따른 반도체 시스템은 기판에 탑재된 복수개의 반도체 소자들을 갖는 반도체 모듈 및 상기 반도체 모듈의 동작을 제어하는 제어기를 포함하며, 상기 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이 및 기 설정된 일정 주기에 따라 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
본 발명의 일 실시 예에 따른 컴퓨터 시스템은 적어도 하나의 반도체 모듈을 갖는 반도체 시스템 및 상기 반도체 시스템에 저장된 데이터를 처리하는 프로세서를 포함하며, 상기 반도체 모듈은 기판에 탑재된 반도체 소자들을 포함하고, 상기 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이 및 기 설정된 일정 주기에 따라 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하며, 상기 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 포함하는 셀 어레이, 기 설정된 일정 주기에 따라 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로 및 상기 셀 어레이에 저장된 데이터를 처리하여 기 정의된 특정 기능을 수행하는 프로세서를 포함한다.
본 발명의 일 실시 예에 따른 전자 시스템은 적어도 하나의 데이터 프로세싱 시스템을 가지며, 상기 데이터 프로세싱 시스템은 기판에 탑재된 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 포함하는 셀 어레이, 기 설정된 일정 주기에 따라 상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로 및 상기 셀 어레이에 저장된 데이터를 처리하여 기 정의된 특정 기능을 수행하는 프로세서를 포함한다.
본 발명은 수직 채널 구조의 셀과 연결되는 컨트롤 비트라인을 형성한 후 컨트롤 비트라인에 플로팅 제어 전압(네거티브 바이어스 전압 또는 그라운드 전압)을 인가함으로써 플로팅 바디 효과를 효과적으로 제어할 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 나타내는 평면도.
도 1b는 본 발명의 다른 실시 예에 따른 반도체 소자의 구조를 나타내는 평면도.
도 2는 도 1에서 A-A'를 따라 절단된 모습을 보여는 단면도.
도 3a 내지 도 3f는 도 2의 구조를 갖는 반도체 소자의 제조 공정을 설명하기 위한 공정 단면도들.
도 4는 도 1a 및 도 1b의 실시 예에 따른 반도체 소자를 코어 영역까지 도시한 도면.
도 5는 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면.
도 6은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면.
도 7은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면.
도 8은 본 발명의 일 실시 예에 따른 회로 모듈의 구성을 나타내는 도면.
도 9는 본 발명의 일 실시 예에 따른 전자 장치의 구성을 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예들을 보다 상세하게 설명한다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 소자의 구조를 나타내는 평면도로서 4F2 구조의 반도체 소자의 구조를 나타내고 있다. 그리고, 도 2는 도 1a에서 A-A'를 따라 절단된 모습을 보여는 단면도이다.
도 1a 및 도 2를 참조하면, 반도체 기판(100)이 식각되어 반도체 기판(100)으로부터 수직하게 돌출되는 활성 필라(active pillar)(110)들이 일정 간격으로 형성된다. 활성 필라(110)의 하부 양측에는 게이트(160)와 수직한 방향으로 서로 다른 비트라인들(122, 124)이 형성된다. 즉, 본 실시 예에서 각 활성 필라(110)의 양측에 나란하게 형성되는 두 비트라인들(122, 124)의 기능이 서로 상이하다.
즉, 두 비트라인들(122, 124) 중 비트라인 접합영역(140)과 접촉되는 비트라인(122)은 종래의 비트라인과 같이 셀과 센스앰프 사이에 연결되어 데이터를 전달하는 역할을 수행한다. 반면에, 다른 한 비트라인(124)은 비트라인 접합영역에 의해 채널 영역이 기판(100)으로부터 격리되는 플로팅 바디 효과(Floating Body Effect)를 제어하기 위한 용도로 사용된다. 이를 위해, 비트라인(122)을 통해 데이터가 전달되지 않을 때, 수직 채널 영역에 충전된 홀들(holes)을 제거하기 위한 플로팅 제어 전압(예컨대, 네거티브 바이어스 전압 또는 그라운드 전압)이 비트라인(124)에 인가된다. 예컨대, 비트라인(122)을 통해 셀의 캐패시터에 전하가 충전된 후 충전된 전하가 비트라인(122)을 통해 방전(charge sharing)되기 전의 시간(retention time) 마다 비트라인(124)에 네거티브 바이어스 전압을 인가하여 필라(110)의 채널 영역에 충전되어 있는 홀들(holes)을 제거함으로써 플로팅 바디 효과를 제어한다. 또는 플로팅 제어 전압이 항상 비트라인(124)에 인가되도록 할 수도 있다. 이때, 비트라인(124)에 플로팅 제어 전압을 인가하기 위한 플로팅 바디 제어회로(미도시)는 코어 영역 또는 주변회로 영역에 형성될 수 있다. 예컨대, 코어 영역에서 센스앰프 영역, 서브워드라인 드라이버(SWD;Sub Wordline Driver) 영역 또는 서브홀(SH;Sub-Hole) 영역에 플로팅 바디 제어회로가 형성될 수 있다.
이하에서는, 설명의 편의를 위해 비트라인(124)을 컨트롤 비트라인(Control Bit Line)이라고 칭한다.
인접한 필라들 사이의 비트라인(122)과 컨트롤 비트라인(124)은 절연막(130)에 의해 소자분리된다. 비트라인(122)과 컨트롤 비트라인(124)은 동일한 물질로 이루어지거나 서로 다른 물질로 이루어질 수도 있다. 비트라인(122)과 컨트롤 비트라인(124)은 도전물질이 단일층의 구조로 형성되거나 서로 다른 도전물질들이 적층된 구조로 형성될 수 있다.
예컨대, 비트라인(122)과 컨트롤 비트라인(124)은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 또는 이들의 합금으로 이루어질 수 있다. 또는 비트라인(122)과 컨트롤 비트라인(124)은 폴리(poly)와 금속이 적층된 구조로 형성될 수 있다. 이때, 비트라인(122)은 N+(As, Ph) 도핑 폴리와 상술한 금속이 적층된 형태로 형성되고, 컨트롤 비트라인(122)은 P+(B+, BF2) 도핑 폴리와 상술한 금속이 적층된 형태로 형성될 수 있다.
비트라인 접합영역(140)은 경사이온주입을 통해 필라(110) 하부의 일측에 불순물 이온을 주입함으로써 OSC(One Side Contact) 형태로 형성될 수 있다.
비트라인(122) 및 컨트롤 비트라인(124)의 상부에는 층간 절연막(150)이 형성되고, 층간 절연막(150)의 상부에는 게이트 절연막(160) 및 게이트 전극(170)이 형성된다. 이때, 게이트 절연막(160)은 산화막을 포함할 수 있다. 그리고, 게이트 전극(170)은 비트라인(122) 및 컨트롤 비트라인(124)과 수직한 방향으로 필라(110)을 둘러싸면서 진행하여 인접한 필라들(110)을 연속적으로 연결시킬 수 있다. 그러나 게이트 전극(170)이 반드시 필라들(110)을 둘러싸는 서라운딩 형태로 형성되어야 하는 것은 아니며, 비트라인(122, 124)과 교차하는 방향으로 필라들(110)을 연속적으로 연결시켜 줄 수 있는 다른 어떠한 형태로든 형성될 수 있다. 예컨대, 도 1b에서와 같이, 비트라인(122) 및 컨트롤 비트라인(124)과 교차되며 필라들(110)의 양측벽에 연결되면서 서로 평행한 두 개의 라인 형태로 형성될 수 있다.
필라(110)의 상부에는 스토리지노드(미도시)와의 연결을 위한 접합영역(미도시)이 형성된다. 이때, 스토리지노드 접합영역은 필라(110)를 시드층으로 하여 에피택셜 성장된 성장층(180)일 수 있다.
도 3a 내지 도 3f는 도 2의 구조를 갖는 반도체 소자의 제조 공정을 설명하기 위한 공정 단면도들이다.
도 3a을 참조하면, 반도체 기판(300) 상에 비트라인이 형성될 영역을 정의하는 하드 마스크 패턴(미도시)을 형성한다. 이때, 하드 마스크 패턴은 하드 마스크 물질층(미도시)과 반사 방지막(미도시)을 포함할 수 있다. 그리고, 하드 마스크 물질층은 질화막과 비정질 탄소층(ACL)의 적층막을 포함할 수 있으며, 반사 방지막은 실리콘 산화 질화막(SiON)을 포함할 수 있다.
다음에, 하드 마스크 패턴을 식각 마스크로 반도체 기판(300)을 일정 깊이 식각하여 라인 형태의 필라들(302)을 형성한다. 이어서, 경사 이온주입 방법을 이용하여 필라(302) 하부 일측에 불순물 이온을 주입함으로써 OSC(One Side Contact) 형태로 비트라인 접합영역(304)을 형성한다. 이때, 이온주입을 위한 각도는 필라(302) 사이의 간격에 따라 달라진다.
도 3b를 참조하면, 라인 형태의 필라들(302) 사이가 매립되도록 비트라인 도전막(306)을 형성한다. 이때, 비트라인 도전막(306)은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 또는 이들의 합금을 포함한다. 이러한 비트라인 도전막(306)은 화학기상증착법(Chemical Vapor Deposition;CVD)을 이용하여 형성될 수 있다. 만약, 비트라인 도전막(306)으로서 텅스텐 또는 알루미늄이 사용되는 경우, 비트라인 도전막(306)을 증착하기 전에 비트라인 도전막(306)과 기판(300) 간의 접착력을 강화시키기 위해 기판(300) 상에 접착막(미도시)을 미리 형성할 수 있다. 이때, 접착막은 티타늄질화막 등의 금속질화막을 사용할 수 있으며, 화학기상증착법을 이용하여 얇게 증착할 수 있다.
다음에, 비트라인 도전막(306)을 식각하여 필라(302) 사이의 트렌치 하부에만 일정 높이로 비트라인 도전막(306)이 잔류되도록 한다.
도 3c를 참조하면, 필라들(302) 사이가 매립되도록 비트라인 도전막(306) 상부에 절연막(308)을 형성한 후 절연막(308)을 식각하여 평탄화한다. 이때, 절연막(308)으로 BPSG(Boro-phospho Silicate Glass)막이 사용될 수 있다.
다음에, 절연막(308) 상에 비정질 탄소층(미도시), 반사막(미도시) 및 감광막(미도시)을 형성한 후 감광막(미도시)을 노광 및 현상하여 비트라인 패턴(미도시)을 형성한다. 이어서, 비트라인 패턴(미도시)을 식각 마스크로 반사막(미도시), 비정질 탄소층(미도시), 절연막(308), 비트라인 도전막(306) 및 실리콘 기판(300)을 순차적으로 식각하여 소자분리용 트렌치(T)를 형성한다. 즉, 비트라인 도전막(306)은 소자분리용 트렌치(T)에 의해 비트라인(310)과 컨트롤 비트라인(312)으로 소자분리 된다. 이때, 비트라인(310)은 비트라인 접합영역(304)과 접촉되게 필라(302)의 일측에 형성되며, 셀에 저장된 데이터를 센스앰프에 전달하거나 센스앰프로부터의 데이터를 셀에 전달하는 통상의 비트라인으로서의 기능을 수행한다. 그리고, 컨트롤 비트라인(312)은 비트라인(310)과 평행하게 필라(302)의 타측에 형성되며, 비트라인(310)이 데이터를 전달하지 않는 시간(예컨대, retention time) 동안에 또는 항상 플로팅 제어 전압을 인가받음으로써 셀에 데이터가 저장될 때 필라(302)의 채널 영역에 축적된 홀들(holes)을 제거하는 기능을 수행한다. 즉, 컨트롤 비트라인(312)은 필라(302)에 대한 플로팅 바디 효과를 제어하기 위한 기능을 수행한다.
도 3d를 참조하면, 소자분리용 트렌치 T가 매립되도록 절연막(314)을 형성한다. 이때, 트렌치 T를 절연막(314)으로 매립하기 이전에 먼저 노출된 실리콘 표면을 열처리하여 열산화막(미도시)을 형성하는 공정을 진행할 수 있다. 이러한 열산화는 200 ℃ ? 1000 ℃의 범위에서 O2, H2O, H2, O3 등의 기체가 포함된 분위기에서 실리콘을 산화시킨다.
다음에, 비트라인(310) 및 컨트롤 비트라인(312)이 노출될 때까지 절연막(308, 314)을 식각한다. 이어서, 비트라인(310), 컨트롤 비트라인(312) 및 절연막(308) 상부에 층간 절연막(316)을 형성한다.
도 3e를 참조하면, 도 3d의 결과물에 실링 질화막(미도시)을 형성한 후 필라(302)가 노출되도록 평탄화한다. 이어서, 게이트가 형성될 영역을 정의하는 하드 마스크 패턴(미도시)을 이용하여 층간 절연막(316)이 노출될 때까지 실링 질화막 및 필라(302)를 식각함으로써 라인 형태의 필라(302)의 상부를 사각 기둥 형태의 필라(318)로 분리시킨다.
다음에, 실링 질화막을 제거한 후 필라(318) 및 층간 절연막(316) 표면에 게이트 절연막(320)을 형성한다. 이때, 게이트 절연막(320)은 산화막을 포함할 수 있다.
도 3f를 참조하면, 필라(318)의 상부면 및 층간 절연막(316)의 상부면에 형성된 게이트 절연막(320)을 선택적으로 제거하여 필라(318)의 측벽을 둘러싸는 게이트 절연막(318)을 형성한다.
다음에, 필라(318) 사이가 매립되도록 게이트 도전막(미도시)을 형성한 후 게이트 마스크(미도시)를 이용하여 층간 절연막(316)이 노출될 때까지 게이트 도전막을 식각하여 게이트 전극(322)을 형성한다. 즉, 도 1에서 참조번호 170번과 같이, 필라를 둘러싸면서 비트라인(122, 124)와 교차되는 방향으로 진행하는 게이트 전극(322)이 형성된다.
다음에, 노출된 필라(318)의 상부면을 시드층으로 하여 실리콘 기판을 에피택셜 성장시킴으로써 성장층(324)을 형성한다. 이어서, 성장층(324)에 불순물을 주입하여 후속 공정에서 형성될 캐패시터와 연결될 접합 영역을 형성한다.
이후, 게이트 전극(322) 및 성장층(324) 상부에 절연막(미도시)을 형성한 후 성장층(324)의 접합영역과 연결되는 데이터 저장수단을 형성하는 공정 및 그 후속 공정은 종래와 동일하게 진행되므로 이에 대한 설명은 생략한다. 이때, 데이터 저장수단은 반도체 소자의 종류에 따라 달라질 수 있다. 즉, 상술한 본 실시 예에 따른 수직 채널 구조의 트랜지스터 및 비트 라인 구조는 다양한 반도체 소자에 사용될 수 있다. 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase Change RAM), ReRAM(Resistance RAM), SGRAM(Synchronous Graphics RAM) 등에 적용될 수 있다. 따라서, 상술한 수직 채널 구조가 DRAM에 적용되는 경우에는 데이터 저장수단으로서 캐패시터가 될 수 있으며, FeRAM에 적용되는 경우에는 캐패시터 물질로서 강유전체 물질이 사용될 수 있다. 그리고, 상술한 수직 채널 구조가 MRAM에 적용되는 경우에는 데이터 저장수단으로서 MTJ(Magnetic Tunnel Junction)가 될 수 있으며, PRAM 또는 ReRAM에 적용되는 경우에는 데이터 저장수단으로 상변환 물질이 사용될 수 있다.
도 4는 도 1a 및 도 1b의 실시 예에 따른 반도체 소자를 코어 영역까지 도시한 도면으로, 설명의 편의를 위해 비트라인(122, 124) 및 워드라인(게이트 전극)의 참조번호는 도 1a, 도 1b 및 도 2에서와 동일하게 사용하였다.
반도체 소자(400)는 셀 어레이(410), 센스앰프(420), 컬럼 디코더(430), 로우 디코더(440) 및 플로팅 바디 제어회로(450)를 포함한다.
셀 어레이(410)는 수직 채널 구조를 가지며 매트릭스 형태로 워드라인(170) 및 비트라인(122, 124)에 연결되도록 배열된 다수의 메모리 셀(412)들을 포함한다. 이때, 각 메모리 셀(412)들에는 데이터 전달을 위한 비트라인(122) 및 데이터 저장 과정에서 수직 채널에 축적된 홀들을 제거하기 위한 컨트롤 비트라인(124)이 연결된다. 각 메모리 셀(412)에 연결되는 비트라인(122) 및 컨트롤 비트라인(124)은 상술한 도 1a, 도 1b 및 도 2에 예시된 구조로 형성될 수 있다.
센스앰프(420)는 비트라인(122)과 연결되어 셀 어레이(410)의 메모리 셀(412)에 저장된 데이터를 감지 및 증폭한다.
로우 디코더(430)는 데이터가 리드 또는 라이트 될 메모리 셀(412)을 선택하기 위한 워드라인 선택신호를 발생시켜 워드라인(170)에 인가한다.
컬럼 디코더(440)는 로우 디코더(430)에 의해 선택된 셀(412)과 연결된 센스앰프(420)를 동작시키기 위한 구동신호를 발생시켜 센스앰프(420)에 출력한다.
플로팅 바디 제어회로(450)는 컨트롤 비트라인(124)과 연결되어 항상 또는 리텐션 타임 주기로 컨트롤 비트라인(124)에 플로팅 바디 효과를 제어하기 위한 플로팅 제어 전압을 인가한다. 이때, 플로팅 제어 전압은 네거티브 바이어스 전압 또는 그라운드 전압이 될 수 있다. 플로팅 바디 제어회로(450)는 코어 영역의 서브홀(SH;Sub-Hole) 영역(440)에 형성될 수 있다.
센스앰프(420) 및 디코더(430, 440)는 통상의 메모리 장치에 사용되는 것으로, 이들에 대한 구체적인 구조 및 동작 설명은 생략한다.
도 4의 반도체 소자는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체 소자의 주요 제품군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 모듈의 구성을 나타내는 도면이다.
반도체 모듈(500)은 모듈 기판(510) 상에 탑재된 복수개의 반도체 소자(520)들, 반도체 소자(520)가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(530) 및 반도체 소자(520)와 연결되어 입출력되는 데이터를 전송하는 데이터 링크(540)를 포함한다.
이때, 반도체 소자(520)는 예컨대 도 4에 대한 설명에서 예시된 반도체 소자(400)들이 사용될 수 있다. 모듈 기판(510)에 탑재된 반도체 소자(520)는 상술한 바와 같이 수직 채널 구조의 셀에 연결되어 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 셀 어레이 및 일정 주기에 따라 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다. 커맨드 링크(530) 및 데이터 링크(540)는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 5에서는 모듈 기판(510) 전면에 8개의 반도체 소자(520)들이 탑재되어 있는 모습이 도시되었으나 모듈 기판(510)의 후면에도 동일하게 반도체 소자(520)들이 탑재될 수 있다. 즉, 모듈 기판(510)의 일측 또는 양측에 반도체 소자(520)들이 탑재될 수 있으며 탑재되는 반도체 소자(520)의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판(510)의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명의 일 실시 예에 따른 반도체 시스템의 구성을 나타내는 도면이다.
반도체 시스템(600)은 복수개의 반도체 소자(612)들이 탑재된 적어도 하나의 반도체 모듈(610) 및 반도체 모듈(610)과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈(610)의 동작을 제어하는 제어기(620)를 포함한다.
이러한 제어기(620)는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
이때, 반도체 모듈(610)은 예컨대 도 5에 예시된 반도체 모듈(500)이 사용될 수 있다. 반도체 모듈(610)에 탑재된 반도체 소자는 상술한 바와 같이 수직 채널 구조를 갖는 복수개의 셀들, 셀에 연결되어 데이터를 전달하는 비트라인 및 비트라인과 전기적으로 분리되게 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이를 포함한다. 또한, 반도체 소자는 기 설정된 일정 주기(예컨대, 리텐션 주기)에 따라 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 구조를 나타내는 도면이다.
컴퓨터 시스템(700)은 반도체 시스템(710) 및 프로세서(CPU)(720)를 포함한다.
반도체 시스템(710)은 컴퓨터 시스템(700)의 동작을 제어하기 위해 필요한 데이터를 저장한다. 이때, 반도체 시스템(710)은 예컨대 도 6에 예시된 반도체 시스템(600)이 사용될 수 있다. 반도체 시스템(710)은 적어도 하나의 반도체 모듈을 포함하며, 그 반도체 모듈에 포함된 반도체 소자는 상술한 바와 같이 수직 채널 구조의 셀에 연결되어 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 셀 어레이 및 기 설정된 주기에 따라 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
프로세서(720)는 반도체 시스템(710)에 저장된 데이터를 처리하여 컴퓨터 시스템(700)의 동작을 제어한다. 이러한 프로세서(720)는 통상의 컴퓨터 시스템에 사용되는 중앙처리장치와 그 기능이 동일 또는 유사하게 형성될 수 있다.
컴퓨터 시스템(700)은 모니터(732), 키보드(734), 프린터(736), 마우스(738) 등의 사용자 인터페이스 장치들을 포함할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 데이터 프로세싱 시스템의 구성을 나타내는 도면이다.
데이터 프로세싱 시스템(800)은 전자 시스템(미도시)에 구비되어 전자 시스템의 여러 기능들 중 특정 기능을 수행한다.
이러한 데이터 프로세싱 시스템(800)은 기판에 탑재된 적어도 하나의 반도체 소자(810)를 포함한다.
반도체 소자(810)는 전자 시스템의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 특정 기능이 수행되도록 제어하는 프로세서(미도시)를 포함한다. 즉, 반도체 소자(810)는 하나의 단위 소자(die 또는 칩)에 데이터를 저장하기 위한 수단과 그 저장된 데이터를 처리하여 전자 시스템의 특정 기능을 수행하기 위한 수단을 모두 포함한다.
이때, 셀 어레이는 상술한 바와 같이 수직 채널 구조를 갖는 복수개의 셀들, 셀에 연결되어 데이터를 전달하는 비트라인 및 비트라인과 전기적으로 분리되게 셀에 연결되어 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 포함한다. 그리고, 반도체 소자(810)는 기 설정된 일정 주기(예컨대, 리텐션 주기)에 따라 셀 어레이의 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함한다.
데이터 프로세싱 시스템(800)은 리드들(leads)(820)을 통해 전자 시스템의 다른 구성 요소(예컨대, CPU)들과 연결되어 단방향 또는 양방향으로 데이터 및 제어신호를 주고받을 수 있다.
도 9는 본 발명의 일 실시 예에 따른 전자 시스템의 구성을 나타내는 도면이다.
전자 시스템(900)은 적어도 하나의 데이터 프로세싱 시스템(910) 및 사용자 인터페이스(920)를 포함한다.
데이터 프로세싱 시스템(910)은 전자 시스템(900)의 여러 기능들 중 특정 기능을 수행하며, 기판에 탑재된 적어도 하나의 반도체 소자를 포함한다. 그리고, 반도체 소자는 전자 시스템(900)의 특정 기능을 수행하기 위해 필요한 데이터가 저장되는 셀 어레이(미도시) 및 셀 어레이에 저장된 데이터를 처리하여 해당 기능을 제어하는 프로세서(미도시)를 포함한다. 이때, 셀 어레이는 상술한 바와 같이 수직 채널 구조를 갖는 복수개의 셀들, 셀에 연결되어 데이터를 전달하는 비트라인 및 비트라인과 전기적으로 분리되게 셀에 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 포함한다. 그리고, 반도체 소자는 기 설정된 일정 주기에 따라 셀 어레이의 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로(미도시)를 포함한다.
사용자 인터페이스(920)는 사용자와 회로 모듈(910) 간의 인터페이스를 제공한다. 사용자 인터페이스(920)는 전자 장치에 일체형으로 설치된 키패드, 터치 스크린, 스피커 등을 포함한다.
이러한 전자 장치(900)는 컴퓨터, 가전제품, 공장자동화 시스템, 엘리베이터, 휴대폰 등 각종 전자?정보?통신 기기에 구비된 임베디드 시스템(embedded system)을 포함한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100, 300 : 반도체 기판 110, 302, 318 : 필라
122, 310 : 비트라인 124, 312 : 컨트롤 비트라인
130, 314 : 절연막 140, 304 : 비트라인 접합영역
150, 316 : 층간 절연막 160, 320 : 게이트 절연막
170, 322 : 게이트 전극 180, 324 : 성장층
400, 520, 810 : 반도체 소자 410 : 셀 어레이
412 : 메모리 셀 420 : 센스앰프
430 : 로우 디코더 440 : 컬럼 디코더
450 : 플로팅 바디 제어회로 500, 610 : 반도체 모듈
510 : 모듈 기판 520 : 커맨드 링크
530 : 데이터 링크 600, 710 : 반도체 시스템
620 : 제어기 700 : 컴퓨터 시스템
720 : 프로세서 732 : 모니터
734 : 키보드 736 : 프린터
738 : 마우스 800, 910 : 회로 모듈
820 : 리드 920 : 사용자 인터페이스

Claims (16)

  1. 반도체 기판에 수직하게 연장되는 필라;
    상기 필라 하부의 일측과 연결되는 비트라인;
    상기 필라 하부의 타측에 연결되며 상기 비트라인과 전기적으로 분리된 컨트롤 비트라인; 및
    상기 비트라인 및 상기 컨트롤 비트라인과 교차되게 상기 필라들에 연결되는 게이트 전극을 포함하는 수직형 반도체 소자.
  2. 제 1항에 있어서, 상기 컨트롤 비트라인은
    티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 또는 이들의 합금 중 어느 하나를 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  3. 제 1항에 있어서, 상기 컨트롤 비트라인은
    폴리와 메탈이 적층된 구조를 갖는 것을 특징으로 하는 수직형 반도체 소자.
  4. 제 3항에 있어서, 상기 컨트롤 비트라인은
    P형 폴리와 메탈이 적층된 구조를 갖는 것을 특징으로 하는 수직형 반도체 소자.
  5. 제 1항에 있어서,
    상기 필라의 상부에 상기 필라를 시드로 하여 성장된 성장층을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  6. 복수개의 셀들, 상기 셀에 연결되어 데이터를 전달하는 비트라인 및 상기 비트라인과 전기적으로 분리되게 상기 셀에 연결되는 컨트롤 비트라인을 갖는 셀 어레이;
    상기 비트라인에 연결되어 상기 셀에 저장된 데이터를 센싱하는 센스앰프; 및
    상기 컨트롤 비트라인에 플로팅 제어 전압을 인가하는 플로팅 바디 제어회로를 포함하는 반도체 소자.
  7. 제 6항에 있어서, 상기 플로팅 바디 제어회로는
    상기 비트라인을 통해 데이터가 전달되지 않을 때 상기 컨트롤 비트라인에 상기 플로팅 제어 전압을 인가하는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서, 상기 플로팅 바디 제어회로는
    리텐션 타임(retention time) 주기로 상기 컨트롤 비트라인에 상기 플로팅 제어 전압을 인가하는 것을 특징으로 하는 반도체 소자.
  9. 제 6항에 있어서, 상기 플로팅 바디 제어회로는
    상기 컨트롤 비트라인에 항상 상기 플로팅 제어 전압을 인가하는 것을 특징으로 하는 반도체 소자.
  10. 제 6항에 있어서, 상기 플로팅 제어 전압은
    네거티브 전압 또는 그라운드 전압인 것을 특징으로 하는 반도체 소자.
  11. 제 6항에 있어서,
    상기 셀 어레이에서 데이터가 리드 또는 라이트 될 셀을 선택하기 위한 선택신호를 출력하는 로우 디코더; 및
    상기 선택신호에 의해 선택된 셀과 연결된 센스앰프를 동작시키기 위한 구동신호를 출력하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 6항에 있어서, 상기 셀은
    반도체 기판에 수직하게 연장되는 필라;
    상기 필라의 적어도 일 측벽에 연결되는 게이트; 및
    상기 필라 하부의 일측에서 상기 비트라인과 연결되는 비트라인 접합영역을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12항에 있어서, 상기 컨트롤 비트라인은
    상기 필라 하부의 타측과 연결되며 상기 비트라인과 평행하게 형성되는 것을 특징으로 하는 반도체 소자.
  14. 제 6항에 있어서, 상기 컨트롤 비트라인은
    티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 또는 이들의 합금 중 어느 하나를 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  15. 제 6항에 있어서, 상기 컨트롤 비트라인은
    폴리와 메탈이 적층된 구조를 갖는 것을 특징으로 하는 수직형 반도체 소자.
  16. 제 15항에 있어서, 상기 컨트롤 비트라인은
    P형 폴리와 메탈이 적층된 구조를 갖는 것을 특징으로 하는 수직형 반도체 소자.
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