TWI521536B - 具有控制位元線以防止浮體效應的半導體裝置 - Google Patents

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Description

具有控制位元線以防止浮體效應的半導體裝置
【相關申請案的交叉參考】
本申請案宣告2011年4月19日提交的韓國專利申請案第10-2011-0036384號的優先權，並將其整體內容併入以作為參考。
本發明的概念涉及一種垂直的半導體裝置，並且更特別的是，涉及一種具有能夠最小化浮體效應的垂直通道結構之細胞的半導體裝置。
隨著半導體裝置的高整合度，在40nm等級之下的動態隨機存取記憶體(DRAM)已被要求以提高整合度。但是，非常難以在平面下繪製低於40nm或者使用於8F2(F：最小特徵尺寸)或6F2細胞架構中的閘極電晶體凹進。因此，具有4F2細胞架構的DRAM已經被要求在相同刻製處藉由一又二分之一(one-and-a-half)到兩次以提高整合度。
構成4F2細胞結構，細胞電晶體的源極單元和汲極單元(即電容形成區域的源極單元，其中電荷是被存儲的並且電荷從汲極單元排出到位元線)需要以1F2來形成。最近，以1F2來形成的源極單元和汲極單元之處的垂直細胞電晶體結構已經進行了研究。在垂直細胞電晶體結構中，用於驅動細胞的電晶體的源極區域和汲極區域係形成以垂直地配置，並且通過具有垂直支柱形狀的通道來驅動電晶體。也就是說，以8F2來將源極區域和汲極區域橫向形成的結構是以源極區域和汲極區域垂直形成的結構來取代，以便細胞電晶體的操作可以4F2來植入。
在1F2細胞結構中，位元線接面區域係形成在一側面接觸(one side contact，OSC)類型中的支柱的下方部分的側面中。
因此，當位元線接面區域以窄的深度來形成時，閘極不與位元線接面區域重疊以及通道長度和電阻增加，從而閾值電壓增加並且通道電流降低。
另一方面，當位元線接面區域以更深的深度來形成以重疊閘極，支柱的寬度是窄的，因此與基板隔離的通道區域之浮體效應藉由位元線接面區域所造成。
本發明的概念是提供具有能夠最小化浮體效應的能力的改進結構，同時形成具有相對深的接面深度的接面區域。
根據示範性實施例的一態樣，半導體裝置包括：支柱，其從半導體基板垂直延伸；位元線，其耦合到每個支柱的下方部分的第一面；控制位元線，其耦合到每個支柱的下方部分的第二面，並且與該位元線電氣隔離；以及閘極電極，其耦合該支柱並且係排列以跨越該位元線和該控制位元線。
該控制位元線可包括鈦(Ti)、氮化鈦(TiN)、鋁(Al)或其合金之任何一個。
該控制位元線可具有p型多晶矽和金屬的堆積結構。
半導體裝置可進一步包括生長層，其成長在每個支柱上並且使用作為晶種的該支柱來形成。
根據另一示範性實施例的另一態樣，半導體裝置包括：細胞陣列，包括多個細胞、連接到該細胞並配置到數據的位元線和耦合到該細胞並與該位元線電氣隔離的控制位元線；感測放大器，其耦合到該位元線並配置以感測儲存在該細胞中的數據；以及浮體控制電路，其係配置以施加浮動控制電壓到該控制位元線。
當數據不通過該位元線來傳輸時，該浮體控制電路可配置以施加該浮動控制電壓到該控制位元線，或可不斷地施加該浮動控制電壓到該控制位元線。
該浮動控制電壓可是負電壓或接地電壓。
半導體裝置可進一步包括：列編碼器，其係配置以輸出用於選擇在該細胞陣列中的細胞之選擇信號以被讀取或寫入；以及行編碼器，其係配置以輸出用於操作耦合到藉由該選擇信號所選擇的該細胞的該感測放大器之驅動信號。
該細胞可包括：支柱，其從半導體基板垂直延伸；閘極，其耦合該支柱的至少一個側壁；以及位元線接面區域，其耦合到在該支柱的下方部分的第一面上的該位元線。
根據另一示範性實施例的另一態樣，半導體模組包括安裝在基板上的多個半導體裝置。多個半導體裝置的每個包含細胞陣列，其包括多個細胞、耦合到細胞和傳輸數據的位元線以及與位元線電氣隔離和耦合到細胞之控制位元線，以及在目前的固定週期中施加浮動控制電壓到控制位元線之浮體控制電路。
根據另一示範性實施例的還有另一態樣，半導體系統包括半導體模組，其具有安裝在基板上的多個半導體裝置和用於控制半導體模組的操作之控制器。多個半導體裝置每個包括細胞陣列，其具有多個細胞、耦合到細胞和傳輸數據之位元線以及耦合到細胞和與位元線隔離的控制位元線，以及在目前的固定週期中施加浮動控制電壓到控制位元線之浮體控制電路。
根據另一示範性實施例的還有另一態樣，計算機系統包括半導體系統，其具有至少一個半導體模組和處理存儲在半導體系統中的數據之處理器。半導體模組包括安裝在基板上的半導體裝置。每個半導體裝置包含細胞陣列，其包括多個細胞、耦合到細胞和傳輸數據之位元線以及與位元線電氣隔離和耦合到細胞的控制位元線，以及在目前的固定週期中施加浮動控制電壓到控制位元線之浮體控制電路。
根據另一示範性實施例的還有另一態樣，數據處理系統包含安裝在基板上的至少一個半導體裝置。半導體裝置包括細胞陣列，其包括多個細胞、耦合到細胞和傳輸數據之位元線以及與位元線電氣隔離和耦合到細胞的控制位元線，在目前的固定週期中施加浮動控制電壓到控制位元線之浮體控制電路，以及處理存儲在細胞陣列中的數據和執行預定特定功能之處理器。
根據另一示範性實施例的進一步另一態樣，電子系統具有至少一個數據處理系統。數據處理系統包含安裝在基板上的至少一個半導體裝置。半導體裝置包括細胞陣列，其包括多個細胞、耦合到細胞和傳輸數據之位元線以及與位元線電氣隔離和耦合到細胞的控制位元線，在目前的固定週期中施加浮動控制電壓到控制位元線之浮體控制電路，以及處理存儲在細胞陣列中的數據和執行預定特定功能之處理器。
這些和其他的功能、態樣和實施例是由題為“實施方式”的下列章節中所述。
參考典範性實施例(和中間結構)的示意插圖的橫截面插圖而描述示範性實施例於此處。因此，從例如製造技術和/或公差作為結果的插圖案狀來變化是可以預期的。因此，示範性實施例不應被解釋為限制於本處的區域的特殊形狀，但可包括在例如由製造所致的形狀上的偏差。在圖式中，層和區域的長度和大小可能被誇大以作為清晰的目的。在圖式上的相似參考數字表示相似元素。同時也了解到當一個層被稱為在另一層或基板“上”時，它可以直接在其他或基板上，或者干預層也可能會出現。
圖1A是根據本發明概念的示範性實施例來說明半導體裝置的結構的平面視圖。圖1A說明具有4F2細胞架構的半導體裝置的結構。圖2是沿圖1A的線A-A’所採取的半導體裝置的橫截面視圖。
參考圖1A和2，半導體基板100被蝕刻，使得從半導體基板100垂直突起的主動的支柱110係形成以具有固定的高度。位元線122和124係形成在垂直閘極電極170的方向上的每個主動的支柱110的下方部分的兩側處。
形成在每個主動的支柱110的兩側上的兩個平行的位元線122和124具有不同的功能。也就是說，兩個位元線122和124中的一個位元線122(其與位元線接面區域140接觸)是在細胞和感測放大器之間的連接，從而為數據傳輸。另一方面，其他位元線124是用來控制藉由位元線接面區域140而將通道區域與半導體基板100隔離所致的浮體效應。因此，當數據沒有通過位元線122轉移時，用於移除被充電在垂直通道區域中的電洞之浮動控制電壓(例如，負偏壓或接地電壓)被施加到位元線124。例如，浮動控制電壓被施加到位元線124以消除在主動的支柱110的垂直通道區域中累積的電洞，因此在每個保留一段時間處藉由激活位元線124來控制浮體效應。另外，浮動控制電壓可連續施加到位元線124。在一實施例中，將浮動控制電壓施加到位元線124的浮體控制電路(未顯示)可形成在核心區域或外圍區域。例如，浮體控制電路可形成在行區域和列區域的交叉區域之感測放大器區、子字元線驅動器區或子電洞區中。
下文，為敘述方便，位元線124作為控制位元線來參考。
在相鄰的主動的支柱110之間的位元線122和控制位元線124是藉由絕緣層130而裝置隔離的。位元線122和控制位元線124可由相同或不同的材料所形成。位元線122和控制位元線124每個可具有由導電材料所形成的單層結構或者是由不同的導電材料所形成的堆疊結構。
例如，位元線122和控制位元線124可由金屬所形成，如鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁(Al)或其合金。另外，無論是位元線122和控制位元線124可具有多晶矽和金屬的堆疊結構。在一實施例中，位元線122可具有由所N+(As或Ph)摻雜的多晶矽和金屬所形成的堆疊結構，金屬如Ti、TiN、W或Al，並且控制位元線124可具有由P+(B+或BF2)摻雜的多晶矽和金屬所形成的堆疊結構的，金屬Ti、TiN、W或Al。
位元線接面區域140可被形成如藉由在支柱110的下方部分的一側中透過傾斜離子植入來植入雜質的一個側面接觸(one side contact，OSC)類型。
層間絕緣層150係形成在位元線122和控制位元線124上，並且閘極絕緣層160和閘極電極170係形成在層間絕緣層150上。閘極絕緣層160可包括氧化物層。閘極電極170可在垂直位元線122和控制位元線124的方向中延伸以環繞支柱110，從而連接相鄰的支柱110。
在一些實施例中，閘極電極170沒有環繞支柱110來形成。這可能是以在穿過位元線122和124的方向的方向中連接支柱110的任何其他結構來形成。例如，如圖1B所示，閘極電極170可具有以平行地形成在支柱110的兩側上的兩條線的結構，而兩條線係排列以跨越位元線122和控制位元線124。
用於與存儲節點(未顯示)連接的接面區域係形成在支柱110上。此時，存儲節點接面區域可是生長層180，其使用作為晶種層的支柱110來磊晶成長。
圖3A至3F是說明製造具有圖2的結構之半導體裝置的實施例的製程之橫斷面視圖。
參考圖3A，用於定義位元線將形成的區域之硬遮罩圖案(未顯示)是形成在半導體基板300上。硬遮罩圖案可包括硬遮罩材料層(未顯示)和抗反射層(未顯示)。硬遮罩材料層可包括氮化矽層和非晶碳層(amorphous carbon layer，ACL)的堆疊層，並且抗反射層可包括氮氧化矽層(SiON)。
接著，半導體基板300使用作為蝕刻遮罩的硬遮罩圖案來蝕刻到一定深度以形成線型支柱302。隨後，雜質離子使用傾斜離子植入法而植入在支柱302的下方部分的一側處以形成具有OSC類型的位元線接面區域304。用於離子植入的角度取決於支柱302之間的距離。
參考圖3B，位元線導電層306係形成以充滿在線型支柱302之間。在一實施例中，位元線導電層306包括金屬，如Ti、TiN、W、Al或其合金。使用化學氣相沉積(chemical vapor deposition，CVD)方法，可形成位元線導電層306。當位元線導電層306由W或Al所形成時，在位元線導電層306被沉積之前，黏著層(未顯示)可預先形成在半導體基板300上以加強在位元線導電層306和半導體基板300之間的黏著。如TiN的金屬氮化物層可被作為黏著層來使用，並且可使用化學氣相沉積方法來薄薄地沉積。
接著，位元線導電層306被蝕刻，使得位元線導電層306保持在支柱302之間的溝槽的下方部分中的固定高度。
參考圖3C，絕緣層308是形成在位元線導電層306上以在支柱302之間填充，然後其被蝕刻以平坦化。硼磷矽玻璃(boro-phospho silicate glass，BPSG)層可作為絕緣層308來使用。
接著，ACL層(未顯示)、抗反射層(未顯示)和感光層(未顯示)係形成在絕緣層308上，並且感光層被曝光和顯影以形成位元線圖案(未顯示)。隨後，抗反射層、ACL層、絕緣層308、位元線導電層306和由矽(Si)所組成的半導體基板300使用作為蝕刻遮罩的位元線圖案來蝕刻以形成用於裝置隔離的溝渠T。也就是說，位元線導電層306是藉由溝渠T來裝置隔離成位元線310和控制位元線312。
位元線310係形成在支柱302的一側上以與位元線接面區域304接觸，並擔當作為用於傳輸存儲在細胞的數據到感測放大器或從感測放大器將數據傳輸到細胞之傳統位元線。控制位元線312係形成在支柱302的另一側上並且平行於位元線310。當位元線310不傳輸數據時，浮動控制電壓在一個時間(例如，保留時間)被施加，或始終施加到控制位元線312，使得當數據存儲在細胞中時，控制位元線312擔當移除累積在支柱302的通道區域中的電洞。也就是說，控制位元線312擔當移除用於支柱302的浮體效應。
參考圖3D，絕緣層314係形成以填滿溝渠T。在絕緣層314配置在溝渠T中之前，用於暴露的矽表面的熱處理可被執行以形成熱氧化物層(未顯示)。熱氧化物層可藉由在200℃至1000℃的溫度範圍處的包含如O2、H2O、H2和O3的氣體之環境中藉由氧化矽來形成。
接著，絕緣層308和314被蝕刻直到位元線310和控制位元線312被暴露。隨後，層間絕緣層316形成在位元線310、控制位元線312和絕緣層314上。
參考圖3E，密封氮化層(未顯示)係形成在圖3D所產生的結構上並且被平坦化以暴露支柱302。密封氮化物層和支柱302使用用於定義閘極將要形成的區域之硬遮罩圖案來蝕刻，直到暴露層間絕緣層316(未顯示)，使得線型支柱302劃分成多個方型支柱318。
接著，密封氮化物層被移除，並且閘極絕緣層320形成在支柱318和層間絕緣層316的表面上。閘極絕緣層320可包括氧化物層。
參考圖3F，有選擇性地移除在支柱318和層間絕緣層316的表面上的閘極絕緣層320的部分以形成環繞支柱318側壁的閘極絕緣層320。
接著，閘極導電層(未顯示)係形成在支柱318之間，然後使用閘極遮罩(未顯示)來蝕刻，直到暴露層間絕緣層316，從而形成閘極電極322。也就是說，閘極電極322係形成以在跨越如圖1A或1B中閘極電極170的位元線122和124的方向上延伸。
接著，生長層324使用晶暴露的支柱318的上表面作為晶種層通過磊晶成長製程來形成。隨後，雜質植入生長層324中以形成在隨後製程中連接到電容器之接面區域。
下文，在絕緣層(未顯示)係形成在閘極電極322和生長層324之後，形成連接到生長層324的接面區域的數據存儲的製程和後續製程是根據傳統技術來執行，從而其說明將被省略。用在特定實施例中的特定數據存儲可取決於正在形成的半導體裝置的類型。也就是說，根據上述實施例，具有垂直通道結構和位元線結構的電晶體可被用在不同的半導體裝置。例如，結構可以應用於動態隨機存取記憶體(dynamic random access memories，DRAM)、靜態RAM(static random access memories，SRAM)、磁性RAM(MRAM)、鐵電RAM(FeRAM)、相變RAM(PRAM)、電阻RAM(ReRAM)、同步圖形RAM(SGRAM)或類似的。當上述垂直通道結構應用到DRAM，數據存儲細胞可是電容器。當上述的垂直通道結構應用到FeRAM，數據存儲細胞可是作為電容器材料使用的鐵電材料之電容器。當上述垂直通道結構是應用到MRAM，數據存儲細胞可是磁性隧道接面(magnetic tunnel junction，MTJ)。當上述垂直通道結構應用於PRAM或ReRAM，相變材料可作為數據存儲細胞來使用。
圖4是根據示範性實施例來說明包括圖1A和1B的核心區域的半導體裝置的視圖。為了描述方便，作為位元線122和124和字元線(閘極電極)170的參考號碼是與在圖1A、1B和2中所使用的相同。
半導體裝置400包括細胞陣列410、感測放大器420、列編碼器430、行編碼器440和浮體控制電路450。
細胞陣列包括具有垂直通道結構的多個存儲細胞412並且被排列以連接到字元線、位元線和控制位元線。例如，每個存儲細胞412連接到用於傳輸數據的位元線122和用於控制移除累積在數據存儲製程中的電洞的位元線124。連接到每個存儲細胞412之位元線122和控制位元線124可形成以具有如圖1A、1B和2所示相同的結構。
感測放大器420連接到位元線122以感測和放大存儲在記憶體細胞412中的數據。
列編碼器430產生用於選擇將被讀取或寫入的記憶體細胞412的字元線選擇信號和將字行選擇信號應用於字元線170。
行編碼器440產生用於操作連接到藉由列編碼器430所選定的記憶體細胞412的感測放大器420之驅動信號並且將驅動信號輸出至感測放大器。
浮體控制電路450連接到控制位元線124，並且將浮動控制電壓連續地或在保留時間週期施加到控制位元線124。在一實施例中，浮動控制電壓可是負電壓或接地電壓。浮體控制電路450可形成在核心面的子電洞區面中。感測放大器420和編碼器430和440被使用在傳統的記憶體裝置中並且結構的詳細描述和其運作將被省略。
圖4的半導體裝置400可應用到DRAM，但它不是限制於此。圖4的半導體裝置可應用到SRAM、快閃記憶體、FeRAM、MRAM、PRAM或其類似物。
上述半導體裝置可應用到使用在桌上型電腦的計算記憶體、在伺務器中的攜帶式電腦、具有各種規格的圖案記憶體和個人可移動計算機裝置。進一步，半導體裝置可被提供成可移動錄音媒介，諸如記憶體棒、多媒體卡(multimedia card，MMC)、安全數位(secure digital，SD)、緊湊型快閃(compact flash，CF)卡、極端數位(extreme digital，xD)圖片卡和通用串連的匯流排(universal serial bus，USB)外閃裝置以及諸如MP3P、攜帶式多媒體播放器(portable multimedia player，PMP)、數位相機、攝像機、可移動電話等各種數位應用。此外，半導體裝置可應用於半導體裝置技術，如多晶片封裝(multi-chip package，MCP)、晶片上磁盤(disk on chip，DOC)或嵌入式裝置。半導體裝置可應用到CMOS圖像感測器(CMOS image sensor，CIS)以提供給各個領域，諸如照相手機、網絡攝像頭或醫用內視鏡。
圖5是根據本發明概念的示範性實施例來說明半導體模組的配置的視圖。
半導體模組500包括安裝在模組基板510上的多個半導體裝置520、允許半導體裝置520以從外部控制器(未顯示)接收控制信號(位址信號ADDR和指令信號CMD)和時脈信號(CLK)的指令鏈路和數據鏈路540，其連接到半導體裝置520並且從半導體裝置520將數據傳輸輸入和輸出。
半導體裝置520例如可包括如圖4所示的半導體裝置。安裝在模組基板510上的半導體裝置520包括包含控制位元線的細胞陣列，並在固定週期中將浮動控制電壓施加於控制位元線來控制浮體效應和浮體控制電路，其中控制位元線連接到如上所述具有垂直通道結構的記憶體細胞。指令鏈路530和數據鏈路540可以如傳統的半導體模組同樣的方式來形成，或以類似的方式來形成。
在圖5，八個半導體裝置520係安裝在模組基板510的前表面上，但也可以類似的方式將八個半導體裝置520安裝在模組基板510的後表面上。也就是說，半導體裝置520可安裝在模組基板510的一側面或兩側面上。半導體裝置520不僅限於關於圖5中描述的半導體裝置的數量。此外，模組基板510的材料和結構不僅限於此處所述的實施例。
圖6是根據本發明概念的示範性實施例來說明半導體系統的配置的視圖。
半導體系統600包括包含多個半導體裝置612的至少一個半導體模組610以及提供在半導體模組610和外部系統(未顯示)之間的雙向接面之控制器620以控制半導體模組610的操作。
控制器620可形成以具有相同功能或類似功能的用於控制在傳統的數據處理系統中的多個半導體模組的操作的控制器，從而有詳細的說明，並在示範性實施例中省略。
半導體模組610可使用例如圖5所示的半導體模組500。安裝在半導體裝置上的半導體模組610包括細胞陣列，其包括具有上述的垂直通道結構的多個細胞、連接到細胞和傳輸數據的位元線以及連接到細胞並且與位元線電氣隔離的控制位元線。半導體裝置包括浮體控制電路，其在預定週期內(例如，保留週期)將浮動控制電壓施加到控制位元線。
圖7是根據本發明概念的示範性實施例來說明計算機系統的結構的視圖。
計算機系統700包括半導體系統710和處理器(CPU)720。
半導體系統710存儲控制計算機系統700的操作所需的數據。例如，半導體系統710可使用例如圖6所示的半導體系統600。半導體系統710包括至少一個半導體模組。包含半導體模組的半導體裝置包括細胞陣列，並控制了浮體效應，其中細胞陣列包括連接到具有上述垂直通道結構的細胞之控制位元線。包含半導體模組的半導體裝置進一步包括浮體控制電路，其將浮動控制電壓在預定週期內施加到位元線。
處理器720處理存儲在半導體系統710中的數據以控制計算機系統700的操作。處理器720可被形成以具有使用在傳統的計算機系統中的中央處理單元(central processing unit，CPU)之相同的功能或類似功能。
計算機系統700可包括諸如顯示器732、鍵盤734、打印機736或滑鼠738的使用者介面。
圖8是根據本發明概念的示範性實施例來說明數據製程系統的配置的視圖。
數據處理系統800包含在電子系統中，並執行電子系統(未顯示)的各種功能的特定功能。
數據處理系統800包括安裝在基板上的至少一個半導體裝置810。
半導體裝置810包括在執行電子系統的特定功能所需的數據所存儲的細胞陣列(未顯示)，以及處理存儲在細胞陣列中的數據並控制電子系統執行特定功能之處理器(未顯示)。也就是說，半導體裝置810包括用於存儲數據在單元元素中的單元，如晶粒或晶片，以及用於處理存儲的數據並執行電子系統的特定功能之單元。
細胞陣列包括具有上述垂直通道結構的多個細胞、連接到細胞和傳送數據的位元線以及連接到細胞並與位元線電氣隔離以控制浮體效應之控制位元線。半導體裝置810包括浮體控制電路，其將浮動控制電壓在預定週期(例如，保留期)中施加到控制位元線。
數據處理系統800可通過引線820連接到電子系統的其他元素(例如，CPU)以單向或雙向提供和接收數據。
圖9是根據示範性實施例來說明電子裝置的配置的視圖。
電子系統900包括至少一個數據處理系統910和使用者介面920。
數據處理系統910執行電子系統900的各種功能之至少一個，並包括安裝在基板上的至少一個半導體裝置。半導體裝置包括執行電子系統900的特定功能的所需要的數據所存儲的細胞陣列(未顯示)以及處理細胞陣列中所存儲的數據和控制相應的功能之處理器(未顯示)。細胞陣列包括具有上述的垂直通道結構的多個細胞、連接到細胞並傳送數據的位元線以及與位元線電氣隔離和連接到細胞以控制浮體效應的控制位元線。半導體裝置包括浮體控制電路，其在預設固定週期中將浮動控制電壓施用到控制位元線。
使用者介面920提供了在使用者和數據處理系統910之間的介面。使用者介面920可包括鍵盤、觸控螢幕和整合安裝在電子系統900中的揚聲器。
電子系統900包括提供在各種電子信息設備中的嵌入式系統，諸如電腦、家電、工廠自動化系統、電梯或可移動電話。
本發明的上述實施例是說明性的，而不是限制性的。各種替代物和等效物是可能的。本發明不僅限於此處所述的實施例。也不是限制於本發明中半導體裝置的任何特定類型。其他添加、移除或修改鑑於目前的揭示是顯而易見的，並且意圖落入所附的申請專利範圍的範疇之內。
100．．．半導體基板
110．．．支柱
122．．．位元線
124．．．控制位元線
130．．．絕緣層
140．．．位元線接面區域
150．．．層間絕緣層
160．．．閘極絕緣層
170．．．閘極電極
180．．．生長層
300．．．半導體基板
302．．．支柱
304．．．位元線接面區域
306．．．位元線導電層
308．．．絕緣層
310．．．位元線
312．．．控制位元線
314．．．絕緣層
316．．．層間絕緣層
318．．．支柱
320．．．閘極絕緣層
322．．．閘極電極
324．．．生長層
400．．．半導體基板
410．．．細胞陣列
412．．．記憶體細胞
420．．．感測放大器
430．．．列編碼器
440．．．行編碼器
450．．．浮體控制電路
500．．．半導體模組
510．．．模組基板
520．．．半導體裝置
530．．．指令鏈路
540．．．數據鏈路
600．．．半導體系統
610．．．半導體模組
612．．．半導體裝置
620．．．控制器
700．．．計算機系統
710．．．半導體系統
720．．．處理器
732．．．監視器
734．．．鍵盤
736．．．印表機
738．．．滑鼠
800．．．數據處理系統
810．．．半導體裝置
820．．．引線
900．．．電子系統
910．．．數據處理系統
920．．．使用者介面
本發明揭露的標的之上述及其他方面、功能和其他優勢將藉由結合所附圖示來更加清楚地了解下面的詳細描述：
圖1A是根據本發明概念的示範性實施例來說明半導體裝置的結構的平面視圖；
圖1B是根據本發明概念的示範性實施例來說明半導體裝置的結構的平面視圖；
圖2是沿圖1A的線A-A’所採取的半導體裝置的實施例的橫截面視圖；
圖3A至3F是說明製造具有圖2的結構之半導體裝置的實施例的製程之橫斷面視圖；
圖4是根據示範性實施例來說明包括圖1A和1B的核心區域的半導體裝置的視圖；
圖5是根據本發明概念的示範性實施例來說明半導體模組的配置的視圖；
圖6是根據本發明概念的示範性實施例來說明半導體系統的配置的視圖；
圖7是根據本發明概念的示範性實施例來說明計算機系統的結構的視圖；
圖8是根據本發明概念的示範性實施例來說明數據製程系統的配置的視圖；以及
圖9是根據示範性實施例來說明電子裝置的配置的視圖。
110．．．支柱
122．．．位元線
124．．．控制位元線
160．．．閘極絕緣層
170．．．閘極電極
180．．．生長層

Claims (16)

  1. 一種半導體裝置，包括：支柱，其從半導體基板垂直延伸；位元線，其耦合到該支柱的下方部分的第一面；控制位元線，其耦合到該支柱的下方部分的第二面，並且與該位元線電氣隔離；以及閘極電極，其耦合該支柱並且係排列以跨越該位元線和該控制位元線。
  2. 根據申請專利範圍第1項之半導體裝置，其中該控制位元線包括鈦(Ti)、氮化鈦(TiN)、鋁(Al)或其合金之任何一個。
  3. 根據申請專利範圍第1項之半導體裝置，其中該控制位元線具有多晶矽和金屬的堆積結構。
  4. 根據申請專利範圍第3項之半導體裝置，其中該多晶矽是p型多晶矽。
  5. 根據申請專利範圍第1項之半導體裝置，進一步包括生長層，其成長在該支柱上並且使用該支柱來形成以作為晶種。
  6. 一種半導體裝置，包括：細胞陣列，包括多個細胞、耦合到該細胞並配置以傳輸數據的位元線和耦合到該細胞並與該位元線電氣隔離的控制位元線；感測放大器，其耦合到該位元線並配置以感測儲存在該細胞中的數據；以及浮體控制電路，其係配置以施加浮動控制電壓到該控制位元線。
  7. 根據申請專利範圍第6項之半導體裝置，其中當數據不通過該位元線來傳輸時，該浮體控制電路係配置以施加該浮動控制電壓到該控制位元線。
  8. 根據申請專利範圍第7項之半導體裝置，其中該浮體控制電路係配置以在保留時間週期將該浮動控制電壓施加到該控制位元線。
  9. 根據申請專利範圍第6項之半導體裝置，其中該浮體控制電路不斷地施加該浮動控制電壓到該控制位元線。
  10. 根據申請專利範圍第6項之半導體裝置，其中該浮動控制電壓是負電壓或接地電壓。
  11. 根據申請專利範圍第6項之半導體裝置，進一步包括：列編碼器，其係配置以輸出用於選擇在該細胞陣列中的細胞之選擇信號以被讀取或寫入；以及行編碼器，其係配置以輸出用於操作耦合到藉由該選擇信號所選擇的該細胞的該感測放大器之驅動信號。
  12. 根據申請專利範圍第6項之半導體裝置，其中該細胞包括：支柱，其從半導體基板垂直延伸；閘極，其耦合該支柱的至少一個側壁；以及位元線接面區域，其耦合到在該支柱的下方部分的第一面上的該位元線。
  13. 根據申請專利範圍第12項之半導體裝置，其中該控制位元線耦合到該支柱的下方部分的第二面並平行該位元線來形成。
  14. 根據申請專利範圍第6項之半導體裝置，其中該控制位元線包括鈦(Ti)、氮化鈦(TiN)、鋁(Al)或其合金的任何一個。
  15. 根據申請專利範圍第6項之半導體裝置，其中該控制位元線包括多晶矽和金屬的堆疊結構。
  16. 根據申請專利範圍第15項之半導體裝置，其中該多晶矽是p型多晶矽。
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