CN117397040A - 具有垂直晶体管的存储器装置及其制造方法 - Google Patents

Abstract

提供了三维(3D)半导体装置及其制造方法。在一些实施方式中，3D半导体装置包括：竖直晶体管的阵列，每个竖直晶体管包括在竖直方向上延伸的半导体主体；多条字线，所述多条字线中的每条字线沿第一横向方向延伸，其中每条字线由沿第一横向方向布置的一行垂直晶体管共享；以及多条位线，所述多条位线中的每条位线在垂直于第一横向方向的第二横向方向上延伸；其中半导体主体还沿与第一横向方向和第二横向方向不同的第三横向方向布置。

Description

具有垂直晶体管的存储器装置及其制造方法

相关申请的交叉引用

本申请要求于2022年5月10日提交的美国临时申请No.63/340,150和于2022年5月19日提交的美国临时申请No.63/343,840号的优先权的权益，这两件申请的全部内容通过引用并入本文。

技术领域

本公开一般涉及半导体技术领域，并且更具体地，涉及存储器装置及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小于到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，用于平面存储器单元的存储密度接近上限。

三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。

发明内容

在一个实施方式中，一种半导体装置包括：垂直晶体管的阵列，每个垂直晶体管包括：在垂直方向上延伸的半导体主体，以及从三个横向方向横向围绕半导体主体的三面栅极结构；其中在第一横向方向上的每一行的垂直晶体管共享在第一横向方向上延伸的包括该行的垂直晶体管的多个三面栅极结构的公共字线；并且半导体主体沿第三横向方向对准，所述第三横向方向相对于第一横向方向具有小于90度的角度。

在一个实施方式中，每个半导体主体包括弯曲侧壁和平侧壁；并且三面栅极结构围绕半导体主体的弯曲侧壁。

在一个实施方式中，半导体装置还包括：多个第一间隔体和第二间隔体，所述多个第一间隔体和第二间隔体中的每个间隔体在垂直晶体管的行之间沿第一横向方向延伸；其中多个第一间隔体和第二间隔体沿垂直于第一横向方向的第二横向方向交替布置。

在一个实施方式中，相邻两行的垂直晶体管之间的每个第一间隔体与相邻两行的垂直晶体管的半导体主体的弯曲侧壁接触，而不与相邻两行的垂直晶体管的半导体主体的平侧壁接触。

在一个实施方式中，相邻两行的垂直晶体管之间的每个第二间隔体与相邻两行的垂直晶体管的半导体主体的平侧壁接触，并且不与相邻两行的垂直晶体管的半导体主体的弯曲侧壁接触。

在一个实施方式中，半导体装置还包括：多条位线，所述多条位线中的每条位线沿第二横向方向延伸；其中沿第三横向方向的两个相邻的垂直晶体管共享连接到对应位线的公共源极/漏极。

在一个实施方式中，一个垂直晶体管的半导体主体的横向截面是类椭圆形形状的一部分。

在一个实施方式中，由一个第二间隔体分隔开的两个相邻垂直晶体管的半导体主体的横向截面是沿第三横向方向具有纵轴的一个类椭圆形形状的部分。

在一个实施方式中，一个垂直晶体管的半导体主体的平侧壁面对由一个第二间隔体分隔开的相邻垂直晶体管的平侧壁。

在一个实施方式中，角度的余切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

在一个实施方式中，半导体装置还包括：位于三面栅极结构和半导体主体的弯曲侧壁之间的栅极电介质层。

在一个实施方式中，半导体装置还包括：存储器单元的阵列，每个存储器单元包括：电容器；以及垂直晶体管的阵列中的对应垂直晶体管，其中对应垂直晶体管的半导体主体与电容器耦合。

在一个实施方式中，一种形成半导体装置的方法包括：形成半导体柱的阵列，所述半导体柱的阵列包括成行的均沿第一横向方向对准的半导体柱，其中相邻行的半导体柱在垂直于第一横向方向的第二横向方向上通过沿第一横向方向平行延伸的多个第一沟槽分隔开，并且相邻行的半导体柱沿不同于第一横向方向和第二横向方向的第三横向方向来对准；在多个第一沟槽中形成栅极电介质层以覆盖半导体柱的阵列的暴露的弯曲侧壁；以及在多个第一沟槽中的每个第一沟槽中形成导电结构，以横向围绕两个对应的相邻行的半导体柱中的每个半导体柱的三面。

在一个实施方式中，所述方法还包括：在每一相邻行的半导体柱之间形成均沿第一横向方向延伸的多个第一间隔体，以将每个导电结构分隔开；以及形成均沿第一横向方向延伸的多个第二间隔体，以将对应行的半导体柱中的每个半导体柱分隔成两个半导体主体。

在一个实施方式中，形成半导体柱的阵列包括：在半导体层中形成均沿第三横向方向延伸的多个第三间隔体；以及在半导体层中形成均沿第一横向方向延伸的多个初始沟槽；以及去除多个第三间隔体的部分和半导体层的部分以扩大多个初始沟槽以形成多个第一沟槽，其中半导体层的剩余上部部分形成半导体柱的阵列，半导体柱的阵列中的每个半导体柱具有分别被相邻的第一沟槽暴露的两个弯曲侧壁。

在一个实施方式中，所述方法还包括：在形成栅极电介质层之前，在多个第一沟槽中形成基底电介质结构；去除基底电介质结构的上部部分以暴露半导体柱的阵列中的每个半导体柱的上部部分；以及形成栅极电介质层，包括氧化被多个第一沟槽暴露的半导体柱的阵列中的每个半导体柱的弯曲侧壁。

在一个实施方式中，形成多个第一间隔体包括：在导电结构中形成多个第二沟槽，所述多个第二沟槽中的每个第二沟槽沿第一横向方向并且在相邻行的半导体柱之间延伸；以及在多个第二沟槽中形成多个第一间隔体，其中每个导电结构被多个第一间隔体中的对应的第一间隔体划分成两条字线，每条字线沿第一横向方向延伸并且包括对应行的半导体主体的多个三面栅极结构。

在一个实施方式中，形成多个第二间隔体包括：形成均沿第一横向方向延伸的多个第三沟槽，以将对应行的半导体柱中的每个半导体柱划分成两个半导体主体；以及在多个第三沟槽中形成多个第二间隔体；其中多个第二沟槽中的每个第二沟槽的深度小于多个第三沟槽中的每个第三沟槽的深度。

在一个实施方式中，所述方法还包括：去除每个导电结构的上部部分；在导电结构上方形成填充电介质结构；在每个半导体主体的第一端处形成第一掺杂区域；形成与第一掺杂区域电连接的电容器；在每个半导体主体的与第一端相对的第二端处形成第二掺杂区域；以及形成与第二掺杂区域电连接的位线。

在一个实施方式中，一种存储器系统包括：半导体装置，所述半导体装置包括垂直晶体管的阵列，每个垂直晶体管包括：在垂直方向上延伸的半导体主体，以及从三个横向方向横向围绕半导体主体的三面栅极结构；其中在第一横向方向上的每一行的垂直晶体管共享在第一横向方向上延伸的包括该行的垂直晶体管的多个三面栅极结构的公共字线；并且半导体主体沿第三横向方向对准，所述第三横向方向相对于第一横向方向具有小于90度的角度；以及存储器控制器，所述存储器控制器被配置为控制半导体装置。

在一个实施方式中，一种半导体装置包括：垂直晶体管的阵列，每个垂直晶体管包括：在垂直方向上延伸的半导体主体，以及横向位于半导体主体的一侧上的栅极结构；其中在第一横向方向上的每一行的垂直晶体管共享在第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线；并且半导体主体沿第三横向方向对准，所述第三横向方向相对于第一横向方向具有小于90度的角度。

在一个实施方式中，每个半导体主体包括弯曲侧壁和平侧壁；并且栅极结构位于半导体主体的平侧壁旁边。

在一个实施方式中，半导体装置还包括：多个第一间隔体和第二间隔体，所述多个第一间隔体和第二间隔体中的每个间隔体在垂直晶体管的行之间沿第一横向方向延伸；其中多个第一间隔体和第二间隔体沿着垂直于第一横向方向的第二横向方向交替布置。

在一个实施方式中，半导体装置还包括：每个第一间隔体位于相邻两行的垂直晶体管的弯曲侧壁之间。

在一个实施方式中，每个第二间隔体位于相邻两行的垂直晶体管的平侧壁之间。

在一个实施方式中，相邻两行的垂直晶体管的两条字线嵌入在第二间隔体中。

在一个实施方式中，半导体装置还包括：多条位线，所述多条位线中的每条位线沿第二横向方向延伸；其中沿第三横向方向的两个相邻的垂直晶体管共享连接到对应位线的公共源极/漏极。

在一个实施方式中，一个垂直晶体管的半导体主体的横向截面是类椭圆形形状的一部分。

在一个实施方式中，由一个第二间隔体分隔开的两个相邻垂直晶体管的半导体主体的横向截面是沿第三横向方向具有纵轴的一个类椭圆形形状的部分。

在一个实施方式中，角度的余切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

在一个实施方式中，半导体装置还包括：位于栅极结构和半导体主体的平侧壁之间的栅极电介质层。

在一个实施方式中，半导体装置还包括：存储器单元的阵列，每个存储器单元包括：电容器；以及垂直晶体管的阵列中的对应垂直晶体管，其中对应垂直晶体管的半导体主体与电容器耦合。

在一个实施方式中，一种形成半导体装置的方法包括：形成半导体柱的阵列，所述半导体柱的阵列包括成行的均沿第一横向方向对准的半导体柱，其中相邻行的半导体柱在垂直于第一横向方向的第二横向方向上通过沿第一横向方向平行延伸的多个第一沟槽分隔开，并且相邻行的半导体柱沿不同于第一横向方向和第二横向方向的第三横向方向来对准；在多个第一沟槽中形成栅极电介质层以覆盖半导体柱的阵列的暴露的平侧壁；以及形成位于多个第一沟槽中的每个第一沟槽中并且沿第一横向方向延伸的导电结构。

在一个实施方式中，形成半导体柱的阵列包括：在半导体层中形成均沿第三方向延伸的多个第三间隔体，以形成均沿第三方向延伸的多个半导体壁；以及在半导体层中形成均沿第一横向方向延伸的多个第一沟槽，以形成半导体柱的阵列。

在一个实施方式中，所述方法还包括：在形成栅极电介质层之前，在多个第一沟槽中形成基底电介质结构；去除基底电介质结构的上部部分以暴露半导体柱的阵列中的每个半导体柱的上部部分；以及形成栅极电介质层，包括氧化被多个第一沟槽暴露的半导体柱的阵列的平侧壁。

在一个实施方式中，所述方法还包括：形成均位于对应的第一沟槽中并在各相邻行的半导体柱之间沿第一横向方向延伸的多个第二间隔体，以将对应的导电结构划分成两条字线。

在一个实施方式中，所述方法还包括：形成均沿第一横向方向延伸的多个第三沟槽，以将对应行的半导体柱中的每个半导体柱划分成两个半导体主体；其中多个第三沟槽中的每个第三沟槽的深度大于多个第一沟槽中的每个第一沟槽的深度。

在一个实施方式中，所述方法还包括：去除被多个第三沟槽暴露的半导体主体的部分，使得每个半导体主体包括被对应的第三沟槽暴露的弯曲侧壁；以及分别在多个第三沟槽中形成多个第一间隔体，每个第一间隔体沿第一横向方向延伸以将相邻行的半导体主体分隔开。

在一个实施方式中，所述方法还包括：去除每个导电结构的上部部分；在导电结构上方形成填充电介质结构；在每个半导体主体的第一端处形成第一掺杂区域；形成与第一掺杂区域电连接的电容器；在每个半导体主体的与第一端相对的第二端处形成第二掺杂区域；以及形成与第二掺杂区域电连接的位线。

在一个实施方式中，一种存储器系统包括：半导体装置，所述半导体装置包括垂直晶体管的阵列，每个垂直晶体管包括：在垂直方向上延伸的半导体主体，以及横向位于半导体主体的一侧上的栅极结构；其中在第一横向方向上的每一行的垂直晶体管共享在第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线；并且半导体主体沿第三横向方向对准，所述第三横向方向相对于第一横向方向具有小于90度的角度；以及存储器控制器，所述存储器控制器被配置为控制半导体装置。

在一个实施方式中，一种半导体装置包括：垂直晶体管的阵列，每个垂直晶体管包括在垂直方向上延伸的半导体主体；均沿第一横向延伸的多条字线，其中每条字线由沿第一横向方向布置的一行垂直晶体管共享；以及均沿垂直于第一横向方向的第二横向方向延伸的多条位线，其中每条位线由大致沿第二横向方向布置的垂直晶体管的子集共享；其中半导体主体还沿不同于第一横向方向和第二横向方向的第三横向方向布置。

在一个实施方式中，每条字线包括相应行的垂直晶体管的多个栅极结构。

在一个实施方式中，第二横向方向与第三横向方向之间的角度的正切函数大致与相邻位线之间的第一距离近似成正比，并且与相邻字线之间的第二距离的双倍值成反比。

在一个实施方式中，所述角度在大约20度和大约40度之间的范围内。

在一个实施方式中，半导体主体包括弯曲侧壁或相邻平侧壁之间的倒圆角。

在一个实施方式中，沿第三横向方向的一对相邻的垂直晶体管通过位于该对相邻的垂直晶体管的半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

在一个实施方式中，半导体装置还包括：存储单元的阵列，每个存储单元连接到垂直晶体管的阵列中的对应垂直晶体管的半导体主体的第二端，其中第二端与共同的第一端相对。

在一个实施方式中，一种半导体装置包括：垂直晶体管的阵列，每个垂直晶体管包括：在垂直方向上延伸的半导体主体，以及横向位于半导体主体的至少一侧上的栅极结构；其中在第一横向方向上的每一行的垂直晶体管共享在第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线；并且半导体主体沿第三横向方向对准，所述第三横向方向相对于第一横向方向具有小于90度的角度。

在一个实施方式中，每个半导体主体包括弯曲侧壁和平侧壁；并且栅极结构位于半导体主体的平侧壁旁边。

在一个实施方式中，半导体装置还包括：多个第一间隔体和第二间隔体，所述多个第一间隔体和第二间隔体中的每个间隔体在垂直晶体管的行之间沿第一横向方向延伸；其中多个第一间隔体和第二间隔体沿着垂直于第一横向方向的第二横向方向交替布置。

在一个实施方式中，每个第一间隔体位于相邻两行的垂直晶体管的弯曲侧壁之间。

在一个实施方式中，每个第二间隔体位于相邻两行的垂直晶体管的平侧壁之间。

在一个实施方式中，半导体装置还包括：均沿第二横向方向延伸的多条位线；其中沿第三横向方向的两个相邻的垂直晶体管通过位于两个相邻的垂直晶体管的半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

在一个实施方式中，一个垂直晶体管的半导体主体的横向截面是类椭圆形形状的一部分。

在一个实施方式中，由一个第二间隔体分隔开的两个相邻垂直晶体管的半导体主体的横向截面是沿第三横向方向具有纵轴的一个类椭圆形形状的部分。

在一个实施方式中，角度的余切函数大致与相邻位线之间的第一距离近似成正比，并且与相邻字线之间的第二距离的双倍值成反比。

在一个实施方式中，所述角度在大约50度和大约70度之间的范围内。

在一个实施方式中，半导体装置还包括：位于栅极结构和半导体主体的弯曲侧壁或平侧壁之间的栅极电介质层。

在一个实施方式中，半导体装置还包括：存储器单元的阵列，每个存储器单元包括：存储单元；以及垂直晶体管的阵列中的对应垂直晶体管，其中存储单元耦合到对应垂直晶体管的半导体主体的第二端，第二端与共同的第一端相对。

在一个实施方式中，存储单元是电容器。

附图说明

被并入本文并且形成说明书的一部分的附图示出了本公开的实施方式，并且与描述一起进一步用于解释本公开的原理并且使得相关领域的技术人员能够实施和使用本公开。

图1示出了根据本公开的一些实施方式的包括均具有垂直晶体管的存储器单元的阵列的示例性存储器装置的示意性电路图。

图2A-2C各自示出了根据本公开的各种实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。

图2D示出了根据本公开的一些实施方式的图2A-2C中所示的示例性3D存储器装置中的一对存储器单元的截面的示意性侧视图。

图3A-3B各自示出了根据本公开的各种实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。

图3C示出了根据本公开的一些实施方式的图3A-3B中所示的示例性3D存储器装置中的一对存储器单元的截面的示意性侧视图。

图4A示出了根据本公开的各种实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。

图4B示出了根据本公开的一些实施方式的图4A中所示的示例性3D存储器装置中的一对存储器单元的截面的示意性侧视图。

图5示出了根据本公开的一些实施方式的具有存储器装置的示例性系统的框图。

图6示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置的示例性制造方法的流程图。

图7A示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图7B示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图8A示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图8B示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图9A示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图9B示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图10A示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图10B示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图11A示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图11B示出了根据本公开的各种实施方式的在图6中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图12示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置的示例性制造方法的流程图。

图13A示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图13B示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图14A示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图14B示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图15A示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图15B示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图16A示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图16B示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图17A示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图17B示出了根据本公开的各种实施方式的在图12中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图18示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置的示例性制造方法的流程图。

图19A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图19B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图20A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图20B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图21A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图21B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图22A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图22B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图23A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图23B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

图24A示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性平面图。

图24B示出了根据本公开的各种实施方式的在图18中所示的方法的特定制造阶段的示例性3D存储器装置的示意性侧视截面图。

将参照附图来描述本公开。

具体实施方式

尽管讨论了具体的构造和布置，但是应该理解的是，这仅仅是为了说明的目的而进行的。因此，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用在各种其他应用中。如在本公开中所描述的功能和结构特征可以相互之间以及以附图中未明确示出的方式组合、调整及修改，使得这些组合、调整和修改在本公开的范围内。

通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”或“该”之类的术语同样可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。

应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且包括“在某物上”且在其间具有中间特征或层的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且可以包括“在某物上方”或“在某物之上”且在其间没有中间特征或层的含义(即，直接在某物上)。

此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等的空间相对术语来描述如附图中所示的一个元件或特征与另一个(或一些)元件或特征的关系。除了在附图中示出的取向之外，空间相对术语旨在还涵盖装置在使用或操作中的不同取向。设备可以以其他方式(旋转90度或以其他取向)来定向，并且同样可以相应地解释本文中使用的空间相关描述词。

如本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下置或上覆结构之上延伸，或者可以具有小于下置或上覆结构的范围的范围。此外，层可以是均匀或不均匀连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或垂直互连通道(过孔)触点)以及一个或多个电介质层。

晶体管在一些存储器装置(例如，DRAM、PCM和铁电DRAM(FRAM))的存储器单元中用作切换或选择装置。然而，现有存储器单元中常用的平面晶体管通常具有水平结构，其在衬底中具有掩埋字线，并且在衬底上方具有位线。由于平面晶体管的源极和漏极横向设置在不同的位置处，这增加了晶体管所占用的面积。平面晶体管的设计还使耦合到存储器单元的互连结构(例如，字线和位线)的布置复杂化，例如，限制字线和/或位线的间距，从而增加了制造复杂度并且降低了产品良率。此外，因为位线和存储单元(例如，电容器或PCM元件)布置在平面晶体管的同一侧(在晶体管和衬底上方)，因此位线工艺裕量受存储单元限制，并且位线和存储单元(例如，电容器)之间的耦合电容增加。随着饱和漏极电流不断增加，平面晶体管也可能遭受高漏电流，这对存储器装置的性能是不期望的。

为了解决前述问题中的一个或多个问题，本公开引入了一种方案，其中垂直晶体管取代传统的平面晶体管作为存储器装置(例如，DRAM、PCM和FRAM)的存储器单元阵列中的切换和选择装置。在以下描述中，DRAM用作本公开的非排他性示例。与平面晶体管相比，垂直布置的晶体管(即，漏极和源极在平面图中是重叠的)可以减小晶体管的面积以及简化互连结构的布局，例如字线和位线的金属布线，这可以降低制造复杂度并且提高良率。例如，可以减小字线和/或位线的间距，以便于制造。晶体管的垂直结构还允许位线和存储单元(例如，电容器)在垂直方向上布置在晶体管的相对侧(例如，一个在晶体管上方，并且一个在晶体管下方)，使得可以增加位线的工艺裕量，并且可以降低位线和存储单元之间的耦合电容。

与本公开的范围一致，根据本公开的一些实施方式，存储器单元阵列具有垂直晶体管，每个垂直晶体管包括沿垂直方向延伸的半导体主体和位于半导体结构旁边的栅极结构。在一些实施方式中，连接到垂直晶体管的字线和位线分别沿第一横向方向和第二方向布置。垂直晶体管的阵列的半导体主体沿不同于第一横向方向和第二横向方向的第三横向方向对准。通过使用这样的布置，可以增加存储器面积效率。此外，存储器单元阵列和外围电路可以分别形成在不同的晶圆上，使得存储器单元阵列和外围电路的制造工艺不相互影响，并且可以进一步提高存储器面积效率。

图1示出了根据本公开的一些实施方式的具有存储器单元的阵列的示例性存储器装置100的示意图，每个存储器单元具有垂直晶体管。存储器装置100可以包括存储器单元阵列，其中每个存储器单元110包括垂直晶体管120以及耦合到垂直晶体管120的存储单元。在如图1中所示的一些实施方式中，存储器单元阵列是DRAM单元阵列，并且存储单元是电容器130，用于存储电荷作为由相应的DRAM单元存储的二进制信息。在附图中未示出的一些其他实施方式中，存储器单元阵列是PCM单元阵列，并且存储单元可以是PCM元件(例如，包括硫族化物合金)，用于基于PCM元件在非晶相和结晶相中的不同电阻率存储相应的PCM单元的二进制信息。在附图中未示出的一些实施方式中，存储器单元阵列是FRAM单元阵列，并且存储单元可以是铁电电容器，用于基于铁电材料在外部电场下的两种极化状态之间的切换来存储相应的FRAM单元的二进制信息。

如图1中所示，存储器单元110可以布置在具有行和列的二维(2D)阵列中。存储器装置100可以包括：字线150，其将存储器单元阵列耦合到外围电路以控制位于一行中的存储器单元110中的垂直晶体管120的切换；以及位线160，其将存储器单元阵列耦合到外围电路以向位于一列中的存储器单元110发送数据和/或从位于一列中的存储器单元110接收数据。也就是说，每条字线150耦合到相应行的存储器单元110，并且每条位线160耦合到一个或多个相应逻辑列的存储器单元110。在一些实施方式中，垂直晶体管120的栅极耦合到字线150，垂直晶体管120的源极和漏极中的一个耦合到位线160，垂直晶体管120的源极和漏极中的另一个耦合到电容器130的一个电极，并且电容器130的另一个电极耦合到接地。

与本公开的范围一致，如下文详细描述的，垂直晶体管120(例如，垂直金属氧化物半导体场效应晶体管(MOSFET))可以取代传统的平面晶体管作为存储器单元110的通过晶体管，以减少通过晶体管所占用的面积、耦合电容以及互连布线的复杂度。

图2A-2C各自示出了根据本公开的各种实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。如图2A-图2C中所示，存储器装置200A/200B/200C可以包括多条字线250，每条字线250在第一横向方向(x方向，被称为字线方向)上延伸。存储器装置200A/200B/200C还可以包括多条位线260，每条位线260在垂直于第一横向方向的第二横向方向(y方向，被称为位线方向)上延伸。应当理解的是，图2A-2C没有示出存储器装置200A/200B/200C在同一横向平面中的截面图，并且字线250和位线260可以形成在不同的横向平面中，以便于如下文详细描述的那样进行布线。

在一些实施方式中，每个存储器单元210包括存储单元和具有半导体主体222和栅极结构225的垂直晶体管220。每行的垂直晶体管220沿第一横向方向(即x方向)对准，并且每行的垂直晶体管220的栅极结构225相互连接以形成沿第一横向方向延伸的字线250。在一些实施方式中，位线260沿第二横向方向(即，y方向)平行延伸并且与垂直晶体管220连接。在一些实施方式中，垂直晶体管220的阵列也沿不同于第一横向方向和第二横向方向的第三横向方向(即，w方向)对准。沿第三横向方向的两个相邻垂直晶体管220可以共享连接到对应的位线260的公共源极/漏极，并且可以被称为一对垂直晶体管220。包括共享同一位线260的所述一对垂直晶体管220的两个相邻存储器单元210可以被称为一对存储器单元210。图2D示出了根据本公开的一些实施方式的如图2A-2C中所示的3D存储器装置中的每个3D存储器装置中的一对存储器单元210的截面的示意性侧视图。需要说明的是，图2D示出了沿第三横向方向的、图2A-2C中的一对存储器单元210的BB’线的截面侧视图，并且在图2A-2C中省略了图2D中所示的一些部件。

参考图2A-2D，半导体主体222可以在垂直于第一横向方向、第二横向方向和第三横向方向的垂直方向(即z方向)上延伸。与其中有源区域形成在衬底中的平面晶体管不同，垂直晶体管220包括垂直(在z方向上)延伸的半导体主体222。应理解，半导体主体222可以具有任何适当的3D形状，例如多面体形状或圆柱体形状。也就是说，半导体主体222在平面图中(例如，在x-y平面中)的截面可以具有正方形形状、矩形形状(或梯形形状)、圆形形状、部分圆形形状、椭圆形形状、部分椭圆形形状或任何其他适当的形状。

在如图2A中所示的第一示例中，(由虚线包括的)一对垂直晶体管220的两个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴并且具有倒圆角的类矩形形状的部分。在一些实施方式中，沿第二横向方向(y方向)相邻的成对的垂直晶体管220之间的半导体主体222可以由第一间隔体270横向分隔开，并且一对垂直晶体管220内的两个半导体主体222可以由第二间隔体280横向分隔开。多个第一间隔体270和第二间隔体280沿第一横向方向平行延伸，并且沿第二横向方向交替布置。

在一些实施方式中，每个垂直晶体管220还可以包括位于半导体主体222的一侧处的栅极结构225。在第一横向方向(即，字线方向或x方向)上的相邻垂直晶体管220的栅极结构225是连续的，例如，是具有栅极结构225的连续导电层的部分。也就是说，一行(例如，211-214)垂直晶体管220的多个栅极结构225可以相互连接并且沿着第一横向方向延伸，以形成该行的垂直晶体管220的字线250。

形成成对的垂直晶体管的两个相邻行的垂直晶体管220的两条字线250可以嵌入在将两个相邻行的垂直晶体管220分隔开的同一第二间隔体280中，如图2A中所示。栅极结构225可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，栅极结构225可以包括掺杂的多晶硅，即栅极多晶硅。在一些实施方式中，栅极结构225包括多个导电层，例如TiN层之上的W层。在一些实施方式中，栅极电介质224横向位于栅极结构225和半导体主体222之间。栅极电介质224可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。例如，栅极电介质224可以包括氧化硅，即栅极氧化物。

在一些实施方式中，多个第一间隔体270和第二间隔体280可以包括任何适当的电介质材料，例如氧化硅。在一些实施方式中，多个第一间隔体270和第二间隔体280中的每一个还可以包括嵌入在电介质材料中的一个或多个气隙(未示出)。如下文关于制造工艺所描述的，由于沿第二横向方向的字线250(和存储器单元210的行)的间距相对小，而使得可以形成气隙。另一方面，与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高字线250(和存储器单元210的行)之间的绝缘效果。

在如图2B中所示的第二示例中，(由虚线包括的)一对垂直晶体管220的两个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴的类椭圆形形状的部分。在一些实施方式中，沿第二横向方向(y方向)相邻的成对的垂直晶体管220之间的半导体主体222可以由第一间隔体270横向分隔开，并且一对垂直晶体管220内的两个半导体主体222可以由第二间隔体280横向分离开。多个第一间隔体270和第二间隔体280沿第一横向方向平行延伸，并且沿第二横向方向交替布置。也就是说，每个半导体主体222可以包括面向第二间隔体280的平侧壁和面向第一间隔体270的弯曲侧壁。

在一些实施方式中，每个垂直晶体管220的栅极结构225位于半导体主体222的平侧壁旁边。沿第一横向方向(x方向)的每一行的垂直晶体管220的栅极结构225相互连接并且形成沿第一横向方向延伸的字线250。形成成对的垂直晶体管的两个相邻行的垂直晶体管220的两条字线250可以嵌入在将两个相邻行的垂直晶体管220分隔开的同一第二间隔体280中，如图2B中所示。在一些实施方式中，栅极电介质224横向位于栅极结构225和半导体主体222的平侧壁之间。

在如图2C中所示的第三示例中，由第二间隔体280分隔开的两个相邻的垂直晶体管220的两个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴的类椭圆形形状的部分。在一些实施方式中，由第一间隔体270分隔开的在第二横向方向上相邻的垂直晶体管220可以形成共享公共源极/漏极的一对垂直晶体管(包括在虚线中)。多个第一间隔体270和第二间隔体280沿第一横向方向平行延伸，并且沿第二横向方向交替布置。

如图2C中所示，多个第一间隙体270和第二间隙体280沿第二横向方向交替布置。每个第一间隔体270位于相邻两行的垂直晶体管220的半导体主体222的弯曲侧壁之间。每个第二间隔体280位于相邻两行的垂直晶体管220的半导体主体222的平侧壁之间。也就是说，每个半导体主体222可以包括面向第二间隔体280的平侧壁和面向第一间隔体270的弯曲侧壁。

在一些实施方式中，每个垂直晶体管220的栅极结构225可以围绕半导体主体222的多个侧面，即，从多个横向方向围绕其中形成沟道的有源区域。换言之，垂直晶体管220的有源区域(即，半导体主体222)可以至少部分地被栅极结构225围绕。例如，如图2C中所示，垂直晶体管可以是三面栅极晶体管，其中栅极结构225从三个横向方向围绕半导体主体222。三面栅极结构225可以围绕半导体主体222的弯曲侧壁。因此，在操作中可以在源极与漏极之间形成更大的有源沟道区域，以产生更大的栅极控制面积，从而以更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道完全耗尽，因此垂直晶体管220的漏电流(I_off)可以显著降低。

如图2C中所示，在第一横向方向(即，字线方向或x方向)上相邻的垂直晶体管220的三面栅极结构225是连续的，例如，是具有三面栅极结构225的连续导电层的部分。也就是说，一行(例如，211-216)垂直晶体管220的多个三面栅极结构225可以相互连接并且沿着第一横向方向延伸，以形成该行的垂直晶体管220的字线250。在一些实施方式中，栅极电介质224横向位于三面栅极结构225和半导体主体222的弯曲侧壁之间。在字线方向上相邻的垂直晶体管220的栅极电介质224是分隔开的，例如，不是具有栅极电介质224的连续电介质层的部分。

如图2A-2C中所示，在一些实施方式中，半导体主体222沿相对于第一横向方向和第二横向方向具有非零角度的第三横向方向(w方向)对准。如下文通过制造加工详细描述的，一对垂直晶体管220的半导体主体222可以是由第二间隔体280分隔开的半导体柱的部分。半导体柱可以具有沿第三横向方向具有纵轴的类矩形形状或椭圆形形状。

在一些实施方式中，第一横向方向(x方向)和第三横向方向(w方向)之间的第一角度、以及第二横向方向(y方向)和第三横向方向(w方向)之间的第二角度(w方向)可以由相邻位线260之间的第一距离和相邻字线250之间的第二距离确定。具体地，第一角度的余切函数或第二角度的正切函数可以大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

通过使半导体主体222沿不同于第一横向方向和第二横向方向的第三横向方向对准，可以减小相邻位线260之间的第一距离和相邻字线250之间的第二距离以增加存储器面积效率。例如，当第一距离减小约30％时，第二角度可约为25°，并且存储器面积可以减小约25％以包含相同数量的存储器单元210。作为另一示例，当第一距离减小约50％时，第二角度可约为22°，并且存储器面积可以减小约30％以包含相同数量的存储器单元210。

参照图2D，根据本公开的一些实施方式示出了一对存储器单元210的截面的示意性侧视图。需要说明的是，截面200D可以是如图2A-2C中所示的3D存储器装置200A、200B和200C中的任何一个中的一对存储器单元210。还需要说明的是，截面200D是沿第三横向方向(图2A-图2C中的BB’线)和垂直方向(z方向)的垂直平面。在第三横向方向上，一对垂直晶体管220的栅极结构225位于两个半导体主体222之间，并且由其中嵌有一个或多个气隙的第一间隔体270或第二间隔体280分隔开。

如图2D中所示，每个垂直晶体管220可以包括在垂直方向(z方向)上分别形成在半导体主体222的两端处的一对源极和漏极227、228(S/D，掺杂区，又被称为源极电极和漏极电极)。源极和漏极227、228可以掺杂有任何适当的P型掺杂剂，例如硼(B)或镓(Ga)，或任何适当的N型掺杂剂，例如磷(P)或砷(As)。在每个垂直晶体管220中，源极和漏极227、228可以在垂直方向(z方向)上分开在半导体主体222的两端处。垂直形成栅极结构225使其与源极和漏极227、228之间的半导体主体222的部分相对应。结果，当施加到栅极结构225的栅极电压在垂直晶体管220的阈值电压以上时，垂直晶体管220的沟道可以形成在垂直位于源极和漏极227、228之间的半导体主体222中。

如图2D中所示，一对垂直晶体管220可以具有通过存储单元触点298连接到存储单元(例如，电容器290)的分隔开的源极/漏极228，并且还可以具有通过位线触点296连接到位线260的公共源极/漏极227。需要说明的是，存储单元可以包括能够存储二进制数据(例如，0和1)的任何器件，包括但不限于用于DRAM单元和FRAM单元的电容器，以及用于PCM单元的PCM元件。在一些实施方式中，每个垂直晶体管220控制耦合到垂直晶体管220的相应存储单元的选择和/或状态切换。

在如图2D中所示的一些实施方式中，存储单元是电容器290，电容器290包括与垂直晶体管220的源极/漏极228耦合的第一电极(未示出)。电容器290还可以包括与第一电极接触的电容器电介质(未示出)和与电容器电介质接触的第二电极(未示出)。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。在一些实施方式中，电容器电介质包括电介质材料，例如氧化硅、氮化硅或包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合的高k电介质。在一些实施方式中，两个电极可以包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或其任何组合。

应理解，电容器290可以包括任何适当的结构和构造，例如平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底-板电容器。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。

在一些实施方式中，一个或多个外围电路(未示出)可以通过位线260、字线250和任何其他适当的金属布线耦合到200A/200B/200C中所示的存储器单元阵列。需要说明的是，一个或多个外围电路可以包括用于通过经由字线250和位线260向每个存储器单元210施加电压信号和/或电流信号和从每个存储器单元21感测电压信号和/或电流信号来促进存储器单元阵列200A/200B/200C的操作的任何适当的电路。一个或多个外围电路可以包括使用CMOS技术形成的各种类型的外围电路。

图3A-3B各自示出了根据本公开的各种实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。图3C示出了根据本公开的一些实施方式的沿图3A或图3B的BB’线的一对存储器单元210的截面的示意性侧视图。

在如图3A中所示的第四示例中，(在虚线中包括的)由第二间隔体280分隔开的一对垂直晶体管220的两个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴的类椭圆形形状的部分。在一些实施方式中，相邻成对的垂直晶体管220可以在第二横向方向上由第一间隔体270分隔开。多个第一间隔体270和第二间隔体280沿第一横向方向平行延伸，并且沿第二横向方向交替布置。

如图3A中所示，多个第一间隙体270和第二间隙体280沿第二横向方向交替布置。每个第一间隔体270位于相邻两行的垂直晶体管220的半导体主体222的弯曲侧壁之间。每个第二间隔体280位于相邻两行的垂直晶体管220的半导体主体222的平侧壁之间。也就是说，每个半导体主体222可以包括面向第二间隔体280的平侧壁和面向第一间隔体270的弯曲侧壁。

在一些实施方式中，每个垂直晶体管220的栅极结构225可以围绕半导体主体222的多个侧面，即，从多个横向方向围绕其中形成沟道的有源区域。换言之，垂直晶体管220的有源区域(即，半导体主体222)可以至少部分地被栅极结构225围绕。例如，如图3A中所示，垂直晶体管可以是三面栅极晶体管，其中栅极结构225从三个横向方向围绕半导体主体222。三面栅极结构225可以围绕半导体主体222的弯曲侧壁。因此，在操作中可以在源极与漏极之间形成更大的有源沟道区域，以产生更大的栅极控制面积，从而以更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道完全耗尽，因此垂直晶体管220的漏电流(I_off)可以显著降低。

如图3A中所示，在第一横向方向(即，字线方向或x方向)上相邻的垂直晶体管220的三面栅极结构225是连续的，例如，是具有三面栅极结构225的连续导电层的部分。也就是说，一行(例如，211-216)垂直晶体管220的多个三面栅极结构225可以相互连接并且沿着第一横向方向延伸，以形成该行的垂直晶体管220的字线250。在一些实施方式中，栅极电介质224横向位于三面栅极结构225和半导体主体222的弯曲侧壁之间。在字线方向上相邻的垂直晶体管220的栅极电介质224是分隔开的，例如，不是具有栅极电介质224的连续电介质层的部分。

在如图3B中所示的第五示例中，在第三横向方向上并且由第二间隔体280横向分隔开的两个相邻垂直晶体管220的两个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴的类椭圆形形状的部分。也就是说，一对垂直晶体管220内的两个半导体主体222可以由第一间隔体270横向分隔开，并且沿第二横向方向(y方向)相邻的成对的垂直晶体管220之间的半导体主体222可以由第二间隔体280横向分隔开。多个第一间隔体270和第二间隔体280沿第一横向方向平行延伸，并且沿第二横向方向交替布置。也就是说，每个半导体主体222可以包括面向第二间隔体280的平侧壁和面向第一间隔体270的弯曲侧壁。

在一些实施方式中，每个垂直晶体管220的栅极结构225位于半导体主体222的平侧壁旁边。沿第一横向方向(x方向)的每一行的垂直晶体管220的栅极结构225相互连接并且形成沿第一横向方向延伸的字线250。形成成对的垂直晶体管的两个相邻行的垂直晶体管220的两条字线250可以嵌入在将两个相邻行的垂直晶体管220分隔开的同一第二间隔体280中，如图3B中所示。在一些实施方式中，栅极电介质224横向位于栅极结构225和半导体主体222的平侧壁之间。

在如图3A-图3B中所示的一些实施方式中，半导体主体222沿相对于第一横向方向和第二横向方向具有非零角度的第三横向方向(w方向)对准。如下文通过制造加工详细描述的，一对垂直晶体管220的半导体主体222可以是由第二间隔体280分隔开的半导体柱的部分。半导体柱可以具有沿第三方向具有纵轴的类矩形形状或椭圆形形状。

在一些实施方式中，第一横向方向(x方向)和第三横向方向(w方向)之间的第一角度、以及第二横向方向(y方向)和第三横向方向(w方向)之间的第二角度可以由相邻位线260之间的第一距离和相邻字线250之间的第二距离确定。具体地，第一角度的余切函数或第二角度的正切函数可以大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

通过使半导体主体222沿不同于第一横向方向和第二横向方向的第三横向方向对准，可以减小相邻位线260之间的第一距离和相邻字线250之间的第二距离以增加存储器面积效率。例如，当第一距离减小约30％时，第二角度可约为25°，并且存储器面积可以减小约25％以包含相同数量的存储器单元210。作为另一示例，当第一距离减小约50％时，第二角度可约为22°，并且存储器面积可以减小约30％以包含相同数量的存储器单元210。

参照图3C，根据本公开的一些实施方式示出了一对存储器单元210的截面的示意性侧视图。需要说明的是，截面300C可以是如图3A-3B中所示的3D存储器装置300A和300B中的任何一个中的一对存储器单元210。还需要说明的是，截面300C是沿第三横向方向(图3A-3B中的BB’线)和垂直方向(z方向)的垂直平面。在第三横向方向上，一对垂直晶体管220的两个半导体主体222位于两个栅极结构225之间，并且由其中嵌有一个或多个气隙的第一间隔体270或第二间隔体280分隔开。

如图3C中所示，每个垂直晶体管220可以包括在垂直方向(z方向)上分别形成在半导体主体222的两端处的一对源极和漏极227、228(S/D，掺杂区，又被称为源极电极和漏极电极)。源极和漏极227、228可以掺杂有任何适当的P型掺杂剂，例如硼(B)或镓(Ga)，或任何适当的N型掺杂剂，例如磷(P)或砷(As)。在每个垂直晶体管220中，源极和漏极227、228可以在垂直方向(z方向)上分开在半导体主体222的两端处。垂直形成栅极结构225使其与源极和漏极227、228之间的半导体主体222的部分相对应。结果，当施加到栅极结构225的栅极电压在垂直晶体管220的阈值电压以上时，垂直晶体管220的沟道可以形成在垂直位于源极和漏极227、228之间的半导体主体222中。

如图3C中所示，一对垂直晶体管220可以具有通过存储单元触点298连接到存储单元(例如，电容器290)的分隔开的源极/漏极228，并且还可以具有通过位线触点296连接到位线260的公共源极/漏极227。需要说明的是，存储单元可以包括能够存储二进制数据(例如，0和1)的任何器件，包括但不限于用于DRAM单元和FRAM单元的电容器、以及用于PCM单元的PCM元件。在一些实施方式中，每个垂直晶体管220控制耦合到垂直晶体管220的相应存储单元的选择和/或状态切换。

在如图3C中所示的一些实施方式中，存储单元是电容器290，电容器290包括与垂直晶体管220的源极/漏极228耦合的第一电极(未示出)。电容器290还可以包括与第一电极接触的电容器电介质(未示出)和与电容器电介质接触的第二电极(未示出)。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。在一些实施方式中，电容器电介质包括电介质材料，例如氧化硅、氮化硅或包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合的高k电介质。在一些实施方式中，两个电极可以包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或其任何组合。

应理解，电容器290可以包括任何适当的结构和构造，例如平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底-板电容器。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。

在一些实施方式中，一个或多个外围电路(未示出)可以通过位线260、字线250和任何其他适当的金属布线耦合到存储器单元阵列300A/300B。需要说明的是，一个或多个外围电路可以包括用于通过经由字线250和位线260向每个存储器单元210施加电压信号和/或电流信号和从每个存储器单元210感测电压信号和/或电流信号来促进存储器单元阵列300A/200B/200C的操作的任何适当的电路。一个或多个外围电路可以包括使用CMOS技术形成的各种类型的外围电路。

图4A示出了根据本公开的一些实施方式的示例性存储器装置中的均包括垂直晶体管的存储器单元的阵列的示意性平面图。图4B示出了根据本公开的一些实施方式的沿4A的BB’线的一对存储器单元210的截面的示意性侧视图。

在如图4A中所示的第六示例中，垂直晶体管220的每个半导体主体222的截面可以是沿第三横向方向(w方向)具有纵轴的类椭圆形形状。在一些实施方式中，(包括在虚线中的)一对垂直晶体管220可以共享连接到位线260的公共源极/漏极。形成成对的垂直晶体管220的相邻行的垂直晶体管220可以将沿第一横向方向(x方向)平行延伸的第一间隔体270夹在中间。沿第二横向方向(y方向)相邻的成对的垂直晶体管220可以由沿第一横向方向平行延伸的第二间隔体280分隔开。多个第一间隙体270和第二间隙体280可以沿第二横向交替布置。

在一些实施方式中，每个垂直晶体管220的栅极结构225可以是横向围绕半导体主体222的全环栅结构，即从所有横向方向围绕其中形成有沟道的有源区域。换言之，垂直晶体管220的有源区域(即，半导体主体222)可以完全被全环栅结构225围绕。因此，在操作中可以在源极与漏极之间形成更大的有源沟道区域，以产生更大的栅极控制面积从而以更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道完全耗尽，因此垂直晶体管220的漏电流(I_off)可以显著降低。在一些实施方式中，栅极电介质224横向位于全环栅结构225和半导体主体222之间。

在如图4A中所示的一些实施方式中，半导体主体222沿相对于第一横向方向和第二横向方向具有非零角度的第三横向方向(w方向)对准。在一些实施方式中，第一横向方向(x方向)和第三横向方向(w方向)之间的第一角度、以及第二横向方向(y方向)和第三横向方向(w方向)之间的第二角度可以由相邻位线260之间的第一距离和相邻字线250之间的第二距离确定。具体地，第一角度的余切函数或第二角度的正切函数可以大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

通过使半导体主体222沿不同于第一横向方向和第二横向方向的第三横向方向对，可以减小相邻位线260之间的第一距离和相邻字线250之间的第二距离以增加存储器面积效率。例如，当第一距离减小约30％时，第二角度可约为25°，并且存储器面积可以减小约25％以包含相同数量的存储器单元210。作为另一示例，当第一距离减小约50％时，第二角度可约为22°，并且存储器面积可以减小约30％以包含相同数量的存储器单元210。

参考图4B，根据本公开的一些实施方式示出了3D存储器装置400A的一对存储器单元210的截面的示意性侧视图。截面400B是沿第三横向方向(图4A中的BB’线)和垂直方向(z方向)的垂直平面。在第三横向方向上，栅极结构225位于一对垂直晶体管220的两个半导体主体222的两侧。该对垂直晶体管220由其中嵌入有一个或多个气隙的第一间隔体270分隔开。

如图4B中所示，每个垂直晶体管220可以包括在垂直方向(z方向)上分别形成在半导体主体222的两端处的一对源极和漏极227、228(S/D，掺杂区，又被称为源极电极和漏极电极)。源极和漏极227、228可以掺杂有任何适当的P型掺杂剂，例如硼(B)或镓(Ga)，或任何适当的N型掺杂剂，例如磷(P)或砷(As)。在每个垂直晶体管220中，源极和漏极227、228可以在垂直方向(z方向)上分开在半导体主体222的两端处。垂直形成栅极结构225使其与源极和漏极227、228之间的半导体主体222的部分相对应。结果，当施加到栅极结构225的栅极电压在垂直晶体管220的阈值电压以上时，垂直晶体管220的沟道可以形成在垂直位于源极和漏极227、228之间的半导体主体222中。

如图4B中所示，一对垂直晶体管220可以具有通过存储单元触点298连接到存储单元(例如，电容器290)的分隔开的源极/漏极228，并且还可以具有通过位线触点296连接到位线260的公共源极/漏极227。需要说明的是，存储单元可以包括能够存储二进制数据(例如，0和1)的任何器件，包括但不限于用于DRAM单元和FRAM单元的电容器、以及用于PCM单元的PCM元件。在一些实施方式中，每个垂直晶体管220控制耦合到垂直晶体管220的相应存储单元的选择和/或状态切换。

在如图4B中所示的一些实施方式中，存储单元是电容器290，电容器290包括与垂直晶体管220的源极/漏极228耦合的第一电极(未示出)。电容器290还可以包括与第一电极接触的电容器电介质(未示出)和与电容器电介质接触的第二电极(未示出)。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。在一些实施方式中，电容器电介质包括电介质材料，例如氧化硅、氮化硅或包括但不限于Al₂O₃、HfO₂、Ta₂O₅、ZrO₂、TiO₂或其任何组合的高k电介质。在一些实施方式中，两个电极可以包括导电材料，包括但不限于W、Co、Cu、Al、TiN、TaN、多晶硅、硅化物或其任何组合。

应理解，电容器290可以包括任何适当的结构和构造，例如平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底-板电容器。也就是说，电容器290可以是垂直电容器，其中两个电极及其间的电容器电介质垂直地(在z方向上)堆叠，并且电容器电介质可以夹在两个电极之间。在一些实施方式中，每个第一电极可以耦合到同一DRAM单元中的相应垂直晶体管220的源极/漏极228，而所有第二电极可以是耦合到接地(例如，公共接地)的公共板的部分。

在一些实施方式中，一个或多个外围电路(未示出)可以通过位线260、字线250和任何其他适当的金属布线耦合到存储器单元阵列300A/300B。需要说明的是，一个或多个外围电路可以包括用于通过经由字线250和位线260向每个存储器单元210施加电压信号和/或电流信号和从每个存储器单元210感测电压信号和/或电流信号来促进存储器单元阵列300A/200B/200C的操作的任何适当的电路。一个或多个外围电路可以包括使用CMOS技术形成的各种类型的外围电路。

图5示出了根据本公开的一些实施方式的具有存储器装置的系统500的框图。系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储装置的任何其他适当的电子设备。如图5中所示，系统500可以包括主机508以及具有一个或多个存储器装置504和存储器控制器506的存储器系统502。主机508可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机508可以被配置为向存储器装置504发送数据或从存储器装置504接收数据。存储器装置504可以是本文公开的任何存储器装置，例如存储器装置100。在一些实施方式中，如上文详细描述的，存储器装置504包括200A/200B/200C/300A/300B/400A中所示的存储器单元阵列，每个所述存储器单元阵列均包括垂直晶体管220。

根据一些实施方式，存储器控制器506耦合到存储器装置504和主机508并且被配置为控制存储器装置504。存储器控制器506可以管理存储在存储器装置504中的数据并且与主机508通信。存储器控制器506可以被配置为控制存储器装置504的操作，例如读取、写入和刷新操作。存储器控制器506还可以被配置为管理关于存储在或将要存储在存储器装置504中的数据的各个功能，包括但不限于刷新和定时控制、命令/请求转换、缓冲和调度以及电源管理。在一些实施方式中，存储器控制器506还被配置为确定计算机系统能够使用的最大存储器容量、存储器组的数量、存储器类型和速度、存储器颗粒数据深度和数据宽度以及其他重要参数。存储器控制器506也可以执行任何其他适当的功能。存储器控制器506可以根据特定通信协议与外部设备(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议(例如，USB协议、MMC协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、先进技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、火线(Firewire)协议等)中的至少一种与外部设备进行通信。

图6示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置(例如，上文结合图2B和图2D所描述的存储器装置200B)的示例性制造方法600的流程图。图7A-7B、图8A-8B、图9A-9B、图10A-10B和图11A-11B示出了根据本公开的各种实施方式的在图6中所示的方法600的某些制造阶段的示例性3D存储器装置的示意性平面图和示意性侧视截面图。应理解，方法600中所示的操作并非穷尽的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，可以同时执行或者以与图6所示不同的顺序执行所述操作中的一些操作。

如图6中所示，方法600可以开始于操作601，其中可以形成半导体柱的阵列。在一些实施例中，半导体柱的阵列可以形成在半导体层的上部中。每个半导体柱可以垂直(在z方向上)延伸并且具有任何适当的3D形状，例如多面体形状或圆柱体形状。也就是说，每个半导体柱在平面图中(例如，在x-y平面中)的截面可以具有正方形形状、矩形形状(或梯形形状)、圆形形状、椭圆形形状或任何其他适当的形状。

在一些实施方式中，形成半导体柱的阵列可以包括形成由多个平行的第三间隔体730分隔开的多个半导体壁720，如图7A和图7B中所示。多个半导体壁720和第三间隔体730各自沿第三横向方向(w方向)横向延伸。形成多个半导体壁720和多个平行的第三间隔体730可以包括形成垂直延伸到半导体层710(例如，硅衬底)的上部中的多个第三沟槽，如图7B的沿图7A中所示的AA’线的侧视图所示。半导体层710的上部的剩余部分形成多个半导体壁720。

在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第三沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层710的上部中蚀刻多个第三沟槽。由于通过蚀刻半导体层710来形成半导体壁720，由此半导体壁720可以具有与半导体层710相同的材料，例如单晶硅。然后可以通过使用薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质材料以填充第三沟槽来形成第三间隔体730。可以执行平坦化工艺以去除半导体层710的顶表面之上的多余电介质。

在一些实施方式中，形成半导体柱的阵列还可以包括形成沿第一横向方向(x方向)延伸的多个平行的第一沟槽810，如图8A和图8B中所示。多个平行的第一沟槽810可以垂直延伸到半导体层710的上部中，如图8B的沿图8A中所示的CC’线(沿着w方向)的侧视图所示。多个半导体壁720可以由多个第一沟槽810分隔成半导体柱820的阵列。在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第一沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层710的上部中蚀刻多个第三沟槽。

返回参考图6，方法600可以进行到操作603，其中可以在每个第一沟槽中形成两个导电结构。在一些实施方式中，每个导电结构可以通过栅极电介质层与相邻行的半导体柱隔离。

在一些实施方式中，在形成导电结构之前，可以在第一沟槽的底部形成下沟槽隔离结构。如图9B中所示，在每个第一沟槽810的底部形成下沟槽隔离结构935。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、旋涂工艺或其任何组合)来沉积诸如氧化硅的电介质以完全填充第一沟槽810。在一些实施方式中，执行回蚀工艺以去除电介质的上部，使得电介质的剩余部分形成位于第一沟槽810的底部的下沟槽隔离结构935。

在一些实施方式中，可以形成栅极电介质层920以覆盖半导体柱820的暴露的侧壁。如图9A和图9B中所示，栅极电介质层920可以覆盖每个半导体柱820的由第一沟槽810暴露出的侧壁。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在每个半导体柱820的侧壁之上沉积电介质(例如，氧化硅)层，来形成栅极电介质层920。在一些其他实施方式中，通过执行湿法氧化和/或干法氧化工艺(例如，原位蒸汽生成(in situ steam generation，ISSG)氧化)来形成栅极电介质层920以在半导体柱820(例如，单晶硅)的暴露的侧壁上形成本征氧化物(例如，氧化硅)作为栅极电介质层920。

在形成栅极电介质层之后，在第一沟槽810中形成导电层。在一些实施方式中，为了形成导电层，在第一沟槽810中并且在栅极电介质层920之上沉积一个或多个导电膜。在一些实施方式中，可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层920之上沉积一种或多种导电材料(例如，金属和/或金属化合物(例如，W和TiN))来形成导电层，以部分填充第一沟槽810。例如，可以依次沉积TiN层和W层以形成导电结构。可以执行平坦化工艺(例如，CMP)以去除半导体层710的顶表面之上的多余导电材料。

在形成导电层之后，可以形成均沿第一横向方向(x方向)延伸的多个第二间隔体930，以将导电层分隔成均沿第一横向方向延伸的两个导电结构910。在一些实施方式中，为了形成多个第二间隔体930，对导电层进行图案化和蚀刻以形成多个第三沟槽(未示出)，每个第三沟槽在每个第一沟槽810的侧壁上的导电层的相邻侧壁之间垂直延伸，并且沿第一横向方向(x方向)平行横向延伸。在一些实施方式中，例如使用干法蚀刻和/或湿法蚀刻(例如，RIE)对导电结构910进行回蚀以形成凹陷，使得导电结构910的上端在半导体柱820的顶表面下方。在一些实施方式中，由于没有对栅极电介质层920进行回蚀，因此导电结构910的上端也在栅极电介质层920的上端下方，栅极电介质层920与半导体柱820的顶表面齐平。

在一些实施方式中，如图9A和图9B中所示，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)，将诸如氧化硅的电介质材料沉积在第三沟槽的剩余空间以及凹陷(未示出)中以形成多个第二间隔体930。在一些实施方式中，形成多个第二间隔体930可以包括形成嵌入在电介质材料中的一个或多个气隙(未图示)。由于第三间隔体在第二横向方向上的间距相对较小，而使得可以形成一个或多个气隙。与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高分隔开的(一种或多种)导电材料和(一种或多种)半导体材料之间的绝缘效果。

返回参考图6，方法600然后可以进行到操作605，其中可以形成均沿第一横向方向延伸的多个第一间隔体以分隔半导体柱的阵列的每一行从而形成两行半导体主体。

在如图10A和图10B中所示的一些实施方式中，形成多个第一间隔体包括形成均沿第一横向方向(x方向)延伸的多个第四沟槽1010，以将半导体柱820的阵列的每一行分隔成两行的半导体主体1020。在一些实施方式中，可以应用光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)在半导体柱820的阵列上图案化第四沟槽，并且对半导体柱820的阵列执行一个或多个干法蚀刻和/或湿法蚀刻(例如，RIE)以蚀刻第四沟槽1010。可以控制蚀刻使得第四沟槽的深度可以大于第一沟槽810的深度。

在如图11A和图11B中所示的一些实施方式中，在形成第四沟槽1010之后，可以去除第三间隔体730的由第四沟槽1010暴露的部分，并且可以通过一个或多个蚀刻工艺(例如，湿法蚀刻)去除半导体主体1020的阵列中的每个半导体主体的部分，使得由第四沟槽1010暴露的每个半导体主体1020的横向角被倒圆。由此，半导体柱1120的阵列中的每个半导体柱具有由第四沟槽1010暴露的弯曲侧壁。接下来，例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质材料以填充第三沟槽和第四沟槽，可以形成多个第一间隔体1110以填充多个第四沟槽1010。

在一些实施方式中，形成多个第一间隔体1110可以包括形成嵌入在电介质材料中的一个或多个气隙(未图示)。由于第一间隔体1110在第二横向方向上的间距相对较小，而使得可以形成一个或多个气隙。与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高分隔的(一种或多种)导电材料和(一种或多种)半导体材料之间的绝缘效果。

需要说明的是，对于操作605可以执行任何适当的操作，以进一步制造存储器装置。例如，可以对半导体主体1120的两端进行掺杂以形成源极和漏极。作为另一示例，可以形成多个存储单元(例如，多个电容器)，以与每个半导体主体1120的源极/漏极之一电耦合。作为又一示例，可以形成多条位线以与每个半导体主体1120的源极/漏极中的另一个电耦合。具体地，在图中未示出的一些实施方式中，由于第一间隔体1110的深度大于第二间隔体930的深度，因此在从背面对半导体层710进行减薄之后，挨着第一间隔体1110的两个相邻的半导体主体1120可以是分隔开的，而挨着第二间隔体930的两个相邻的半导体主体1120可以在下端连接。在对半导体主体1120的相连的下端进行掺杂之后，可以形成共享公共源极/漏极的成对的垂直晶体管，并且每条位线可以与一列成对的垂直晶体管的公共源极/漏极耦合。

图12示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置(例如，上文结合图3B和图3C所描述的存储器装置300B)的示例性制造方法1200的流程图。图13A-13B、图14A-14B、图15A-15B、图16A-16B和图17A-17B示出了根据本公开的各种实施方式的在图12中所示的方法1200的某些制造阶段的示例性3D存储器装置的示意性平面图和示意性侧视截面图。应理解，方法1200中所示的操作并非穷尽的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，可以同时执行或者以与图12所示不同的顺序执行所述操作中的一些操作。

如图12中所示，方法1200可以开始于操作1201，其中可以形成半导体柱的阵列。在一些实施例中，半导体柱的阵列可以形成在半导体层的上部中。每个半导体柱可以垂直(在z方向上)延伸并且具有任何适当的3D形状，例如多面体形状或圆柱体形状。也就是说，每个半导体柱在平面图中(例如，在x-y平面中)的截面可以具有正方形形状、矩形形状(或梯形形状)、圆形形状、椭圆形形状或任何其他适当的形状。

在一些实施方式中，形成半导体柱的阵列可以包括形成由多个平行的第三间隔体1330分隔开的多个半导体壁1320，如图13A和图13B中所示。多个半导体壁1320和第三间隔体1330各自沿第三横向方向(w方向)横向延伸。形成多个半导体壁720和多个平行的第三间隔体1330可以包括形成垂直延伸到半导体层1310(例如，硅衬底)的上部中的多个第三沟槽，如图13B的沿图13A中所示的AA’线的侧视图所示。半导体层1310的上部的剩余部分形成多个半导体壁1320。

在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第三沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层1310的上部中蚀刻多个第三沟槽。由于通过蚀刻半导体层1310开形成半导体壁1320，因此半导体壁1320可以具有与半导体层1310相同的材料，例如单晶硅。然后可以通过使用薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质材料以填充第三沟槽来形成第三间隔体1330。可以执行平坦化工艺以去除半导体层1310的顶表面之上的多余电介质。

在一些实施方式中，形成半导体柱的阵列还可以包括形成沿第一横向方向(x方向)延伸的多个平行的第一沟槽1410，如图14A和图14B中所示。多个平行的第一沟槽1410可以垂直延伸到半导体层1310的上部中，如图14B的沿图14A中所示的CC’线(沿着w方向)的侧视图所示。多个半导体壁1320可以由多个第一沟槽1410分隔成半导体柱1420的阵列。在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第一沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层1310的上部中蚀刻多个第三沟槽。

在如图15A和图15B中所示的一些实施方式中，可以去除第三间隔体1330的由第一沟槽1410暴露的部分以形成扩大的第一沟槽1510。暴露的半导体柱1420的阵列中的每个半导体柱的部分可以通过一个或多个蚀刻工艺(例如，湿法蚀刻)去除，使得由第一沟槽1410暴露的每个半导体柱1420的横向角被倒圆。由此，倒圆的半导体柱1520的阵列中的每个半导体柱具有类椭圆形形状，具有由相邻的两个扩大的第一沟槽1510暴露的两个弯曲侧壁。

返回参考图12，方法1200可以进行到操作1203，其中可以在每个扩大的第一沟槽中形成两个导电结构。在一些实施方式中，每个导电结构可以通过栅极电介质层与相邻行的半导体柱隔离。在一些实施方式中，导电结构可以至少部分地围绕半导体柱。例如，导电结构可以从三个横向方向围绕半导体柱的弯曲侧壁。

在一些实施方式中，可以形成栅极电介质层1530以覆盖倒圆的半导体柱1520的暴露的侧壁。如图15A和图15B中所示，栅极电介质层1530可以覆盖由扩大的第一沟槽1510暴露的每个倒圆的半导体柱1520的弯曲侧壁。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在每个倒圆的半导体柱1520的侧壁之上沉积电介质(例如，氧化硅)层，来形成栅极电介质层1530。在一些其他实施方式中，通过湿法氧化和/或干法氧化工艺(例如，原位蒸汽生成(ISSG)氧化)来形成栅极电介质层1530，执行所述氧化工艺以在倒圆的半导体柱1520(例如，单晶硅)的暴露的侧壁上形成本征氧化物(例如，氧化硅)作为栅极电介质层1530。

在一些实施方式中，可以在扩大的第一沟槽1510的底部形成下沟槽隔离结构。如图16B中所示，在每个扩大的第一沟槽1510的底部形成下沟槽隔离结构1610。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、旋涂工艺或其任何组合)来沉积诸如氧化硅的电介质以完全填充扩大的第一沟槽1510。在一些实施方式中，执行回蚀工艺以去除电介质的上部，使得电介质的剩余部分形成位于扩大的第一沟槽1510的底部的下沟槽隔离结构1610。

在形成下沟槽隔离结构1610之后，可以在每个扩大的第一沟槽1510中形成导电层。在一些实施方式中，为了形成导电层，在扩大的第一沟槽1510中以及在栅极电介质层1530和下沟槽隔离结构1610之上沉积一个或多个导电层。在一些实施方式中，可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层1530和下沟槽隔离结构1610之上沉积一种或多种导电材料(例如，金属和/或金属化合物(例如，W和TiN))来形成导电层，以部分填充扩大的第一沟槽1510。例如，可以依次沉积TiN层和W层以形成导电层。可以执行平坦化工艺(例如，CMP)以去除半导体层1310的顶表面之上的多余导电材料。

在形成导电层之后，可以形成均沿第一横向方向(x方向)延伸的多个第一间隔体1640，以将导电层分隔成两个导电结构1620。在一些实施方式中，为了形成多个第一间隔体1640，对导电层进行图案化和蚀刻以形成多个第二沟槽(未示出)，每个第二沟槽在每个扩大的第一沟槽1510的侧壁上的导电层的相邻侧壁之间垂直延伸，并且沿第一横向方向(x方向)平行横向延伸。由此，每个扩大的第一沟槽1510中的导电层被分隔成两个导电结构1620。每个导电结构1620可以从三个横向方向围绕每个倒圆的半导体柱1520的弯曲侧壁。在一些实施方式中，例如使用干法蚀刻和/或湿法蚀刻(例如，RIE)对导电结构1620进行回蚀以形成凹陷，使得导电结构1620的上端在倒圆的半导体柱1520的顶表面下方。在一些实施方式中，由于没有对栅极电介质层1530进行回蚀，因此导电结构1620的上端也在栅极电介质层1530的上端下方，栅极电介质层1530与倒圆的半导体柱1520的顶表面齐平。

在一些实施方式中，如图15A和图15B中所示，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)，将诸如氧化硅的电介质材料沉积在第二沟槽的剩余空间以及凹陷(未示出)中以形成多个第一间隔体1640。在一些实施方式中，形成多个第一间隔体1640可以包括形成嵌入在电介质材料中的一个或多个气隙(未示出)。由于第三间隔体在第二横向方向上的间距相对较小，而使得可以形成一个或多个气隙。与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高分隔开的(一种或多种)导电材料和(一种或多种)半导体材料之间的绝缘效果。

返回参考图12，方法1200然后可以进行到操作1205，其中可以形成均沿第一横向方向延伸的多个第二间隔体以将每一行的倒圆的半导体柱分隔成两行的半导体主体。

在如图17A和图17B中所示的一些实施方式中，形成多个第二间隔体包括形成均沿第一横向方向(x方向)延伸的多个第四沟槽(未示出)，以将倒圆的半导体柱1520的阵列的每一行分隔成两行的半导体主体1720。在一些实施方式中，可以应用光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)在倒圆的半导体柱1520的阵列上图案化第四沟槽，并且对倒圆的半导体柱1520的阵列执行一个或多个干法蚀刻和/或湿法蚀刻(例如，RIE)以蚀刻第四沟槽。可以控制蚀刻使得第四沟槽的深度可以大于第一沟槽1510的深度。例如通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质材料以填充第三沟槽沟槽和第四沟槽，可以形成多个第二间隔体1710以填充多个第四沟槽。

在一些实施方式中，形成多个第二间隔体1710可以包括形成嵌入电介质材料中的一个或多个气隙(未图示)。由于第二间隔体1710在第二横向方向上的间距相对较小，而使得可以形成一个或多个气隙。与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高分隔开的(一种或多种)导电材料和(一种或多种)半导体材料之间的绝缘效果。

需要说明的是，对于操作1205可以执行任何适当的操作，以进一步制造存储器装置。例如，可以对半导体主体1720的两端进行掺杂以形成源极和漏极。作为另一示例，可以形成多个存储单元(例如，多个电容器)以与每个半导体主体1720的源极/漏极之一电耦合。作为又一示例，可以形成多条位线以与每个半导体主体1720的源极/漏极中的另一个电耦合。具体地，在图中未示出的一些实施方式中，由于第二间隔体1710的深度大于第一间隔体1640的深度，因此在从背面对半导体层1310进行减薄之后，挨着第二间隔体1710的两个相邻的半导体主体1720可以是分隔开的，而挨着第一间隔体1640的两个相邻的半导体主体1720可以在下端连接。在对半导体主体1720的相连的下端进行掺杂之后，可以形成共享公共源极/漏极的成对的垂直晶体管，并且每条位线可以与一列成对的垂直直晶体管的公共源极/漏极耦合。

图18示出了根据本公开的一些实施方式的用于形成包括垂直晶体管的3D存储器装置(例如，上文结合图4A和图4B所描述的3D存储器装置400A)的示例性制造方法1800的流程图。图19A-19B、图20A-20B、图21A-21B、图22A-22B、图23A-23B和图24A-24B示出了根据本公开的各种实施方式的在图18中所示的方法1800的某些制造阶段的示例性3D存储器装置的示意性平面图和示意性侧视截面图。应理解，方法1800中所示的操作并非穷尽的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，可以同时执行或者以与图18所示不同的顺序执行所述操作中的一些操作。

如图18中所示，方法1800可以开始于操作1801，其中可以形成半导体柱的阵列。在一些实施例中，半导体柱的阵列可以形成在半导体层的上部中。每个半导体柱可以垂直(在z方向上)延伸并且具有任何适当的3D形状，例如多面体形状或圆柱体形状。也就是说，每个半导体柱在平面图中(例如，在x-y平面中)的截面可以具有正方形形状、矩形形状(或梯形形状)、圆形形状、椭圆形形状或任何其他适当的形状。

在一些实施方式中，形成半导体柱的阵列可以包括形成由多个平行的第三间隔体1930分隔开的多个半导体壁1920，如图19A和图19B中所示。多个半导体壁1920和第三间隔体1930各自沿第三横向方向(w方向)横向延伸。形成多个半导体壁1920和多个平行的第三间隔体1930可以包括形成垂直延伸到半导体层1910(例如，硅衬底)的上部中的多个第三沟槽，如图19B的沿图19A中所示的AA’线的侧视图所示。半导体层1910的上部的剩余部分形成多个半导体壁1920。

在一些实施方式中，在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第三沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层1910的上部中蚀刻多个第三沟槽。由于通过蚀刻半导体层1910开形成半导体壁1920，因此半导体壁1920可以具有与半导体层1910相同的材料，例如单晶硅。然后可以通过使用薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积诸如氧化硅的电介质材料以填充第三沟槽来形成第三间隔体1930。可以执行平坦化工艺以去除半导体层1910的顶表面之上的多余电介质。

在一些实施方式中，形成半导体柱的阵列还可以包括形成沿第一横向方向(x方向)延伸的多个平行的第一牺牲结构2010，如图20A和图20B中所示。多个平行的第一牺牲结构2010可以垂直延伸到半导体层1910的上部中，如图20B的沿图20A中所示的CC’线(沿着w方向)的侧视图所示。多个半导体壁1920可以由多个第一牺牲结构2010分隔成半导体柱2020的阵列。在一些实施方式中，执行光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来图案化多个第一沟槽，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(例如，RIE)以在半导体层1910的上部中蚀刻多个第三沟槽。

返回参考图18，方法1800然后可以进行到操作1803，其中可以形成均沿第一横向方向延伸的多个第二牺牲结构以将半导体柱的阵列中的每一行分隔成两行的半导体主体。

在如图21A和图21B中所示的一些实施方式中，形成多个第二牺牲结构2120包括形成均沿第一横向方向(x方向)延伸的多个第二沟槽，以将半导体柱2020的阵列的每一行分隔成两行的半导体主体2130。在一些实施方式中，可以应用光刻工艺以使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)在半导体柱2020的阵列上图案化第二沟槽，并且对半导体柱2020的阵列执行一个或多个干法蚀刻和/或湿法蚀刻(例如，RIE)以蚀刻第二沟槽。可以控制蚀刻使得第二沟槽的深度可以小于第一沟槽的深度。在形成第二沟槽之后，可以通过沉积牺牲材料来形成多个第二牺牲结构2120以填充多个第二沟槽。如图21B中所示，第二牺牲结构2120的深度小于第一牺牲结构2010的深度。

返回参考图18，方法1800然后可以进行到操作1805，其中可以去除多个第一牺牲结构和第二牺牲结构以及第三间隔体以形成多个第一沟槽、第二沟槽和第三沟槽。可以去除半导体柱的阵列中的每个半导体柱的部分以将每个半导体柱的横向角倒圆。

如图22A和图22B中所示，多个第一牺牲结构2010、第二牺牲结构2120和第三间隔体1930可以通过任何适当的工艺(例如，一种或多种选择性蚀刻工艺)来去除。由此，可以形成多个第一沟槽2210、第二沟槽2220和第三沟槽2240。多个第一沟槽2210和第二沟槽2220可以在第二横向方向(y方向)上交替布置，并且均沿第一横向方向(x方向)延伸。第二沟槽2220的深度可以小于第一沟槽2210的深度。多个第三沟槽2240可以均沿第三方向(w方向)延伸。

在如图23A和图23B中所示的一些实施方式中，半导体主体2130的阵列中的每个半导体主体的部分可以通过一种或多种蚀刻工艺(例如，湿法蚀刻)来去除，使得由第一沟槽2210、第二沟槽2220和第三沟槽2240暴露出的每个半导体主体2130的横向角被倒圆。由此，每个半导体主体2130在横向平面中的截面可以具有沿第三方向(w方向)具有纵轴的类椭圆形形状。半导体主体2130的阵列中的每个半导体主体具有由第一沟槽2210、第二沟槽2220和第三沟槽2240暴露出的弯曲侧壁。

参考图18，方法1800可以进行到操作1807，其中可以形成多个导电结构。每个导电结构可以围绕沿第一方向对准的一行半导体主体中的每个半导体主体。在一些实施方式中，每个导电结构可以通过栅极电介质层与相邻一行的半导体柱隔离。

在一些实施方式中，在形成导电结构之前，可以在第一沟槽2210、第二沟槽2220和第三沟槽2240的底部形成下沟槽隔离结构2440。如图24B中所示，在第一沟槽2210、第二沟槽2220和第三沟槽2240的底部形成下沟槽隔离结构2440。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、旋涂工艺或其任何组合)沉积诸如氧化硅的电介质以完全填充第一沟槽2210、第二沟槽2220和第三沟槽2240。在一些实施方式中，执行回蚀工艺以去除电介质的上部，使得电介质的剩余部分形成位于第一沟槽2210、第二沟槽2220和第三沟槽2240的底部部分处的下沟槽隔离结构2440。

在第一沟槽2210、第二沟槽2220和第三沟槽2240中形成导电层。在一些实施方式中，为了形成导电层，在第一沟槽2210、第二沟槽2220和第三沟槽2240中以及栅极电介质层2350和下沟槽隔离结构2440之上沉积一个或多个导电膜。在一些实施方式中，导电层可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层2350和下沟槽隔离结构2440之上沉积一种或多种导电材料(例如，金属和/或金属化合物(例如，W和TiN))来形成导电层，以部分填充第一沟槽2210、第二沟槽2220和第三沟槽2240。例如，可以依次沉积TiN层和W层以形成导电结构。可以执行平坦化工艺(例如，CMP)以去除半导体层1910的顶表面上面的多余导电材料。

在形成导电层之后，可以形成均沿第一横向方向(x方向)延伸的多个第一间隔体2410和第二间隔体2420，以将导电层分隔成均沿第一横向方向延伸的多个导电结构2430。在一些实施方式中，为了形成多个第一间隔体2410和第二间隔体2420，对导电层进行图案化和蚀刻以形成多个第四沟槽(未示出)，每个第四沟槽在每个第一沟槽2210的侧壁上的导电层的相邻侧壁之间垂直延伸，并且形成多个第五沟槽(未示出)，每个第五沟槽在每个第二沟槽2220的侧壁上的导电层的相邻侧壁之间垂直延伸。

形成的多个导电结构2430可以通过第四沟槽和第五沟槽在第二横向方向(y方向)上彼此横向分隔开。每个导电结构2430可以沿第一横向方向(x方向)延伸并且横向围绕相应行的半导体主体2320中的每个半导体主体。导电结构2430通过栅极电介质层2350与半导体主体2320分隔开。在一些实施方式中，例如使用干法蚀刻和/或湿法蚀刻(例如，RIE)对导电结构2430进行回蚀以形成凹陷，使得导电结构2430的上端在半导体主体2320的顶表面下方。在一些实施方式中，由于没有对栅极电介质层2350进行回蚀，因此导电结构2430的上端也在栅极电介质层2350的上端下方，栅极电介质层2350与半导体本体2320的顶表面齐平。

使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第四沟槽和第五沟槽的剩余空间以及凹陷(未示出)中沉积诸如氧化硅的电介质材料以形成多个第一间隔体2410和第二间隔体2420。在一些实施方式中，形成多个第一间隔体2410和第二间隔体2420可以包括形成嵌入在电介质材料中的一个或多个气隙(未示出)。由于第三间隔体在第二横向方向上的间距相对较小，而使得可以形成一个或多个气隙。与一些电介质(例如，氧化硅)相比，气隙中空气的相对较大的介电常数(例如，氧化硅的介电常数的大约4倍)可以提高分隔开的(一种或多种)导电材料和(一种或多种)半导体材料之间的绝缘效果。

需要说明的是，对于操作1807可以执行任何适当的操作，以进一步制造存储器装置。例如，可以对半导体主体2320的两端进行掺杂以形成源极和漏极。作为另一示例，可以形成多个存储单元(例如，多个电容器)以与每个半导体主体2320的源极/漏极之一电耦合。作为又一示例，可以形成多条位线以与每个半导体主体2320的源极/漏极中的另一个电耦合。具体地，在附图中未示出的一些实施方式中，由于第一间隔体2410的深度大于第二间隔体2420的深度，因此在从背面对半导体层1910进行减薄之后，挨着第一间隔体2410的相邻两个半导体主体2320可以分隔开，而挨着第二间隔体2420的相邻两个半导体主体2320可以在下端连接。在对半导体主体2320的相连的下端进行掺杂后，可以形成共享公共源极/漏极的成对的垂直晶体管，并且每条位线可以与一列成对的垂直晶体管的公共源极/漏极耦合。

可以容易地针对各种应用修改和/或调整前文对具体的实施方式所做的描述。因此，基于本文给出的教导和指导，这样的调整和修改旨在处于所公开的实施方式的等同方案的含义和范围内。

本公开的广度和范围不应当受上述示例性实施方式中的任何一者的限制，而应当仅根据所附的权利要求及其等同方案来限定。

Claims (60)

1.一种半导体装置，包括：

垂直晶体管的阵列，每个垂直晶体管包括：

半导体主体，所述半导体主体在垂直方向上延伸，以及

三面栅极结构，所述三面栅极结构从三个横向方向横向围绕所述半导体主体；

其中，在第一横向方向上的每一行的垂直晶体管共享在所述第一横向方向上延伸的包括该行的垂直晶体管的多个三面栅极结构的公共字线；并且

所述半导体主体沿第三横向方向对准，所述第三横向方向相对于所述第一横向方向具有小于90度的角度。

2.根据权利要求1所述的半导体装置，其中：

每个半导体主体包括弯曲侧壁和平侧壁；并且

所述三面栅极结构围绕所述半导体主体的所述弯曲侧壁。

3.根据权利要求2所述的半导体装置，还包括：

多个第一间隔体和第二间隔体，所述多个第一间隔体和第二间隔体中的每个间隔体在所述垂直晶体管的行之间沿所述第一横向方向延伸；

其中，所述多个第一间隔体和第二间隔体沿垂直于所述第一横向方向的第二横向方向交替布置。

4.根据权利要求3所述的半导体装置，其中：

相邻两行的垂直晶体管之间的每个第一间隔体与所述相邻两行的垂直晶体管的所述半导体主体的所述弯曲侧壁接触，而不与所述相邻两行的垂直晶体管的所述半导体主体的所述平侧壁接触。

5.根据权利要求4所述的半导体装置，其中：

相邻两行的垂直晶体管之间的每个第二间隔体与所述相邻两行的垂直晶体管的所述半导体主体的所述平侧壁接触，并且不与所述相邻两行的垂直晶体管的所述半导体主体的所述弯曲侧壁接触。

6.根据权利要求5所述的半导体装置，还包括：

多条位线，均沿所述第二横向方向延伸；

其中，沿所述第三横向方向的两个相邻的垂直晶体管通过位于所述两个相邻的垂直晶体管的所述半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

7.根据权利要求6所述的半导体装置，其中：

一个垂直晶体管的所述半导体主体的横向截面是类椭圆形形状的一部分。

8.根据权利要求7所述的半导体装置，其中：

由一个第二间隔体分隔开的两个相邻的垂直晶体管的所述半导体主体的所述横向截面是沿所述第三横向方向具有纵轴的一个类椭圆形形状的部分。

9.根据权利要求8所述的半导体装置，其中：

一个垂直晶体管的所述半导体主体的平侧壁面对由一个第二间隔体分隔开的相邻垂直晶体管的平侧壁。

10.根据权利要求6所述的半导体装置，其中：

所述角度的余切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

11.根据权利要求2所述的半导体装置，还包括：

位于所述三面栅极结构与所述半导体主体的所述弯曲侧壁之间的栅极电介质层。

12.根据权利要求1所述的半导体装置，还包括：

存储器单元的阵列，每个存储器单元包括：

电容器；以及

所述垂直晶体管的阵列中的对应垂直晶体管，

其中，所述电容器耦合到所述对应垂直晶体管的所述半导体主体的第二端，所述第二端与所述共同的第一端相对。

13.一种形成半导体装置的方法，包括：

形成半导体柱的阵列，所述半导体柱的阵列包括成行的均沿第一横向方向对准的半导体柱，其中，相邻行的半导体柱在垂直于所述第一横向方向的第二横向方向上通过沿所述第一横向方向平行延伸的多个第一沟槽分隔开，并且相邻行的半导体柱沿与所述第一横向方向和所述第二横向方向不同的第三横向方向对准；

在所述多个第一沟槽中形成栅极电介质层以覆盖所述半导体柱的阵列的暴露的弯曲侧壁；以及

在所述多个第一沟槽中的每个第一沟槽中形成导电结构以横向围绕对应的相邻两行的半导体柱中的每个半导体柱的三面。

14.根据权利要求13所述的方法，还包括：

在各个相邻行的半导体柱之间形成均沿所述第一横向方向延伸的多个第一间隔体，以将每个导电结构分隔开；以及

形成均沿所述第一横向方向延伸的多个第二间隔体，以将对应行的半导体柱中的每个半导体柱分隔成两个半导体主体。

15.根据权利要求14所述的方法，其中，形成所述半导体柱的阵列包括：

在半导体层中形成均沿所述第三横向方向延伸的多个第三间隔体；以及

在所述半导体层中形成均沿所述第一横向方向延伸的多个初始沟槽；以及

去除所述多个第三间隔体的部分以及所述半导体层的部分，以扩大所述多个初始沟槽，从而形成所述多个第一沟槽，

其中，所述半导体层的剩余上部部分形成所述半导体柱的阵列，所述半导体柱的阵列中的每个半导体柱具有分别被相邻的第一沟槽暴露的两个弯曲侧壁。

16.根据权利要求15所述的方法，还包括：

在形成所述栅极电介质层之前，在所述多个第一沟槽中形成基底电介质结构；

去除所述基底电介质结构的上部部分以暴露所述半导体柱的阵列中的每个半导体柱的上部部分；以及

形成栅极电介质层，包括氧化被所述多个第一沟槽暴露的所述半导体柱的阵列中的每个半导体柱的所述弯曲侧壁。

17.根据权利要求14所述的方法，其中，形成所述多个第一间隔体包括：

在所述导电结构中形成多个第二沟槽，每个第二沟槽沿所述第一横向方向并且在相邻行的半导体柱之间延伸；以及

在所述多个第二沟槽中形成所述多个第一间隔体，其中，每个导电结构通过所述多个第一间隔体中的对应的第一间隔体划分成两条字线，每条字线沿所述第一横向方向延伸并且包括对应行的半导体主体的多个三面栅极结构。

18.根据权利要求17所述的方法，其中，形成所述多个第二间隔体包括：

形成均沿所述第一横向方向延伸的多个第三沟槽，以将所述对应行的半导体柱中的每个半导体柱划分成所述两个半导体主体；以及

在所述多个第三沟槽中形成所述多个第二间隔体；

其中，所述多个第二沟槽中的每个第二沟槽的深度小于所述多个第三沟槽中的每个第三沟槽的深度。

19.根据权利要求18所述的方法，还包括：

去除每个导电结构的上部部分；

在所述导电结构上方形成填充电介质结构；

在每个半导体主体的第一端处形成第一掺杂区域；

形成与所述第一掺杂区域电连接的电容器；

在每个半导体主体的与所述第一端相对的第二端处形成第二掺杂区域；以及

形成与所述第二掺杂区域电连接的位线。

20.一种存储器系统，包括：

半导体装置，所述半导体装置包括垂直晶体管的阵列，每个垂直晶体管包括：

半导体主体，所述半导体主体在垂直方向上延伸，以及

三面栅极结构，所述三面栅极结构从三个横向方向横向围绕所述半导体主体，

其中，在第一横向方向上的每一行的垂直晶体管共享在所述第一横向方向上延伸的包括该行的垂直晶体管的多个三面栅极结构的公共字线，以及

所述半导体主体沿第三横向方向对准，所述第三横向方向相对于所述第一横向方向具有小于90度的角度；以及

存储器控制器，所述存储器控制器被配置为控制所述半导体装置。

21.一种半导体装置，包括：

垂直晶体管的阵列，每个垂直晶体管包括：

半导体主体，所述半导体主体在垂直方向上延伸，以及

栅极结构，所述栅极结构横向位于所述半导体主体的一侧上；

其中，在第一横向方向上的每一行的垂直晶体管共享在所述第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线；以及

所述半导体主体沿第三横向方向对准，所述第三横向方向相对于所述第一横向方向具有小于90度的角度。

22.根据权利要求21所述的半导体装置，其中：

每个半导体主体包括弯曲侧壁和平侧壁；并且

所述栅极结构位于所述半导体主体的所述平侧壁旁边。

23.根据权利要求22所述的半导体装置，还包括：

多个第一间隔体和第二间隔体，均在所述垂直晶体管的行之间沿所述第一横向方向延伸；

其中，所述多个第一间隔体和第二间隔体沿垂直于所述第一横向方向的第二横向方向交替布置。

24.根据权利要求23所述的半导体装置，其中：

每个第一间隔体位于相邻两行的垂直晶体管的弯曲侧壁之间。

25.根据权利要求24所述的半导体装置，其中：

每个第二间隔体位于相邻两行的垂直晶体管的平侧壁之间。

26.根据权利要求25所述的半导体装置，其中：

所述相邻两行的垂直晶体管的两条字线嵌入在所述第二间隔体中。

27.根据权利要求26所述的半导体装置，还包括：

多条位线，均沿所述第二横向方向延伸；

其中，沿所述第三横向方向的两个相邻的垂直晶体管通过位于所述两个相邻的垂直晶体管的所述半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

28.根据权利要求27所述的半导体装置，其中：

一个垂直晶体管的所述半导体主体的横向截面是类椭圆形形状的一部分。

29.根据权利要求28所述的半导体装置，其中：

由一个第二间隔体分隔开的两个相邻的垂直晶体管的所述半导体主体的所述横向截面是沿所述第三横向方向具有纵轴的一个类椭圆形形状的部分。

30.根据权利要求27所述的半导体装置，其中：

所述角度的余切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

31.根据权利要求22所述的半导体装置，还包括：

位于所述栅极结构和所述半导体主体的所述平侧壁之间的栅极电介质层。

32.根据权利要求21所述的半导体装置，还包括：

存储器单元的阵列，每个存储器单元包括：

电容器；以及

所述垂直晶体管的阵列中的对应垂直晶体管，

其中，所述电容器耦合到所述对应垂直晶体管的所述半导体主体的第二端，所述第二端与所述共同的第一端相对。

33.一种形成半导体装置的方法，包括：

形成半导体柱的阵列，所述半导体柱的阵列包括成行的均沿第一横向方向对准的半导体柱，其中，相邻行的半导体柱在垂直于所述第一横向方向的第二横向方向上通过沿所述第一横向方向平行延伸的多个第一沟槽分隔开，并且相邻行的半导体柱沿与所述第一横向方向和所述第二横向方向不同的第三横向方向对准；

在所述多个第一沟槽中形成栅极电介质层以覆盖所述半导体柱的阵列的暴露的平侧壁；以及

形成位于所述多个第一沟槽中的每个第一沟槽中并且沿所述第一横向方向延伸的导电结构。

34.根据权利要求33所述的方法，其中，形成所述半导体柱的阵列包括：

在半导体层中形成均沿所述第三横向方向延伸的多个第三间隔体，以形成均沿所述第三横向方向延伸的多个半导体壁；以及

在所述半导体层中形成均沿所述第一横向方向延伸的所述多个第一沟槽，以形成所述半导体柱的阵列。

35.根据权利要求34所述的方法，还包括：

在形成所述栅极电介质层之前，在所述多个第一沟槽中形成基底电介质结构；

去除所述基底电介质结构的上部部分以暴露所述半导体柱的阵列中的每个半导体柱的上部部分；以及

形成栅极电介质层，包括氧化被所述多个第一沟槽暴露的所述半导体柱的阵列的所述平侧壁。

36.根据权利要求35所述的方法，还包括：

形成均位于对应的第一沟槽中并且在各个相邻行的半导体柱之间沿所述第一横向方向延伸的多个第二间隔体，以将对应的导电结构划分成两条字线。

37.根据权利要求36所述的方法，还包括：

形成均沿所述第一横向方向延伸的多个第三沟槽，以将所述对应行的半导体柱中的每个半导体柱划分成两个半导体主体；

其中，所述多个第三沟槽中的每个第三沟槽的深度大于所述多个第一沟槽中的每个第一沟槽的深度。

38.根据权利要求37所述的方法，还包括：

去除被所述多个第三沟槽暴露的所述半导体主体的部分，使得每个半导体主体包括被对应的第三沟槽暴露的弯曲侧壁；以及

分别在所述多个第三沟槽中形成多个第一间隔体，每个第一间隔体沿所述第一横向方向延伸以将相邻行的半导体主体分隔开。

39.根据权利要求38所述的方法，还包括：

去除每个导电结构的上部部分；

在所述导电结构上方形成填充电介质结构；

在每个半导体主体的第一端处形成第一掺杂区域；

形成与所述第一掺杂区域电连接的电容器；

在每个半导体主体的与所述第一端相对的第二端处形成第二掺杂区域；以及

形成与所述第二掺杂区域电连接的位线。

40.一种存储器系统，包括：

半导体装置，所述半导体装置包括垂直晶体管的阵列，每个垂直晶体管包括：

半导体主体，所述半导体主体在垂直方向上延伸，以及

栅极结构，所述栅极结构横向位于所述半导体主体的一侧上，

其中，在第一横向方向上的每一行的垂直晶体管共享在所述第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线，并且

所述半导体主体沿第三横向方向对准，所述第三横向方向相对于所述第一横向方向具有小于90度的角度；以及

存储器控制器，所述存储器控制器被配置为控制所述半导体装置。

41.一种半导体装置，包括：

垂直晶体管的阵列，每个垂直晶体管包括在垂直方向上延伸的半导体主体；

多条字线，所述多条字线中的每条字线沿第一横向方向延伸，其中，每条字线由沿所述第一横向布置的一行所述垂直晶体管共享；以及

多条位线，所述多条位线中的每条位线在垂直于所述第一横向方向的第二横向方向上延伸；

其中，所述半导体主体还沿与所述第一横向方向和所述第二横向方向不同的第三横向方向布置。

42.根据权利要求41所述的半导体装置，其中：

每条字线包括相应行的垂直晶体管的多个栅极结构。

43.根据权利要求41所述的半导体装置，其中：

所述第二横向方向与所述第三横向方向之间的角度的正切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的两倍值成反比。

44.根据权利要求43所述的半导体装置，其中：

所述角度在大约20度和大约40度之间的范围内。

45.根据权利要求41所述的半导体装置，其中：

所述半导体主体包括弯曲侧壁或相邻平侧壁之间的倒圆角。

46.根据权利要求41所述的半导体装置，其中：

沿所述第三横向方向的一对相邻的垂直晶体管通过位于该对相邻的垂直晶体管的所述半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

47.根据权利要求46所述的半导体装置，还包括：

存储单元的阵列，每个存储单元连接到所述垂直晶体管的阵列中的对应垂直晶体管的所述半导体主体的第二端，其中，所述第二端与所述共同的第一端相对。

48.一种半导体装置，包括：

垂直晶体管的阵列，每个垂直晶体管包括：

半导体主体，所述半导体主体在垂直方向上延伸，以及

栅极结构，所述栅极结构横向位于所述半导体主体的至少一侧上，

其中，在第一横向方向上的每一行的垂直晶体管共享在所述第一横向方向上延伸的包括该行的垂直晶体管的多个栅极结构的公共字线；并且

所述半导体主体沿第三横向方向对准，所述第三横向方向相对于所述第一横向方向具有小于90度的角度。

49.根据权利要求48所述的半导体装置，其中：

每个半导体主体包括弯曲侧壁和平侧壁；以及

所述栅极结构位于所述半导体主体的所述平侧壁旁边。

50.根据权利要求49所述的半导体装置，还包括：

多个第一间隔体和第二间隔体，所述多个第一间隔体和第二间隔体中的每个间隔体在所述垂直晶体管的行之间沿所述第一横向方向延伸；

其中，所述多个第一间隔体和第二间隔体沿垂直于所述第一横向方向的第二横向方向交替布置。

51.根据权利要求50所述的半导体装置，其中：

每个第一间隔体位于相邻两行的垂直晶体管的弯曲侧壁之间。

52.根据权利要求51所述的半导体装置，其中：

每个第二间隔体位于相邻两行的垂直晶体管的平侧壁之间。

53.根据权利要求52所述的半导体装置，还包括：

多条位线，所述多条位线中的每条位线沿所述第二横向方向延伸；

其中，沿所述第三横向方向的两个相邻的垂直晶体管通过位于所述两个相邻的垂直晶体管的所述半导体主体的共同的第一端处的公共源极/漏极连接到同一位线。

54.根据权利要求53所述的半导体装置，其中：

一个垂直晶体管的所述半导体主体的横向截面是类椭圆形形状的一部分。

55.根据权利要求54所述的半导体装置，其中：

由一个第二间隔体分隔开的两个相邻的垂直晶体管的所述半导体主体的所述横向截面是沿所述第三横向方向具有纵轴的一个类椭圆形形状的部分。

56.根据权利要求55所述的半导体装置，其中：

所述角度的余切函数大致与相邻位线之间的第一距离成正比，并且与相邻字线之间的第二距离的双倍值成反比。

57.根据权利要求48所述的半导体装置，其中：

所述角度在大约50度和大约70度之间的范围内。

58.根据权利要求49所述的半导体装置，还包括：

在所述栅极结构和所述半导体主体的弯曲侧壁或所述平侧壁之间的栅极电介质层。

59.根据权利要求48所述的半导体装置，还包括：

存储器单元的阵列，每个存储器单元包括：

存储单元；以及

所述垂直晶体管的阵列中的对应垂直晶体管，其中，所述存储单元耦合到所述对应垂直晶体管的所述半导体主体的第二端，所述第二端与所述共同的第一端相对。

60.根据权利要求59所述的半导体装置，其中，所述存储单元是电容器。