JP2013098532A - 半導体素子及びその形成方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体素子は、半導体基板10で一方向に延長され、垂直チャンネル領域12b,14bを含む第1及び第2ピラー12,14と、第1及び第2ピラー12,14の内部で垂直チャンネル領域12b,14bの下部に位置する第1ビットライン22と、第1ビットライン22を含む第1ピラー12及び第2ピラー14の間に位置する絶縁膜32とを含む。
【選択図】図12
Description
14 第2ピラー 12a、14a 上部接合領域
12b、14b 垂直チャンネル領域 15 下部接合領域
16 ピラーハードマスク 18 ウォール酸化膜(wall oxide layer)
22 第1ビットライン 24 第1導電層
26 第2ビットライン 28 第2導電層
32 第1層間絶縁膜 34 第2層間絶縁膜
40 スペーサ
Claims (40)
- 半導体基板から垂直に延長され、垂直チャンネル領域を含む第1ピラー及び第2ピラーと、
前記第1ピラー及び第2ピラーの内部で前記垂直チャンネル領域の下部に位置する第1ビットラインと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に位置する層間絶縁膜と
を含むことを特徴とする半導体素子。 - 前記第1ビットラインは、金属シリサイドを含むことを特徴とする請求項1に記載の半導体素子。
- 前記金属シリサイドは、コバルトシリサイド(CoSi2)を含むことを特徴とする請求項2に記載の半導体素子。
- 前記第1ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項1に記載の半導体素子。
- 前記第1及び第2ピラーの側壁に前記第1ビットラインと当接しながら位置する第2ビットラインをさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記第2ビットラインは、チタニウム窒化膜(TiN)、タングステン(W)、タングステン窒化膜(WN)或いはこれらのうち二つ以上が積層された構造を含むことを特徴とする請求項5に記載の半導体素子。
- 前記第2ビットラインは、前記第1ピラー及び第2ピラーの両側に備えられることを特徴とする請求項5に記載の半導体素子。
- 前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の上部に位置する上部接合領域と、
前記第1ピラー及び前記第2ピラーで前記垂直チャンネル領域の下部に位置する下部接合領域と
をさらに含むことを特徴とする請求項1に記載の半導体素子。 - 前記第1ビットラインは、前記下部接合領域の内部に位置することを特徴とする請求項8に記載の半導体素子。
- 前記第1ピラー及び前記第2ピラーの表面に位置するウォール酸化膜をさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記ウォール酸化膜は、前記第1ピラー及び前記第2ピラーの前記垂直チャンネル領域及び上部接合領域に位置することを特徴とする請求項10に記載の半導体素子。
- 前記第1ピラー及び第2ピラーの左右側面に位置するスペーサをさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記スペーサは、窒化膜を含むことを特徴とする請求項12に記載の半導体素子。
- 前記上部接合領域及び前記下部接合領域はN型であり、
前記垂直チャンネル領域はP型であることを特徴とする請求項8に記載の半導体素子。 - 前記上部接合領域及び前記下部接合領域はP型であり、
前記垂直チャンネル領域はN型であることを特徴とする請求項8に記載の半導体素子。 - 前記第1ピラー及び前記第2ピラーの上部に位置し、窒化膜を含むピラーハードマスクをさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記層間絶縁膜は、
第1層間絶縁膜と、
前記第1層間絶縁膜の上部に位置する第2層間絶縁膜とを含むことを特徴とする請求項1に記載の半導体素子。 - 前記第1ピラー及び前記第2ピラーは、ラインパターンを含むことを特徴とする請求項1に記載の半導体素子。
- 前記垂直チャンネル領域に対応される領域に位置し、前記垂直チャンネル領域と当接しながら延長されるゲートをさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記第1ピラー及び第2ピラーの上部に位置し、前記上部接合領域と連結されるキャパシタをさらに含むことを特徴とする請求項8に記載の半導体素子。
- 半導体基板の上部に第1ピラー及び第2ピラーを形成するステップと、
前記第1ピラー及び第2ピラーの内部に第1ビットラインを形成するステップと、
前記第1ビットラインを含む第1ピラー及び前記第2ピラーの間に層間絶縁膜を形成するステップと
を含むことを特徴とする半導体素子の形成方法。 - 前記第1ピラー及び第2ピラーを形成するステップは、
前記半導体基板の上部にピラーハードマスクを形成するステップと、
前記ピラーハードマスクをマスクに前記基板をエッチングするステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記第1ピラー及び第2ピラーを形成するステップは、
前記基板の上部にシリコンをエピタキシャル成長させるステップを含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記第1ピラー及び第2ピラーを形成するステップ以後、
前記第1ピラー及び第2ピラーの表面に酸化工程を施してウォール酸化膜を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記第1ビットラインを形成するステップ以前、
前記第1ピラー及び前記第2ピラーの下部に下部接合領域を形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記下部接合領域を形成するステップは、
イオン注入工程或いはリン(Ph)又はヒ素(As)を利用したプラズマドーピング工程を含むことを特徴とする請求項25に記載の半導体素子の形成方法。 - 前記下部接合領域を形成するステップは、
前記半導体基板上部のウォール酸化膜を除去するステップと、
前記半導体基板を所定深さエッチングするステップと
をさらに含むことを特徴とする請求項25に記載の半導体素子の形成方法。 - 前記第1ビットラインを形成するステップは、
前記第1ピラー及び前記第2ピラーの全面に第1導電層を形成するステップと、
前記半導体基板上部の第1導電層を除去するステップと、
急速熱処理工程を施すステップと
を含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記急速熱処理工程は、
前記第1導電層の金属物質と、前記第1ピラー及び第2ピラーのシリコンとが反応することを特徴とする請求項28に記載の半導体素子の形成方法。 - 前記第1導電層を除去するステップは、
前記半導体基板を所定深さエッチングするステップを含むことを特徴とする請求項28に記載の半導体素子の形成方法。 - 前記第1導電層は、コバルト(Co)を含むことを特徴とする請求項28に記載の半導体素子の形成方法。
- 前記半導体基板上部の第1導電層を除去するステップ以後、
前記第1ピラー及び第2ピラーに対する傾斜エッチング工程を施し、前記第1ピラー及び第2ピラーの一方の面に形成された第1導電層をさらに除去するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の形成方法。 - 前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側面に前記第1ビットラインと当接する第2ビットラインを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記第2ビットラインを形成するステップは、
前記第1ビットラインが形成された前記第1ピラー及び第2ピラーの全面に第2導電層を形成するステップと、
前記半導体基板上部の前記第2導電層を除去するステップと、
前記第1ピラー及び第2ピラーの間に所定高さの第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜の上部に位置した前記第2導電層を除去するステップと
を含むことを特徴とする請求項33に記載の半導体素子の形成方法。 - 前記所定高さの第1層間絶縁膜を形成するステップは、
前記第1ピラー及び第2ピラーの全面に第1層間絶縁膜を形成して平坦化するステップと、
前記第1層間絶縁膜に対するエッチバック工程を施すステップと
を含むことを特徴とする請求項34に記載の半導体素子の形成方法。 - 前記第1層間絶縁膜の表面は、
前記第1ビットラインの上側端部と同一であるか高いことを特徴とする請求項34に記載の半導体素子の形成方法。 - 前記第1ビットラインを形成するステップ以後、
前記第1ピラー及び第2ピラーの側壁に窒化膜を含むスペーサを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記第1ピラー及び第2ピラーにチャンネルイオン注入を施して垂直チャンネル領域を形成するステップと、
前記第1ピラー及び第2ピラーに上部接合領域イオン注入を施して上部接合領域を形成するステップと
をさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記垂直チャンネル領域に当接するゲートを形成するステップをさらに含むことを特徴とする請求項38に記載の半導体素子の形成方法。
- 前記第1ピラー及び第2ピラーの上部にキャパシタを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体素子の形成方法。
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