KR20100099912A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
반도체 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20100099912A KR20100099912A KR1020090018485A KR20090018485A KR20100099912A KR 20100099912 A KR20100099912 A KR 20100099912A KR 1020090018485 A KR1020090018485 A KR 1020090018485A KR 20090018485 A KR20090018485 A KR 20090018485A KR 20100099912 A KR20100099912 A KR 20100099912A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating
- forming
- layer
- active pillar
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 41
- 210000000746 body region Anatomy 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002425 crystallisation Methods 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 6
- 238000000348 solid-phase epitaxy Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001364 causal effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 메모리 장치 및 그 제조 방법을 제공한다. 이 반도체 메모리 장치는, 반도체 기판으로부터 수직하게 돌출된 활성 필라를 활성영역으로 사용하며, 상기 활성 필라의 적어도 일 측면에 게이트 절연막을 개재하여 접하는 게이트 패턴과, 상기 게이트 패턴 하부에 매몰된 도전라인을 포함한다. 따라서 활성 필라의 바디 영역 내에 과도 정공이 축적될 수 있어, 커패시터 없는 디램 소자 같은 반도체 메모리 장치를 구현할 수 있다. 매몰된 도전라인 구조에 의해 집적도를 향상시킬 수 있다. 이 반도체 메모리 장치를 제조하는 방법은 단가가 비싼 SOI 기판을 사용하지 않고, 반도체 기판으로부터 돌출되는 활성 필라를 형성함으로써 보다 경제적이다.
활성 필라, 커패시터 없는 디램, 매몰된 도전라인
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 디램은 읽기/쓰기 동작을 제어하는 하나의 전계 효과 트랜지스터와 전하를 저장하는 커패시터로 이루어진다. 디램의 집적도는 상기 전계효과 트랜지스터의 축소와 좁은 면적에서 상기 커패시터의 유효 용량을 확보하기 위한 공정 기술, 예를 들면 스택 커패시터 또는 딥 트렌치 커패시터 형성 기술에 의해 지속적으로 향상되어 왔다. 그러나, 트랜지스터가 축소됨에 따른 단채널 효과와 커패시터 형성 기술의 복잡화에 따른 생산 비용의 증가는 디램의 집적도 향상에 장애가 되고 있다. 이를 해결하기 위하여 다양한 연구가 진행되고 있다.
따라서, 본 발명이 해결하고자 하는 과제는 고집적화에 따른 단채널 문제를 해결할 수 있는, 커패시터가 없이 단일 트랜지스터 메모리 셀을 포함하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 SOI 기판을 사용하지 않아 경제적인, 커패시터가 없이 단일 트랜지스터 메모리 셀을 포함하는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 반도체 기판으로부터 돌출된 복수 개의 활성 필라들; 상기 활성 필라의 일 측면에 게이트 절연막을 개재하며 일 방향으로 달리는 게이트 패턴; 상기 게이트 패턴 아래에서 상기 활성 필라의 적어도 일 측면과 접하되, 상기 반도체 기판과 상기 게이트 패턴으로부터 절연된 도전라인; 상기 게이트 패턴 윗쪽의 상기 활성 필라에 형성된 드레인 영역; 상기 게이트 패턴에 인접한 상기 활성 필라에 형성된 바디 영역; 및 상기 게이트 패턴 아랫쪽의 상기 도전라인과 접하는 상기 활성 필라에 형성된 소오스 영역을 포함한다.
일 예에 있어서, 상기 게이트 패턴은 상기 활성 필라들을 둘러싸며 일 방향으로 달리는 사다리 형태를 가질 수 있다.
다른 예에 있어서, 상기 게이트 패턴은 상기 활성 필라들의 일 측면들과 대향된 다른 측면들을 제외한 나머지 측면들과 인접하면서 일 방향으로 달리는 빗(comb) 형태를 가질 수 있다.
상기 도전라인은 바람직하게는 상기 게이트 패턴과 동일한 방향으로 달릴 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 제 1 절연막, 제 1 희생막, 제 2 절연막, 제 2 희생막 및 제 3 절연막을 차례로 적층하는 단계; 상기 제 3 절연막, 상기 제 2 희생막, 상기 제 2 절연막, 상기 제 1 희생막 및 상기 제 1 절연막을 차례로 관통하여 상기 반도체 기판과 접하는 활성필라를 형성하는 단계; 상기 제 3 절연막을 패터닝하여 상기 제 2 희생막을 노출시키는 제 1 그루브를 형성하는 단계; 상기 제 1 그루브를 통해 제 2 희생막을 제거하여 상기 제 3 절연막과 상기 제 2 절연막 사이에서 상기 활성 필라의 측벽을 노출시키는 단계; 상기 노출된 활성필라의 측벽에 게이트 절연막을 형성하는 단계; 상기 제 3 절연막과 상기 제 2 절연막 사이의 상기 제 2 희생막이 제거된 영역에 게이트막을 형성하는 단계; 상기 제 1 그루브와 중첩되는 위치에서 상기 게이트막 및 상기 제 2 절연막을 차례로 패터닝하여 상기 제 1 희생막을 노출시키는 제 2 그루브를 형성하는 단계; 상기 제 2 그루브를 통해 상기 제 1 희생막을 제거하는 단계; 상기 제 1 절연막과 상기 제 2 절연막 사이의 상기 제 1 희생막이 제거된 영역에 도전라인막을 형성하는 단계; 및 상기 제 2 그루브와 중첩되는 위치에서 상기 도전라인막을 관통하여 상기 제 1 절연막과 접하되 일 방향으로 달리는 절연라인을 형성하는 단계를 포함한다.
상기 필라홀 안에 상기 반도체 기판과 접하는 활성필라를 형성하는 단계는, LEG(Laser-induced Epitaxial Growth), SPE(Solid phase epitaxy), MIC(Metal-induced crystallization), 또는 MILC(Metal-induced lateral crystallization) 방법으로 에피택시얼 반도체막을 형성하는 단계를 포함할 수 있다.
상기 방법은 상기 제 2 절연막 및 상기 제 1 희생막과 인접한 상기 활성 필 라에 소오스 영역을 형성하는 단계; 상기 제 2 희생막과 인접한 상기 활성 필라에 바디 영역을 형성하는 단계; 및 상기 제 3 절연막과 인접한 상기 활성 필라에 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 필라홀 안에 상기 반도체 기판과 접하는 활성필라를 형성하는 단계는, SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막을 형성하는 단계를 포함할 수 있다.
상기 SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막을 형성하는 동안, 인시튜 도핑(in-situ doping)으로 불순물을 주입하여 소오스 영역, 바디 영역 및 드레인 영역을 형성할 수 있다.
상기 방법은, 상기 제 3 절연막, 상기 제 2 희생막, 상기 제 2 절연막, 상기 제 1 희생막 및 상기 제 1 절연막을 차례로 관통하여 상기 반도체 기판 및 상기 활성필라의 측면과 접하는 절연 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 메모리 장치는, 반도체 기판으로부터 수직하게 돌출된 활성 필라를 활성영역으로 사용하며, 상기 활성 필라의 적어도 일 측면에 게이트 절연막을 개재하여 접하는 게이트 패턴을 포함한다. 따라서 활성 필라의 바디 영역 내에 과도 정공이 축적될 수 있어, 커패시터 없는 디램 소자 같은 반도체 메모리 장치를 구현할 수 있다. 또한, 게이트 패턴의 수직 두께를 조절함으로써 단채널 문제를 해결할 수 있다.
또한 본 발명의 일 예에 따른 반도체 메모리 장치는, 게이트 패턴 하부에 소 오스 영역에 전압을 인가하는 도전라인이 매몰되어 있으므로, 집적도를 향상시킬 수 있다.
또한 본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 방법에 따르면, 단가가 비싼 SOI 기판을 사용하지 않고, 반도체 기판으로부터 돌출되는 활성 필라를 형성함으로써 보다 경제적이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
<실시예 1>
도 1은 본 발명의 일 예에 따른 반도체 메모리 장치의 사시도이다. 도 2a는 도 1을 I-I선으로 자른 평면도이다. 도 2b는 도 1을 II-II선으로 자른 평면도이다.
도 1을 참조하면, 본 발명의 일 예에 따른 반도체 메모리 장치는, 반도체 기판(1) 상에 차례로 적층된 주변회로 게이트 절연막(3), 제 1 절연막(50), 도전라인(23a), 제 2 절연막(52a), 게이트 패턴(18a) 및 제 3 절연막(54a)을 관통하여 상기 반도체 기판(1)으로부터 돌출된 활성 필라(11)를 포함한다. 상기 활성필라(11)는 소오스 영역(11a), 바디영역(11b) 및 드레인영역(11c)을 포함한다. 상기 반도체 기판(1)에는 상기 소오스 영역(11a)의 불순물과 반대되는 형의 불순물이 도핑된 웰(well) 영역이 형성될 수 있다. 상기 드레인 영역(11c)과 상기 소오스 영역(11a)은 예를 들면 N 형의 불순물이 도핑될 수 있고, 상기 바디영역(11b)과 상기 반도체 기판(1)에는 P 형의 불순물이 도핑될 수 있다. 상기 웰 영역은 이와 다른 도전형을 갖는 적어도 하나의 또다른 웰 영역(미도시)에 의해 둘러싸임으로써, 포켓 웰 구조 또는 삼중 웰 구조를 구성할 수 있다.
상기 활성 필라(11)는 에피택시얼 반도체 막으로서, 상기 반도체 기판(1)의 반도체 결정 구조와 정렬되는 결정구조를 가질 수 있다. 상기 게이트 패턴(18a)과 상기 활성 필라(11) 사이에는 게이트 절연막(16)이 개재된다. 일 방향으로 달리면서 상기 활성 필라(11)와 이격된 절연라인(25)이 상기 제 3 절연막(54a), 상기 게 이트 패턴(18a), 상기 제 2 절연막(52a) 및 상기 도전라인(23a)을 관통하여 상기 제 1 절연막(50)과 접한다. 상기 절연 라인(25)에 의해 상기 게이트 패턴(18a)과 상기 도전라인(23a)은 라인별로 절연 및 분리된다. 즉, 상기 절연라인(25)은 하나의 워드라인(게이트 패턴)과 이웃하는 워드라인을 분리(또는 절연)하는 역할을 한다. 또한 상기 절연라인(25)은 하나의 도전라인과 이웃하는 도전라인을 분리(또는 절연)하는 역할을 한다. 상기 도전라인(23a)은 상기 소오스 영역(11a)에 전압을 인가하는 역할을 한다.
즉, 도 1의 반도체 메모리 장치는, 반도체 기판(1)으로부터 돌출된 복수 개의 활성 필라들(11), 상기 활성 필라(11)의 일 측면에 게이트 절연막(16)을 개재하며 일 방향으로 달리는 게이트 패턴(18a), 상기 게이트 패턴(18a) 아래에서 상기 활성 필라(11)의 적어도 일 측면과 접하되 상기 반도체 기판(1)과 상기 게이트 패턴(18a)으로부터 절연된 도전라인(23a)을 포함한다. 상기 게이트 패턴(18a) 윗쪽의 상기 활성 필라(11)에는 드레인 영역(11c)가 형성되고, 상기 게이트 패턴(18a)에 인접한 상기 활성 필라(11)에는 바디 영역(11b)이 형성되고, 상기 게이트 패턴(18a) 아랫쪽의 상기 도전라인(23a)과 접하는 상기 활성 필라(11)에는 소오스 영역(11a)이 형성된다.
본 예의 따른 반도체 메모리 장치에서, 상기 게이트 패턴(18a)은 도 2a에서처럼 상기 활성 필라(11)의 바디 영역(11b)을 둘러싸며 일 방향으로 달리는 사다리 형태를 가진다. 즉, 상기 바디 영역(11b)의 모든 측면이 게이트 패턴(18a)으로 둘러싸여져 채널 면적을 극대화하고 전류량을 증대시킬 수 있다. 상기 도전라인(23a) 은 도 2b에서처럼 상기 활성 필라(11)의 소오스 영역(11a)을 둘러싸며 접하며 일 방향으로 달리는 사다리 형태를 가진다. 상기 도전라인(23a)은 상기 게이트 패턴(18a) 하부에 매몰되므로 집적도를 증가시킬 수 있으며, 다른 도전선과의 커플링 효과나 미스얼라인 문제를 해결할 수 있다. 또한 상기 도전라인(23a)은 상기 절연라인(25)에 의해 이웃하는 도전라인(23a)으로부터 분리되므로, 트랜지스터 별로 동작을 제어하기가 용이하다. 또한 상기 도전라인(23a)은 금속이나 금속실리사이드와 같은 도전막으로 형성될 수 있어 저항을 낮출 수 있으며 소자의 동작 속도를 증가시킬 수 있다.
본 실시예에 따른 반도체 메모리 장치에서 단위 트랜지스터가 동작할 때, 과도 정공 또는 전자는 상기 반도체 기판(1)쪽으로 빠져나가지 못하고, 상기 바디 영역(11b)의 중심부에 일시적으로 축적될 수 있다.
도 3은 도 1 반도체 메모리 장치에 추가로 연결되는 라인들을 나타낸다.
도 3을 참조하면, 상기 드레인 영역(11c)은, 상기 게이트 패턴(18a)이 달리는 방향과 직교하는 방향으로 달리는 비트라인(Bit line, BLk(k=i, i+1, i+2,...))과 전기적으로 연결된다. 각각의 게이트 패턴(18a)은 일 방향으로 달리는 워드라인(Word line, WLk(k=i, i+1, i+2,...))으로, 그리고 도전라인(23a)은 선택라인(select line, SLk(k=i, i+1, i+2,...)) 또는 소오스 라인(Source line, SLk(k=i, i+1, i+2,...))으로 표기될 수 있다.
도 1의 반도체 메모리 장치의 회로도는 도 4와 같이 나타낼 수 있다.
도 4에 나타낸 1개의 트랜지스터로 구성된 단위 메모리 셀의 쓰기 및 읽기 동작은 다음과 같다.
먼저, 쓰기 동작에서 데이터 "1"을 쓰려면(저장하려면), 소오스 라인으로 접지 전압이 인가되고, 워드라인으로 소정 레벨의 포지티브 전압(예를 들면 0.6V)이 인가되고, 비트라인으로 소정 레벨의 포지티브 전압(예를 들면, 1.5V)의 전압이 인과되면, 데이터 "1"이 쓰여진다(저장된다). 한편, 쓰기 동작에서 데이터 "0"을 쓰려면(저장하려면) 소오스 라인으로 접지 전압을 인가하고, 워드라인으로 소정 레벨의 포지티브 전압(예를 들면 0.6V)이 인가되고, 비트라인으로 소정 레벨의 네거티브 전압(예를 들면, -1.5V)가 인가되면 데이타 "0"이 쓰여진다. 데이터 "1"이 저장되면, 트랜지스터의 문턱전압이 감소되고, 데이터 "0"이 저장되면 트랜지스터의 문턱전압이 증가된다.
읽기 동작에서는 워드라인으로 소정 레벨의 포지티브 전압이 인가되고, 선택된 메모리 셀의 소오스 라인으로 소정 레벨의 전압(예를 들면 2V)이 인가되면, 비트 라인의 전압을 감지하여 데이터 "0"과 데이터 "1"을 읽는다. 즉 선택된 트랜지스터에 데이터 "1" 또는 데이터 "0"이 저장되어 있으면, 소오스 라인으로 인가되는 전압에서 트랜지스터의 문턱전압을 뺀 전압이 비트라인에 발생된다. 이에 따라 데이터 "1"이 저장된 트랜지스터의 비트라인의 전압이 데이터 "0"이 저장된 트랜지스터의 비트라인의 전압보다 크게 된다. 이로써 비트라인의 전압을 감지함에 의해서 데이터 "0"과 데이터"1"을 읽는 것이 가능하다.
도 5 내지 16은 도 1의 반도체 메모리 장치를 형성하는 과정을 나타내는 사 시도들이다.
도 5를 참조하면, 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)의 전면 상에 예를 들면 P 타입의 불순물을 도핑하여 웰 영역을 형성할 수 있다. 도시하지는 않았지만, 주변회로 영역의 상기 반도체 기판(1)에는 소자분리막이 형성될 수 있다. 셀 메모리 영역의 상기 반도체 기판(1)에는 도 5와 같이 소자분리막이 형성되지 않을 수도 있다.
도 6을 참조하면, 상기 반도체 기판(1) 상에 주변회로 게이트 절연막(3)을 형성한다. 상기 주변회로 게이트 절연막(3)은 주변회로 트랜지스터를 형성하기 위함이며, 셀 메모리 영역만을 살펴보면, 상기 주변회로 게이트 절연막(3)이 형성되지 않아도 무방하다. 상기 반도체 기판(1) 상에 제 1 절연막(50), 제 1 희생막(70), 제 2 절연막(52), 제 2 희생막(72) 및 제 3 절연막(54)을 차례로 적층한다. 상기 희생막들(70, 72)은 상기 절연막들(50, 52, 54)과는 식각 선택비를 가지는 막으로 형성될 수 있다. 만약 상기 절연막들(50, 52, 54)이 실리콘 산화막 계열로 형성된다면, 상기 희생막들(70, 72)은 실리콘 질화막, 실리콘 게르마늄막 또는 텅스텐막으로 형성될 수 있다. 상기 희생막들(70, 72)의 두께는 후속에 형성될 게이트 패턴(18a)과 도전라인(23a)의 두께와 채널의 길이를 고려하여 결정될 수 있다.
도 7을 참조하면, 상기 제 3 절연막(54), 상기 제 2 희생막(72), 상기 제 2 절연막(52), 상기 제 1 희생막(70), 상기 제 1 절연막(50) 및 상기 주변회로 게이트 절연막(3)을 차례대로 패터닝하여 상기 반도체 기판(1)을 노출시키는 필라 홀(pillar hole, 9)을 형성한다.
도 8을 참조하면, 상기 필라홀(9) 안에 활성 필라(11)를 형성한다. 상기 활성 필라(11)는 LEG(Laser-induced Epitaxial Growth), SPE(Solid phase epitaxy), MIC(Metal-induced crystallization), 또는 MILC(Metal-induced lateral crystallization) 방법에 의해 에피택시얼 반도체막으로 형성될 수 있다. 상기의 방법으로 에피택시얼 반도체막을 형성할 때, 상기 제 3 절연막(54) 상에 형성될 수 있는 에피택시얼 반도체 막은 에치백 공정이나 CMP(Chemical mechanical polishing) 평탄화 공정으로 제거될 수 있다. 상기 에피택시얼 반도체막을 형성한 후에, 상기 활성 필라(11) 내에 수회의 이온주입 공정을 진행하여 소오스 영역(11a), 바디 영역(11b) 및 드레인 영역(11c)을 형성할 수 있다. 또는, 상기 활성 필라(11)는 SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막으로 형성될 수 있다. 상기 SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막을 형성하는 동안, 인시튜 도핑(in-situ doping)으로 불순물을 주입하여 소오스 영역(11a), 바디 영역(11b) 및 드레인 영역(11c)을 형성할 수 있다. 상기 소오스 영역(11a)과 상기 드레인 영역(11c)은 예를 들면 N 타입의 불순물로 도핑될 수 있다. 상기 바디 영역(11b)은 예를 들면 P 타입의 불순물로 도핑될 수 있다.
도 9를 참조하면, 상기 활성 필라(11)와 이격된 곳에서 적어도 상기 제 3 절연막(54)을 라인 형태로 패터닝하여 상기 제 2 희생막(72)을 노출시키는 제 1 그루브(13)를 형성한다. 이로써 상기 제 3 절연막(54)은 상기 활성 필라(11)를 감싸며 일 방향으로 달리는 사다리 형태를 가지는 제 3 절연막 패턴(54a)이 된다.
도 10을 참조하면, 상기 제 1 그루브(13)에 의해 노출된 상기 제 2 희생막(72)을 제거한다. 상기 제 2 희생막(72)은 상기 절연막들(54, 52)과 식각 선택비를 가지는 식각액을 이용하여 습식 식각으로 제거될 수 있다. 예를 들면, 상기 절연막들(54, 52)이 실리콘 산화막 계열이고, 상기 제 2 희생막(72)이 실리콘 질화막 계열이라면 인산을 이용하여 제거될 수 있다. 상기 절연막들(54, 52)이 실리콘 산화막 계열이고, 상기 제 2 희생막(72)이 텅스텐이나 실리콘 게르마늄이라면 수산화암모늄, 과산화수소 및 물의 혼합용액을 이용하여 이용하여 제거될 수 있다. 상기 제 2 희생막(72)이 제거됨으로써, 상기 제 2 희생막(72)이 제거된 영역(14)에 상기 활성 필라(11) 중에서 바디영역(11b))의 측벽이 노출된다.
도 11을 참조하면, 상기 바디 영역(11b)의 측벽이 노출된 상기 반도체 기판(1)을 산소를 포함하는 산화분위기의 챔버에 로딩하여, 상기 바디 영역(11b)의 노출된 측벽에 열산화막으로 이루어지는 게이트 절연막(16)을 형성한다.
도 12를 참조하면, 상기 게이트 절연막(16)이 형성된 상기 반도체 기판(1)의 전면 상에 게이트막(18)을 형성한다. 상기 게이트막(18)은 금속, 금속 실리사이드, 및 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나로 형성될 수 있다. 상기 게이트막(18)은 스텝 커버리지 특성이 좋은 CVD(Chemical vapor deposition)나 ALD(Atomic layer deposition) 등으로 형성될 수 있다. 상기 게이트막(18)은 상기 제 2 희생막(72)이 제거된 영역(14)과 상기 제 1 그루브(13)을 모두 채우도록 형성될 수 있으며, 더 나아가 상기 제 3 절연막 패턴(54a) 상에도 형성될 수 있다. 상기 제 3 절연막 패턴(54a) 상에 형성된 상기 게이트막(18)은 전면 이방성 식각 또는 CMP와 같은 평탄화 공정으로 제거될 수 있다.
도 13을 참조하면, 제 1 그루브(13)와 중첩되는 위치에서 상기 게이트막(18)과 상기 제 2 절연막(52)을 차례로 패터닝하여 상기 제 1 희생막(70)을 노출시키는 제 2 그루브(20)를 형성한다. 이로써, 상기 제 3 절연막 패턴(54a)과 중첩되며 동일한 형태를 가지는 게이트 패턴(18a)과 제 2 절연막 패턴(52a)이 형성된다.
도 14를 참조하면, 상기 제 2 그루브(20)에 의해 노출된 상기 제 1 희생막(70)을 습식 식각으로 제거한다. 상기 제 1 희생막(70)을 제거하는 방법은 제 2 희생막(72)을 제거하는 과정과 동일하다. 상기 제 1 희생막(70)이 제거됨으로써, 상기 제 1 희생막(70)이 제거된 영역(21)에 상기 활성 필라(11) 중에서 소오스 영역(11c))의 측벽이 노출된다.
도 15를 참조하면, 상기 소오스 영역(11c)의 측벽이 노출된 상기 반도체 기판(1)의 전면 상에 도전라인막(23)을 형성한다. 상기 도전라인막(23)은 상기 게이트막(18)과 유사한 방법으로 형성될 수 있다. 상기 도전라인막(23)은 금속, 금속 실리사이드, 및 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나로 형성될 수 있다. 상기 도전라인막(23)은 상기 제 1 희생막(23)이 제거된 영역(21)과 상기 제 2 그루브(20)를 채우는 동시에 상기 제 3 절연막 패턴(54a) 상에 형성될 수 있다. 상기 제 3 절연막 패턴(54a) 상의 상기 도전라인막(23)은 평탄화 공정으로 제거될 수 있다.
도 16을 참조하면, 상기 제 2 그루브(20)와 중첩되는 위치에서 상기 도전라 인막(23)을 제거하여 상기 제 1 절연막(50)을 노출시키는 제 3 그루브(24)를 형성한다.
다시 도 1을 참조하면, 상기 제 3 그루브(24) 안에 절연라인(25)을 형성한다. 상기 절연라인(25)을 형성하기 위하여, 상기 반도체 기판(1)의 전면 상에 절연막을 형성하고 평탄화 식각 공정을 진행하여 상기 활성 필라(11)의 상부면을 노출시킬 수 있다.
<실시예 2>
도 17은 본 발명의 다른 예에 따른 반도체 메모리 장치의 사시도이다. 도 18a는 도 17을 I-I선으로 자른 평면도이다. 도 18b는 도 17을 II-II선으로 자른 평면도이다.
도 17, 18a 및 18b를 참조하면, 본 실시예에 따른 반도체 메모리 장치에서는, 게이트 패턴(18b)과 도전라인(23b)은 상기 활성 필라(11)의 일부 측면들, 만약 상기 활성필라(11)가 4개의 연속된 측면을 포함한다면 3개의 측면들과 인접하면서 일 방향으로 달리는 빗(comb) 형태를 가질 수 있다. 따라서, 상기 활성필라(11)의 측면들 중에서 상기 게이트 패턴(18b)과 상기 도전라인(23b)과 인접하지 않은 측면은 절연라인(25)과 접한다. 상기 게이트 패턴(18b)에서 단일 트랜지스터를 구성하는 부분만 보면, 트리게이트(Tri-gate) 또는 오메가의 형태가 될 수 있다. 제 3 절연막 패턴(54b)과 제 2 절연막 패턴(52b)도 상기 도전라인(23b)과 유사한 형태를 가진다. 그 외의 구성은 도 1의 반도체 메모리 장치와 동일하다.
본 실시예에 따른 반도체 메모리 장치에서 단위 트랜지스터가 동작할 때, 과 도 정공 또는 전자는 상기 반도체 기판(1)쪽으로 빠져나가지 못하고, 상기 바디 영역(11b)에서 상기 절연라인(25)에 인접한 부분에 일시적으로 축적될 수 있다. 본 실시예에 따른 반도체 메모리 장치의 회로도는 도 4와 같이 묘사될 수 있다.
도 19 내지 도 21은 도 17의 반도체 메모리 장치를 형성하는 과정을 나타내는 사시도들이다.
도 19를 참조하면, 도 6과 같이 반도체 기판(1) 상에 절연막들(3, 50, 52, 54)과 희생막들(70, 72)을 적층하고, 이를 패터닝하여 상기 반도체 기판(1)을 노출시키는 필라홀(9)을 형성한다. 그리고 상기 필라홀 안에 소오스 영역(11a), 바디영역(11b), 드레인 영역(11c)를 포함하는 활성필라(11)를 형성한다. 상기 활성필라(11)의 형성과정은 도 8을 참조하여 설명한 과정과 동일하다. 단, 단위 면적당 상기 활성필라(11)의 형성 갯수는 도 8에 비하여 많을 수 있다.
도 20을 참조하면, 상기 제 3 절연막(54)을 라인 형태로 식각하여 상기 제 2 희생막(72)을 노출시키는 제 1 그루브(13)를 형성한다. 이때 상기 제 1 그루브(13)는 상기 드레인 영역(11c)의 일 측벽을 노출시키도록 형성된다. 그리고 상기 제 1 그루브(13)를 통해 노출된 상기 제 2 희생막(72)을 선택적 습식 식각 공정으로 제거한다. 상기 제 2 희생막(72)이 제거된 영역(14)을 통해 상기 바디 영역(11b)의 측벽들이 노출된다.
도 21을 참조하면, 상기 바디 영역(11b)의 노출된 측벽에 게이트 절연막(16)을 형성한다. 상기 제 2 희생막(72)이 제거된 영역(14)과 상기 제 1 그루브(13) 안에 게이트막을 형성한다. 그리고 상기 제 1 그루브(13)과 중첩되는 위치에서 상 기 게이트막과 상기 제 2 절연막(52)을 패터닝하여 상기 제 1 희생막(70)을 노출시키는 제 2 그루브(미도시)를 형성하는 동시에 빗 형태의 게이트 패턴(18b)을 형성한다. 상기 제 1 희생막(70)을 선택적 습식 식각으로 제거하고, 도전라인막을 형성하여 상기 제 2 그루브를 채운다. 상기 제 2 그루브와 중첩되는 위치에서 상기 도전라인막을 패터닝하여 상기 제 1 절연막(50)을 노출시키는 제 3 그루브(24)를 형성하는 동시에, 빗 형태의 도전라인(23b)을 형성한다.
후속으로 도 17을 참조하여, 상기 제 3 그루브(24) 안에 절연라인(25)을 형성한다.
<실시예 3>
도 22는 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 사시도이다. 도 23a는 도 22를 I-I 선으로 자른 평면도이다. 도 23b는 도 23를 II-II선으로 자른 평면도이다.
도 22, 23a 및 23b를 참조하면, 본 실시예에 따른 반도체 메모리 장치에서는, 게이트 패턴(18c)과 도전라인(23c)은 활성 필라(11)의 일 측면만을 접하며 일 방향으로 달리는 라인 형태를 가질 수 있다. 상기 일 방향을 따라 배열되는 상기 활성 필라들(11) 사이에는 절연패턴(80)이 개재된다. 이로써, 상기 게이트 패턴(18c)과 상기 도전라인(23c)은 상기 절연패턴(80)과 절연라인(25) 사이에 개재된다. 제 3 절연막 패턴(54c)과 제 2 절연막 패턴(52c)도 상기 도전라인(23c)과 유사한 형태를 가진다. 그 외의 구성은 도 17의 반도체 메모리 장치와 동일하다.
본 실시예에 따른 반도체 메모리 장치에서 단위 트랜지스터가 동작할 때, 과 도 정공 또는 전자는 상기 반도체 기판(1)쪽으로 빠져나가지 못하고, 상기 바디 영역(11b)에서 상기 절연라인(25)에 인접한 부분에 일시적으로 축적될 수 있다. 본 실시예에 따른 반도체 메모리 장치의 회로도는 도 4와 같이 묘사될 수 있다.
도 22의 반도체 메모리 장치에서 하나의 활성 필라를 사이에 두고 서로 공유하되 서로 분리된 두 개의 게이트 패턴이 대칭된 구조를 가지는 변형 예도 가능하다. 또한 이런 변형 예에서 두개의 이웃하는 도전라인이 하나의 활성 필라를 사이에 두고 서로 공유할 수도 있다.
도 24 내지 도 27은 도 22의 반도체 메모리 장치를 형성하는 과정을 나타내는 사시도들이다.
도 24를 참조하면, 도 6과 같이 반도체 기판(1) 상에 절연막들(3, 50, 52, 54)과 희생막들(70, 72)을 적층하고, 패터닝하여 상기 반도체 기판(1)을 노출시키는 라인 형태의 그루브를 형성한다. 그리고 그루브 안에 절연막을 형성하고 평탄화식각 하여 절연패턴(80)을 형성한다. 이 과정에서의 상기 절연 패턴(80)은 후속의 절연라인(25)과 동일한 형태이나 위치가 다르게 형성된다.
도 25를 참조하면, 상기 절연패턴(80)을 패터닝하여 상기 반도체 기판(1)을 노출시키는 필라홀(9)을 형성하고 상기 필라홀(9) 안에 소오스 영역(11a), 바디 영역(11b) 및 드레인영역(11c)을 포함하는 활성필라(11)를 형성한다.
도 26을 참조하면, 상기 제 3 절연막(54)을 라인 형태로 식각하여 상기 제 2 희생막(72)을 노출시키는 제 1 그루브(13)를 형성한다. 이때 상기 제 1 그루브(13)는 상기 드레인 영역(11c)의 일 측벽을 노출시키도록 형성된다. 그리고 상기 제 1 그루브(13)를 통해 노출된 상기 제 2 희생막(72)을 선택적 습식 식각 공정으로 제거한다. 상기 제 2 희생막(72)이 제거된 영역(14)을 통해 상기 바디 영역(11b)의 측벽들이 노출된다.
도 27을 참조하면, 상기 바디 영역(11b)의 노출된 측벽들에 게이트 절연막(16)을 형성한다. 상기 제 2 희생막(72)이 제거된 영역과 상기 제 1 그루브 안(13)에 게이트막을 형성한다. 그리고 상기 제 1 그루브(13)과 중첩되는 위치에서 상기 게이트막과 상기 제 2 절연막(52)을 패터닝하여 상기 제 1 희생막(70)을 노출시키는 제 2 그루브(20)를 형성하는 동시에 라인형태의 게이트 패턴(18c)을 형성한다. 상기 제 1 희생막(70)을 선택적 습식 식각으로 제거한다.
후속으로 도 22를 참조하여, 도전라인막을 형성하여 상기 제 2 그루브(20)를 채운다. 상기 제 2 그루브와 중첩되는 위치에서 상기 도전라인막을 패터닝하여 상기 제 1 절연막(50)을 노출시키는 제 3 그루브(20)를 형성하는 동시에, 라인 형태의 도전라인(23c)을 형성한다. 그리고, 도 22에 도시된 바와 같이 상기 제 3 그루브(20) 안에 절연라인(25)을 형성한다.
<응용예>
도 28을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 장치(300)가 설명된다. 전자 장치(300)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
전자 장치(300)는 버스(350)를 통해서 서로 결합한 제어기(310), 키패드, 키보드, 화면(display) 같은 입출력 장치(320), 메모리(330), 무선 인터페이스(340)를 포함할 수 있다. 제어기(310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(330)는 예를 들어 제어기(310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(330)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한다.
전자 장치(300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(340)를 사용할 수 있다. 예를 들어 무선 인터페이스(340)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치(300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 29를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(memory system)이 설명된다.
메모리 시스템(400)은 대용량의 데이터를 저장하기 위한 메모리 소자(410) 및 메모리 컨트롤러(420)를 포함할 수 있다. 상기 메모리 컨트롤러(420)는 호스트(430)(Host)의 읽기/쓰기 요청에 응답하여 상기 메모리 소자(410)로부터 저장된 데이터를 독출 또는 기입하도록 상기 메모리 소자(410)를 제어한다. 상기 메모리 컨트롤러(420)는 상기 호스트(430)(모바일 기기 또는 컴퓨터 시스템)로부터 제공되는 어드레스를 상기 메모리 소자(410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 상기 메모리 소자(410)는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 일 예에 따른 반도체 메모리 장치의 사시도이다.
도 2a는 도 1을 I-I 선으로 자른 평면도이다.
도 2b는 도 1을 II-II 선으로 자른 평면도이다.
도 3은 도 1 반도체 메모리 장치에 추가로 연결되는 라인들을 나타낸다.
도 4는 도 1의 반도체 메모리 장치의 회로도이다.
도 5 내지 16은 도 1의 반도체 메모리 장치를 형성하는 과정을 나타내는 사시도들이다.
도 17은 본 발명의 다른 예에 따른 반도체 메모리 장치의 사시도이다.
도 18a는 도 17을 I-I 선으로 자른 평면도이다.
도 18b는 도 17을 II-II선으로 자른 평면도이다.
도 19 내지 도 21은 도 17의 반도체 메모리 장치를 형성하는 과정을 나타내는 사시도들이다.
도 22는 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 사시도이다.
도 23a는 도 22를 I-I'선으로 자른 평면도이다.
도 23b는 도 23를 II'-II'선으로 자른 평면도이다.
도 24 내지 도 27은 도 22의 반도체 메모리 장치를 형성하는 과정을 나타내는 사시도들이다.
도 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 장치를 개략적으로 나타낸 블럭도이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블럭도이다.
Claims (10)
- 반도체 기판으로부터 돌출된 복수 개의 활성 필라들;상기 활성 필라의 일 측면에 게이트 절연막을 개재하며 일 방향으로 달리는 게이트 패턴;상기 게이트 패턴 아래에서 상기 활성 필라의 적어도 일 측면과 접하되, 상기 반도체 기판과 상기 게이트 패턴으로부터 절연된 도전라인;상기 게이트 패턴 윗쪽의 상기 활성 필라에 형성된 드레인 영역;상기 게이트 패턴에 인접한 상기 활성 필라에 형성된 바디 영역; 및상기 게이트 패턴 아랫쪽의 상기 도전라인과 접하는 상기 활성 필라에 형성된 소오스 영역을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 게이트 패턴은 상기 활성 필라들을 둘러싸며 일 방향으로 달리는 사다리 형태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 게이트 패턴은 상기 활성 필라들의 일 측면들과 대향된 다른 측면들을 제외한 나머지 측면들과 인접하면서 일 방향으로 달리는 빗(comb) 형태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 도전라인은 상기 게이트 패턴과 동일한 방향으로 달리는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 기판 상에 제 1 절연막, 제 1 희생막, 제 2 절연막, 제 2 희생막 및 제 3 절연막을 차례로 적층하는 단계;상기 제 3 절연막, 상기 제 2 희생막, 상기 제 2 절연막, 상기 제 1 희생막 및 상기 제 1 절연막을 차례로 관통하여 상기 반도체 기판과 접하는 활성필라를 형성하는 단계;상기 제 3 절연막을 패터닝하여 상기 제 2 희생막을 노출시키는 제 1 그루브를 형성하는 단계;상기 제 1 그루브를 통해 제 2 희생막을 제거하여 상기 제 3 절연막과 상기 제 2 절연막 사이에서 상기 활성 필라의 측벽을 노출시키는 단계;상기 노출된 활성필라의 측벽에 게이트 절연막을 형성하는 단계;상기 제 3 절연막과 상기 제 2 절연막 사이의 상기 제 2 희생막이 제거된 영역에 게이트막을 형성하는 단계;상기 제 1 그루브와 중첩되는 위치에서 상기 게이트막 및 상기 제 2 절연막을 차례로 패터닝하여 상기 제 1 희생막을 노출시키는 제 2 그루브를 형성하는 단계;상기 제 2 그루브를 통해 상기 제 1 희생막을 제거하는 단계;상기 제 1 절연막과 상기 제 2 절연막 사이의 상기 제 1 희생막이 제거된 영역에 도전라인막을 형성하는 단계; 및상기 제 2 그루브와 중첩되는 위치에서 상기 도전라인막을 관통하여 상기 제 1 절연막과 접하되 일 방향으로 달리는 절연라인을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 5 항에 있어서,상기 필라홀 안에 상기 반도체 기판과 접하는 활성필라를 형성하는 단계는, LEG(Laser-induced Epitaxial Growth), SPE(Solid phase epitaxy), MIC(Metal-induced crystallization), 또는 MILC(Metal-induced lateral crystallization) 방법으로 에피택시얼 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 2 절연막 및 상기 제 1 희생막과 인접한 상기 활성 필라에 소오스 영역을 형성하는 단계;상기 제 2 희생막과 인접한 상기 활성 필라에 바디 영역을 형성하는 단계; 및상기 제 3 절연막과 인접한 상기 활성 필라에 드레인 영역을 형성하는 단계 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 5 항에 있어서,상기 필라홀 안에 상기 반도체 기판과 접하는 활성필라를 형성하는 단계는, SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 8 항에 있어서,상기 SEG(Selective epitaxial growth) 방법으로 에피택시얼 반도체막을 형성하는 동안, 인시튜 도핑(in-situ doping)으로 불순물을 주입하여 소오스 영역, 바디 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 3 절연막, 상기 제 2 희생막, 상기 제 2 절연막, 상기 제 1 희생막 및 상기 제 1 절연막을 차례로 관통하여 상기 반도체 기판 및 상기 활성필라의 측면과 접하는 절연 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090018485A KR20100099912A (ko) | 2009-03-04 | 2009-03-04 | 반도체 메모리 장치 및 그 제조 방법 |
| US12/659,326 US8338873B2 (en) | 2009-03-04 | 2010-03-04 | Semiconductor memory device including active pillars and gate pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090018485A KR20100099912A (ko) | 2009-03-04 | 2009-03-04 | 반도체 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100099912A true KR20100099912A (ko) | 2010-09-15 |
Family
ID=42677457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090018485A KR20100099912A (ko) | 2009-03-04 | 2009-03-04 | 반도체 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8338873B2 (ko) |
| KR (1) | KR20100099912A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130047409A (ko) * | 2011-10-31 | 2013-05-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
| KR20200127101A (ko) | 2019-04-30 | 2020-11-10 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001286432A1 (en) | 2000-08-14 | 2002-02-25 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US6897514B2 (en) | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US6841813B2 (en) | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6815781B2 (en) | 2001-09-25 | 2004-11-09 | Matrix Semiconductor, Inc. | Inverted staggered thin film transistor with salicided source/drain structures and method of making same |
| CN1272810C (zh) * | 2001-10-29 | 2006-08-30 | 住友电工烧结合金株式会社 | 复合磁性材料及其制造方法 |
| US6794699B2 (en) | 2002-08-29 | 2004-09-21 | Micron Technology Inc | Annular gate and technique for fabricating an annular gate |
| US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| US7355230B2 (en) | 2004-11-30 | 2008-04-08 | Infineon Technologies Ag | Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array |
| JP5193551B2 (ja) * | 2007-10-05 | 2013-05-08 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP2009224468A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7910979B2 (en) * | 2008-07-08 | 2011-03-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
2009
- 2009-03-04 KR KR1020090018485A patent/KR20100099912A/ko not_active Application Discontinuation
-
2010
- 2010-03-04 US US12/659,326 patent/US8338873B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8338873B2 (en) | 2012-12-25 |
| US20100224923A1 (en) | 2010-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10204913B2 (en) | Method for forming buried bit line, semiconductor device having the same, and fabricating method thereof | |
| KR102321739B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR101820022B1 (ko) | 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법 | |
| CN107039424B (zh) | 半导体器件 | |
| US9177891B2 (en) | Semiconductor device including contact pads | |
| US9111991B2 (en) | Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device | |
| US20080283910A1 (en) | Integrated circuit and method of forming an integrated circuit | |
| US8836001B2 (en) | Semiconductor device having buried bit line, and method for fabricating the same | |
| US8294209B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR20140050212A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20140085654A (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR20130027154A (ko) | 3차원 반도체 장치 및 그 제조 방법 | |
| KR20140028759A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN111564442B (zh) | 半导体结构及制备方法 | |
| WO2023103182A1 (zh) | 存储单元、存储器及其制作方法 | |
| KR20160033353A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN103151354A (zh) | 单晶体管单电阻器电阻式存储器元件及其制作方法 | |
| US20240120382A1 (en) | Storage device, method for manufacturing the same, and electronic apparatus including storage device | |
| CN109962068A (zh) | 存储器单元 | |
| KR20130133559A (ko) | 반도체 소자의 형성방법 | |
| KR101774511B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 | |
| US20140061743A1 (en) | Semiconductor devices and method of fabricating the same | |
| US8816417B2 (en) | Semiconductor devices and methods of forming semiconductor devices | |
| KR101145313B1 (ko) | 반도체장치 및 그 제조 방법 | |
| US7781838B2 (en) | Integrated circuit including a body transistor and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |