KR20140085654A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀 내에 리세스된 실리콘플러그를 형성하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 상기 실리콘플러그의 상부 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑층을 형성하는 단계, 상기 캡핑층 상에 보호층을 형성하는 단계, 상기 실리콘플러그 상에 오믹콘택층을 형성하는 단계, 및 상기 오믹콘택층 상에 금속플러그를 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 복수의 제1도전구조물들 사이에 절연층을 사이에 두고 형성된 제2도전구조물을 포함한다. 예를 들어, 제1도전구조물은 게이트, 비트라인, 금속배선 등을 포함할 수 있고, 제2도전구조물은 콘택플러그, 스토리지노드콘택플러그, 비트라인콘택플러그, 비아 등을 포함할 수 있다.
반도체 장치가 고집적화됨에 따라, 제1도전구조물과 제2도전구조물이 서로 이격되는 거리가 점점 가까워지고 있다. 이로 인해, 제1도전구조물과 제2도전구조물 사이의 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 동작 속도가 느려지고, 리프레시 특성이 열화된다.
기생캐패시턴스를 감소시키기 위해 절연층의 유전율을 낮추는 방법이 있다. 반도체 장치에서 일반적으로 사용되는 절연층으로는 실리콘산화물과 실리콘질화물이 있다. 실리콘산화물은 유전율이 약 4이고, 실리콘질화물은 유전율이 약 7이다.
실리콘산화물과 실리콘질화물은 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다. 최근에 상대적으로 낮은 유전율의 물질을 개발하고 있으나 이들또한 유전율이 그리 낮지 않은 것이 현실이다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀 내에 리세스된 제1플러그를 형성하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 상기 제1플러그의 상부 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑층을 형성하는 단계, 상기 캡핑층 상에 보호층을 형성하는 단계, 및 상기 제1플러그 상에 제2플러그를 형성하는 단계를 포함할 수 있다. 상기 캡핑층을 형성하는 단계는 상기 제1플러그의 표면을 산화시켜 산화물을 형성하는 단계; 및 상기 제1플러그의 표면이 노출되도록 상기 산화물을 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계, 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계, 상기 콘택홀 내에 리세스된 실리콘플러그를 형성하는 단계, 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계, 상기 실리콘플러그의 상부 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑층을 형성하는 단계, 상기 캡핑층 상에 보호층을 형성하는 단계, 상기 실리콘플러그 상에 오믹콘택층을 형성하는 단계, 및 상기 오믹콘택층 상에 금속플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 복수의 비트라인구조물, 상기 비트라인구조물의 측벽을 노출시키도록 형성된 스토리지노드콘택홀, 상기 스토리지노드콘택홀에 리세스되어 형성된 실리콘플러그, 상기 비트라인구조물의 측벽과 상기 실리콘플러그 사이에 형성된 에어갭, 상기 에어갭을 캡핑하는 캡핑층, 상기 캡핑층 상에 형성된 보호층, 및 상기 실리콘플러그 상에 형성된 금속플러그를 포함할 수 있다. 상기 캡핑층은 상기 실리콘플러그의 산화물을 포함할 수 있다. 상기 보호층은 실리콘질화물을 포함할 수 있다. 상기 실리콘플러그는 폴리실리콘층을 포함하고, 상기 금속택플러그는 텅스텐층을 포함할 수 있다. 상기 실리콘플러그와 금속플러그 사이에 형성된 금속실리사이드를 더 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
또한, 본 기술은 에어갭을 캡핑하는 캡핑층 상에 보호층을 형성하므로써 후속 공정에서 에어갭이 오픈되는 것을 방지할 수 있는 효과가 있고, 이로써 에어갭을 안정적으로 캡핑할 수 있는 효과가 있다.
도 1은 일실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2k는 일실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3a 및 도 3b는 본 실시예의 비교예를 설명하기 위한 도면이다.
도 4a는 DRAM의 메모리셀을 도시한 배치도이다.
도 4b는 도 4a의 A-A'선에 따른 단면도이다.
도 4c는 도 4a의 B-B'선에 따른 단면도이다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 6은 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 일실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(101) 상에 반도체구조물이 형성된다. 반도체구조물은 복수의 도전구조물을 포함할 수 있다. 도전구조물은 제1도전구조물(104)과 제2도전구조물(109)을 포함할 수 있다. 제1도전구조물(104)과 제2도전구조물(109) 사이에는 에어갭(110)이 형성될 수 있다. 에어갭(110)의 상부에는 캡핑층(111)과 보호층(112)이 형성될 수 있다.
제1도전구조물(104)은 제1도전층(102)을 포함할 수 있다. 제1도전구조물(104)은 제1도전층(102)과 하드마스크층(103)을 포함하는 적층구조일 수 있다. 제1도전층(102)은 실리콘함유층, 금속함유층을 포함할 수 있다. 제1도전층(102)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전층(102)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전층(102)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 하드마스크층(103)은 절연물질을 포함할 수 있다. 하드마스크층(103)은 산화물 또는 질화물을 포함할 수 있다. 제1도전구조물(104)과 제2도전구조물(109) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 다른 하나의 도전구조물은 플러그 형상을 가질 수 있다. 예를 들어, 제1도전구조물(104)은 라인형상의 구조물이고, 제2도전구조물(109)은 플러그 형상의 구조물일 수 있다. 제1도전구조물(104)은 기판(101) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
제2도전구조물(109)은 제1도전구조물(104) 사이에 리세싱된 제2도전층(106)을 포함할 수 있다. 제2도전구조물(109)은 제2도전층(106), 오믹콘택층(107) 및 제3도전층(108)을 포함하는 적층구조일 수 있다. 제2도전층(106)은 실리콘함유층을 포함할 수 있다. 제2도전층(106)은 폴리실리콘층을 포함할 수 있다. 제3도전층(108)은 금속함유층을 포함할 수 있다. 오믹콘택층(107)은 코발트실리사이드 등의 금속실리사이드를 포함할 수 있다. 제3도전층(108)은 금속, 금속실리사이드, 금속질화물 등을 포함할 수 있다. 제3도전층(108)은 배리어층과 금속층의 적층구조일 수 있다. 배리어층은 금속질화물을 포함할 수 있다. 제3도전층(108)은 티타늄 또는 텅스텐을 주성분으로 하는 물질을 포함할 수 있다.
캡핑층(111)은 에어갭(110)을 캡핑하는 형태일 수 있다. 캡핑층(111)은 제2도전층(106)의 산화물을 포함할 수 있다. 특히, 캡핑층(111)은 제2도전층(106)의 플라즈마산화물을 포함할 수 있다. 캡핑층(111)은 실리콘산화물을 포함할 수 있다.
제1도전구조물(104)의 양측벽에는 스페이서(105)가 형성될 수 있다. 스페이서(105)는 절연물질을 포함할 수 있다. 스페이서(105)는 산화물 또는 질화물을 포함할 수 있다. 스페이서(105)는 에어갭(110)과 함께 제1도전구조물(104)과 제2도전구조물(109) 사이의 절연 역할을 할 수 있다.
제1도전구조물(104)과 제2도전구조물(109) 중 어느 하나는 게이트, 비트라인을 포함할 수 있다. 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 등을 포함할 수 있다. 도 1에서, 제1도전구조물(104)의 제1도전층(102)는 비트라인을 포함할 수 있고, 제2도전구조물(109)은 스토리지노드콘택플러그를 포함할 수 있다. 따라서, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(110)이 형성될 수 있다. 스토리지노드콘택플러그는 제2도전층(106), 오믹콘택층(107) 및 제3도전층(108)을 포함하는 구조가 될 수 있다. 제2도전층(106)은 제1플러그가 될 수 있고, 제3도전층(109)은 제2플러그가 될 수 있으며, 제1플러그와 제2플러그 사이의 오믹콘택층(107)이 형성된다. 제1플러그가 실리콘함유층을 포함하고, 제2플러그가 금속함유층을 포함하므로, 스토리지노드콘택플러그는 실리콘함유플러그와 금속함유플러그의 적층구조가 될 수 있다.
도 1에 도시된 바와 같이, 제1도전구조물(104)과 제2도전구조물(109) 사이에 에어갭(110)이 형성된다. 에어갭(110)은 유전율이 1로서 제1도전구조물(104)과 제2도전구조물(109)간의 기생캐패시턴스를 감소시킨다. 또한, 에어갭(110)의 상부는 캡핑층(111)에 의해 밀폐된다.
에어갭(110)을 캡핑하는 캡핑층(111)으로서 제2도전층(106)을 산화시킨 산화물로 형성하고 캡핑층(111) 상에 보호층(112)을 형성하므로써, 에어갭(110)을 안정적으로 캡핑할 수 있다. 보호층(112)은 실리콘질화물을 포함할 수 있다. 보호층(112)은 캡핑층(111) 상에 형성되며 오믹콘택층(107)과 제3도전층(108)의 측벽에 형성될 수 있다.
도 2a 내지 도 2k는 일실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 제1도전구조물(24)을 형성한다. 기판(21)은 실리콘을 함유할 수 있다. 기판(21)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(21)은 SOI 기판을 포함할 수도 있다.
기판(21) 상에 형성되는 제1도전구조물(24)은 일정 간격을 가지면서 규칙적으로 배치되는 라인 형상을 가질 수 있다. 제1도전구조물(24)을 형성하기 위해 제1도전층 상에 하드마스크패턴(23)을 형성한다. 하드마스크패턴(23)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전층패턴(22)이 형성된다. 제1도전층패턴(22)과 하드마스크패턴(23)이 적층된 제1도전구조물(24)이 형성된다. 제1도전층패턴(22)은 실리콘함유층, 금속함유층을 포함할 수 있다. 예를 들어, 제1도전층패턴(22)은 폴리실리콘층 또는 텅스텐층을 포함할 수 있다. 또한, 제1도전층패턴(22)은 폴리실리콘층과 금속층을 적층하여 형성할 수 있으며, 이때, 폴리실리콘층과 금속층 사이에 배리어층이 더 형성될 수 있다. 제1도전층패턴(22)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄층과 티타늄질화물이 적층될 수 있다.
도 2b에 도시된 바와 같이, 제1도전구조물(24)을 포함한 전면에 절연층(25A)을 형성한다. 절연층(25A)은 질화물 또는 산화물을 포함할 수 있다. 절연층(25A)은 실리콘질화물, 실리콘산화물을 포함할 수 있다. 절연층(25A)은 스페이서가 되는 물질이다.
절연층(25A) 상에 희생층(26A)을 형성한다. 희생층(26A)은 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생층(26A)은 절연층(25A)과 식각선택비를 갖는 물질을 포함할 수 있다. 희생층(26A)은 산화물, 질화물, 금속질화물을 포함할 수 있다. 절연층(25A)이 산화물을 포함하는 경우, 희생층(26A)은 금속질화물 또는 질화물을 포함할 수 있다. 절연층(25A)이 질화물을 포함하는 경우, 희생층(26A)은 산화물 또는 금속질화물을 포함할 수 있다. 희생층(26A)은 실리콘산화물, 실리콘질화물, 티타늄질화물(TiN)을 포함할 수 있다.
도 2c에 도시된 바와 같이, 제1도전구조물(24)의 양측벽에 이중 스페이서(Double spacer)를 형성한다. 이중 스페이서는 스페이서(25)와 희생스페이서(26)를 포함할 수 있다. 스페이서(25)는 절연층(25A)을 식각하므로써 형성될 수 있다. 스페이서(25)의 측벽에는 희생스페이서(26)가 형성될 수 있다. 희생스페이서(26)는 희생층(26A)을 식각하므로써 형성될 수 있다. 스페이서(25)와 희생스페이서(26)을 형성하기 위해, 에치백 공정이 적용될 수 있다.
이와 같이, 스페이서(25)과 희생스페이서(26)를 형성하므로써 제1도전구조물(24) 사이에 기판(21)을 노출시키는 오픈부(27)가 형성될 수 있다. 스페이서(25)를 형성한 후 층간절연층(미도시)을 형성하고, 층간절연층을 식각하여 오픈부(27)를 형성할 수도 있다. 오픈부(27) 형성후에, 오픈부(27)의 측벽에 희생스페이서(26)를 형성할 수도 있다.
오픈부(27)는 희생스페이서(26)의 측벽을 노출시키면서 형성될 수 있다. 오픈부(27)는 라인 형상을 갖거나, 콘택홀 형상을 가질 수 있다. 예를 들어, 제1도전구조물(24)이 비트라인구조물을 포함하는 경우, 오픈부(27)는 스토리지노드콘택홀을 포함할 수 있다.
도 2d에 도시된 바와 같이, 오픈부(27)를 갭필하는 제2도전층(28A)을 형성한다. 제2도전층(28A)은 실리콘함유층을 포함할 수 있다. 제2도전층(28A)은 폴리실리콘층을 포함할 수 있다.
도 2e에 도시된 바와 같이, 제2도전층(28A)을 선택적으로 제거한다. 이에 따라, 제1도전구조물(24) 사이에 제2도전층패턴(28)이 리세싱된다. 제2도전층패턴(28)을 형성하기 위해 에치백 공정이 적용될 수 있다. 제2도전층패턴(28)은 제1도전구조물(24)의 표면보다 낮게 리세스된 표면을 갖는다. 제2도전층패턴(28)의 리세스된 표면은 적어도 제1도전층패턴(22)의 상부 표면보다 높게 제어할 수 있다. 제2도전층패턴(28)의 높이는 제1도전층패턴(22)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 제1도전층패턴(22)와 제2도전층패턴(28)간의 기생캐패시턴스를 감소시킬 수 있다. 제2도전층패턴(28)은 콘택플러그가 될 수 있다. 제1도전구조물(24)이 비트라인구조물을 포함하는 경우, 제2도전층패턴(28)은 스토리지노드콘택플러그의 일부가 될 수 있다. 제2도전층패턴(28)을 형성할 때, 스페이서(25)와 희생스페이서(26)는 선택비를 가져 식각되지 않는다.
도 2f에 도시된 바와 같이, 희생스페이서(26)를 선택적으로 제거한다. 이에 따라, 에어갭(29)이 형성된다. 에어갭(29)은 제2도전층패턴(28)의 측벽에 형성될 수 있다. 제2도전층패턴(28)과 제1도전층패턴(22) 사이에 에어갭(29)이 형성된다. 제1도전층패턴(22)과 제2도전층패턴(28) 사이에는 '에어갭(29)-스페이서(25)'의 절연구조가 형성된다.
희생스페이서(26)를 제거하기 위해 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용될 수 있다. 희생스페이서(26)를 제거할 때, 스페이서(25), 제2도전층패턴(28) 및 하드마스크패턴(23)은 선택비를 가져 손상되지 않는다. 희생스페이서(26)가 티타늄질화물인 경우, H2SO4와 H2O2가 혼합된 용액을 이용한 습식세정을 진행할 수 있다.
위와 같이, 에어갭(29)을 형성하므로써 제1도전층패턴(22)과 제2도전층패턴(28) 사이의 기생캐패시턴스가 감소한다.
도 2g에 도시된 바와 같이, 제2도전층패턴(28)의 상부 표면과 측벽에 캡핑층(30A)을 형성한다. 캡핑층(30A)은 절연물질을 포함할 수 있다. 캡핑층(30A)은 제2도전층패턴(28)의 산화물을 포함할 수 있다. 캡핑층(30A)은 실리콘산화물을 포함할 수 있다. 캡핑층(30A)은 산화 공정을 통해 형성할 수 있다. 제2도전층패턴(28)이 실리콘함유층을 포함하므로, 산화공정에 의해 제2도전층패턴(28)의 상부와 측벽에 실리콘산화물이 형성될 수 있다. 캡핑층(30A)은 에어갭(29)을 갭필하지 않는 두께로 형성할 수 있다. 캡핑층(30A)은 플라즈마산화법을 이용하여 형성할 수 있다. 이때, 에어갭(29)을 갭필하지 않는 얇은 두께로 형성한다. 플라즈마산화법을 이용하여 캡핑층(30A)을 형성하면, 제2도전층패턴(28)의 상부 표면에서 산화됨과 동시에 제2도전층패턴(28)의 상부 모서리에서 빠르게 산화가 진행된다. 이에 따라, 제2도전층패턴(28)의 측벽에서는 산화가 거의 발생하지 않기 때문에, 제2도전층패턴(28)을 덮는 캡핑층(30A)을 선택적으로 형성할 수 있다..
캡핑층(30A)을 형성하므로써 후속 공정시 에어갭(29)이 오픈되는 것을 방지할 수 있다.
도 2h에 도시된 바와 같이, 캡핑층(30A)이 형성된 전체 구조 상에 스페이서물질(31A)을 형성한다. 스페이서물질(31A)은 절연물질을 포함할 수 있다. 스페이서물질(31A)은 실리콘질화물을 포함할 수 있다. 실리콘질화물은 저압화학기상증착법(LPCVD) 또는 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있다.
도 2i에 도시된 바와 같이, 스페이서물질(31A)을 선택적으로 제거한다. 이에 따라, 스페이서 형태를 갖는 보호층(31)을 형성한다. 보호층(31)을 형성한 후 제2도전층패턴(28)이 노출되도록 캡핑층(30A)을 선택적으로 식각할 수 있다. 따라서, 제2도전층패턴(28)의 상부 표면을 노출시키고 에어갭(29)을 캡핑하는 캡핑층(30)과 캡핑층(30) 상에서 오픈부의 상부 측벽을 덮는 보호층(31)이 형성된다. 스페이서물질을 식각할 때, 캡핑층(30)이 식각배리어 역할을 하므로써, 에어갭(29)이 오픈되는 것을 방지할 수 있다.
도시하지 않았으나, 보호층(31) 형성 이후에 급속어닐을 실시하므로써 제1도전층패턴(28) 내에 발생되어 있는 보이드를 제거할 수 있다. 또한, 급속어닐에 이후 후속공정으로서 이온주입을 실시할 수 있다. 이온주입은 콘택저항 개선을 위해 실시한다.
도 2j에 도시된 바와 같이, 제2도전층패턴(28) 상에 오믹콘택층(32)을 형성한다. 오믹콘택층(32)은 금속실리사이드를 포함할 수 있다. 금속실리사이드를 형성하기 위해 금속층(미도시)을 전면에 형성한 후, 어닐을 실시할 수 있다. 금속층은 실리사이드화가능물질을 포함할 수 있다. 금속층은 코발트를 포함할 수 있다. 어닐에 의해 금속층과 제2도전층패턴(28)의 실리콘이 반응하여 금속실리사이드가 형성될 수 있다. 금속실리사이드는 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 금속실리사이드는 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(32)으로서 CoSi2상의 코발트실리사이드를 형성하므로써 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(27)의 작은 면적에서도 충분히 저저항의 코발트실리사이드를 형성할 수 있다.
다음으로, 미반응 금속층을 스트립한다. 미반응 금속층을 제거하지 않으면, 후속 공정에서 미반응 금속층의 금속원자가 하부로 확산하거나, 금속실리사이드(32)의 이상 반응을 일으킬 수 있다. 따라서, 미반응 금속층을 제거한다. 미반응 금속층은 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 예를 들어, 미반응 금속층이 코발트인 경우, H2SO4(SPM)과 NH4OH(SC-1) 계열의 케미컬을 이용할 수 있다. 부연하면, 탈이온수(DI Water)를 이용하여 미반응 금속층을 산화시키고, H2SO4(SPM)과를 이용하여 1차 제거를 하고, 잔류하는 금속성폴리머 계열의 잔류물(Residue)을 NH4OH 계열의 케미컬을 이용하여 2차 제거한다.
이와 같이, 습식케미컬을 이용하므로써 미반응 금속층은 물론 금속성 폴리머를 깨끗하게 제거할 수 있다.
한편, 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시할 수 있다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
도 2k에 도시된 바와 같이, 오믹콘택층(32) 상에 제3도전층패턴(33)을 형성할 수 있다. 제3도전층패턴(33)을 형성하기 위해 오믹콘택층(32)의 상부를 갭필하는 제3도전층을 형성한 후, 평탄화 공정을 진행할 수 있다. 제3도전층패턴(33)은 금속함유층을 포함할 수 있다. 제3도전층패턴(33)은 텅스텐층을 포함할 수 있다. 도시하지 않았으나, 제3도전층패턴(33)은 배리어층을 더 포함할 수 있다. 따라서, 제3도전층패턴(33)은 배리어층과 금속함유층을 적층하여 형성할 수 있다. 배리어층은 티타늄을 함유하는 물질을 포함할 수 있다. 배리어층은 티타늄을 단독으로 형성하거나 또는 티타늄과 티타늄질화물을 적층하여 형성할 수 있다. 제3도전층패턴(33)이 제2도전층패턴(28)과 반응하지 않는 물질을 포함하는 경우에는 배리어층이 생략될 수도 있다.
위와 같이, 제3도전층패턴(33)을 형성하면, 제2도전층패턴(28), 오믹콘택층(32) 및 제3도전층패턴(33)을 포함하는 제2도전구조물(34)이 형성된다. 제1도전구조물(24)과 제2도전구조물(34) 사이에는 에어갭(29)이 형성된다. 제2도전구조물(34)은 스토리지노드콘택플러그가 될 수 있다. 제2도전층패턴(28)은 스토리지노드콘택플러그의 하부 플러그(Bottom plug)가 되고, 제3도전층패턴(33)은 스토리지노드콘택플러그의 상부 플러그(Top plug)가 될 수 있다. 제2도전층패턴(28)이 실리콘함유층을 포함하고, 제3도전층패턴(33)이 금속함유층을 포함하므로, 실리콘함유층과 금속함유층을 포함하는 콘택플러그, 즉, 세미메탈 콘택플러그 구조가 형성될 수 있다.
에어갭(29)은 제1도전층패턴(22)과 제2도전층패턴(28) 사이에 형성될 수 있다. 제1도전층패턴(22)이 비트라인을 포함하고, 제2도전층패턴(28)이 스토리지노드콘택플러그를 포함하는 경우, 비트라인과 스토리지노드콘택플러그 사이에 에어갭(29)이 형성될 수 있다. 제1도전층패턴(22)이 게이트전극을 포함하고, 제2도전층패턴(28)이 콘택플러그를 포함하는 경우, 에어갭(29)은 게이트전극과 콘택플러그 사이에 형성될 수 있다.
도 3a 및 도 3b는 본 실시예의 비교예를 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 기판(41) 상에 제1도전층(42)과 하드마스크층(43)이 적층된 복수의 제1도전구조물(44)이 형성되고, 제1도전구조물(44) 사이에 제2도전구조물의 제2도전층(46)이 형성된다. 제1도전구조물(44)와 제2도전층(46) 사이에 에어갭(47)이 형성된다. 제1도전구조물(44)의 측벽에 스페이서(45)가 형성된다.
비교예는 캡핑층(48)으로서 단독의 절연물질이 사용될 수 있다. 캡핑층(48)은 실리콘질화물 또는 실리콘산화물이 사용될 수 있다. 캡핑층(48)으로서 절연물질이 사용됨에 따라, 후속 공정을 위해 제2도전층(46)의 표면으로부터 캡핑층(48)이 선택적으로 제거되어야 한다.
그러나, 캡핑층(48)이 후속 공정에 의하여 어택을 받을 경우 자기정렬콘택페일(SAC Fail)이 발생하며, 안정적인 에어갭(47)을 형성하기 위하여 캡핑층(48)을 두껍게 형성할 경우에는 금속실리사이드의 형성 면적이 매우 적어져 콘택저항이 크게 증가한다.
특히, 캡핑층을 단독으로 형성할 경우 금속실리사이드 형성을 위하여 제2도전층(46)의 상부를 오픈시키기 위하여 캡핑층(48)을 식각할 때에, 캡핑층(48)에 어택을 주어 에어갭(47)이 오픈되는 문제가 발생한다(도면부호 49 참조).
결국, 본 실시예와 같이, 플라즈마산화 공정에 의해 캡핑층(30)과 실리콘질화물을 이용한 보호층(31)의 이중 구조를 이용하여 에어갭(29)을 캡핑하므로써 탑오픈마진을 확보할뿐만 아니라, 에어갭을 충분히 캡핑할 수 있다.
도 4a는 DRAM의 메모리셀을 도시한 배치도이고, 도 4b는 도 4a의 A-A'선에 따른 단면도이다. 도 4c는 도 4a의 B-B'선에 따른 단면도이다.
도 4a, 도 4b 및 도 4c를 참조하면, 기판(51)에 소자분리영역(52)에 의해 활성영역(53)이 정의된다. 활성영역(53)과 소자분리영역(52)을 가로지르는 트렌치(54)에 매립게이트전극(56)이 형성된다. 매립게이트전극(56)과 교차하는 방향으로 연장된 비트라인(61)이 기판(51) 상부에 형성되며, 비트라인(61)은 비트라인콘택플러그(60)를 통해 활성영역(53)과 연결된다. 활성영역(53)에 연결되는 스토리지노드콘택플러그가 형성된다. 스토리지노드콘택플러그는 제1플러그(66), 오믹콘택층(70) 및 제2플러그(71)가 적층될 수 있다. 스토리지노드콘택플러그의 제2플러그(71) 상에 캐패시터의 스토리지노드(72)가 형성된다.
스토리지노드콘택플러그는 본 실시예들에 따른 제2도전구조물에 대응할 수 있고, 비트라인은 제1도전구조물의 제1도전층패턴에 대응할 수 있다. 따라서, 스토리지노드콘택플러그와 비트라인(61) 사이에 에어갭(67)이 형성될 수 있다. 스토리지노드콘택플러그는 제1플러그(66)와 제2플러그(71)를 포함할 수 있고, 제1플러그(66)와 제2플러그(71) 사이에 형성된 오믹콘택층(70)을 더 포함할 수 있다. 오믹콘택층(70)은 코발트실리사이드 등의 금속실리사이드를 포함할 수 있다.
에어갭(67)은 캡핑층(68)에 의해 캡핑되고, 캡핑층(68) 상에 보호층(69)이 형성된다. 캡핑층(68) 및 보호층(69)은 본 실시예들에 따른 캡핑층에 대응될 수 있고, 따라서, 캡핑층(68)은 실리콘산화물을 포함할 수 있고, 보호층(69)은 실리콘질화물을 포함할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하여 메모리셀의 제조 방법을 살펴보면 다음과 같다.
기판(51)은 반도체 물질을 포함할 수 있다. 기판(51)은 반도체기판을 포함할 수 있다. 기판(51)은 실리콘 기판을 포함할 수 있으며, 예를 들어, 단결정 실리콘 기판을 포함할 수 있다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(52)에 의해 활성영역(53)이 정의될 수 있다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
트렌치(54)는 활성영역(53)과 소자분리영역(52)에서 동시에 형성될 수 있다. 활성영역(53)과 소자분리영역(52)의 식각률 차이에 의해 소자분리영역(52)에서 더 깊게 형성될 수 있다.
매립게이트전극(56)을 형성하기 전에 트렌치(54)의 표면에 게이트절연층(55)을 형성할 수 있다. 매립게이트전극(56)은 트렌치(54)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극(56)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다.
매립게이트전극(56) 상에 실링층(Sealing layer, 57)을 형성한다. 실링층(57)은 매립게이트전극(56) 상에서 트렌치(54)를 갭필할 수 있다. 실링층(57)은 후속 공정으로부터 매립게이트전극(56)을 보호하는 역할을 수행할 수 있다. 실링층(57)은 절연물질을 포함할 수 있다. 실링층(57)은 실리콘질화물을 포함할 수 있다.
제1층간절연층(58)을 형성한 후 제1층간절연층(58)과 실링층(57)을 식각하여 비트라인콘택홀(59)을 형성한다. 비트라인콘택홀(59)에 도전층을 형성하여 비트라인콘택플러그(60)를 형성한다. 비트라인콘택플러그(60) 상에 비트라인(61)과 비트라인하드마스크층(62)을 포함하는 비트라인구조물을 형성한다. 비트라인콘택플러그(60)는 폴리실리콘층 또는 금속함유층을 포함할 수 있다. 비트라인(61)은 텅스텐층을 포함할 수 있고, Ti/TiN 등의 배리어층과 배리어층 상의 텅스텐층을 포함할 수도 있다. 비트라인하드마스크층(62)은 실리콘질화물을 포함할 수 있다.
비트라인구조물의 양측벽에 스페이서(63)를 형성한다. 이후 제2층간절연층(64)을 형성한 후, 제2층간절연층(64), 제1층간절연층(58) 및 실링층(57)을 식각하여 스토리지노드콘택홀(65)을 형성한다. 스토리지노드콘택홀(65)의 측벽에 희생스페이서(도시 생략)를 형성한 후, 스토리지노드콘택홀(65)에 리세스된 제1플러그(66)를 형성한다. 이후, 희생스페이서를 제거하여 에어갭(67)을 형성한다.
다음으로, 제1플러그(66)의 표면을 산화시켜 캡핑층(68)을 형성하고, 제1플러그(66)의 표면이 노출되도록 캡핑층(68)을 선택적으로 제거한다. 이는 보호층(69)을 형성하기 위한 에치백 공정후에 진행될 수 있다. 캡핑층(68)에 의해 에어갭(67)이 캡핑된다. 보호층(69)은 캡핑층(68)을 보호한다.
제1플러그(66) 상에 금속실리사이드를 이용하여 오믹콘택층(70)을 형성한 후, 오믹콘택층(70) 상에 제2플러그(71)를 형성한다. 제2플러그(71)는 금속함유층을 포함할 수 있다. 제2플러그(71)는 텅스텐층을 포함할 수 있다. 도시하지 않았으나, 제2플러그(71)는 배리어층을 더 포함할 수 있다. 따라서, 제2플러그(71)는 배리어층과 금속함유층을 적층하여 형성할 수 있다. 배리어층은 티타늄을 함유하는 물질을 포함할 수 있다. 배리어층은 티타늄을 단독으로 형성하거나 또는 티타늄과 티타늄질화물을 적층하여 형성할 수 있다.
제2플러그(71) 상에 캐패시터의 스토리지노드(72)를 형성한다. 스토리지노드(72)는 실린더형태일 수 있고, 다른 실시예에서 필라 형태를 가질 수도 있다. 도시하지 않았지만, 스토리지노드(72) 상에 유전층 및 플레이트노드를 더 형성할 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 5를 참조하면, 메모리 카드(200)는 제어기(210) 및 메모리(220)를 포함할 수 있다. 제어기(210) 및 메모리(220)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(210)의 명령에 따라서 메모리(220) 및 제어기(210)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(200)는 메모리(220)에 데이터를 저장하거나 또는 메모리(220)로부터 데이터를 외부로 출력할 수 있다. 메모리(220)는 앞서 설명한 바와 같은 에어갭 및 플러그들을 포함할 수 있다. 이러한 메모리 카드(200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(200)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 6은 전자 시스템을 보여주는 블록도이다.
도 6을 참조하면, 전자 시스템(300)은 프로세서(310), 입/출력 장치(330) 및 칩(320)을 포함할 수 있고, 이들은 버스(340)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(310)는 프로그램을 실행하고, 전자 시스템(300)을 제어하는 역할을 할 수 있다. 입/출력 장치(330)는 전자 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(300)은 입/출력 장치(330)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(320)은 프로세서(310)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(310)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(320)은 앞서 설명한 에어갭 및 플러그들을 포함할 수 있다. 전자 시스템(300)은 칩(320)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 제1도전층
103 : 하드마스크층 104 : 제1도전구조물
105 : 스페이서 106 : 제2도전층
107 : 오믹콘택층 108 : 제3도전층
109 : 제2도전구조물 110 : 에어갭
111 : 캡핑층 112 : 보호층

Claims (19)

  1. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 콘택홀 내에 리세스된 제1플러그를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 제1플러그의 상부 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 보호층을 형성하는 단계; 및
    상기 제1플러그 상에 제2플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 제1플러그의 표면을 산화시켜 산화물을 형성하는 단계; 및
    상기 제1플러그의 상부 표면이 노출되도록 상기 산화물을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 보호층을 형성하는 단계는,
    상기 캡핑층을 포함한 전면에 실리콘질화물을 형성하는 단계; 및
    상기 제1플러그의 표면이 노출되도록 상기 실리콘질화물을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 캡핑층을 형성하는 단계에서,
    상기 제1플러그는 실리콘함유물질로 형성하고, 상기 캡핑층은 실리콘산화물로 형성하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1플러그는 폴리실리콘층을 포함하고, 상기 제2플러그는 금속함유물질을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 희생스페이서는 티타늄질화물을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계 이전에,
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  8. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 콘택홀 내에 리세스된 실리콘플러그를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 실리콘플러그의 상부 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 보호층을 형성하는 단계;
    상기 실리콘플러그 상에 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 금속플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 실리콘플러그의 표면을 산화시켜 산화물을 형성하는 단계; 및
    상기 실리콘플러그의 상부 표면이 노출되도록 상기 산화물을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제8항에 있어서,
    상기 실리콘플러그는 폴리실리콘층을 포함하고, 상기 캡핑층은 상기 실리콘플러그를 산화시킨 실리콘산화물을 포함하는 반도체장치 제조 방법.
  11. 제8항에 있어서,
    상기 오믹콘택층은 코발트실리사이드를 포함하는 반도체장치 제조 방법.
  12. 제8항에 있어서,
    상기 금속플러그는 텅스텐을 포함하는 반도체장치 제조 방법.
  13. 제8항에 있어서,
    상기 희생스페이서는, 티타늄질화물을 포함하는 반도체장치 제조 방법.
  14. 제8항에 있어서,
    상기 콘택홀을 형성하는 단계 이전에,
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  15. 기판 상에 형성된 복수의 비트라인구조물;
    상기 비트라인구조물의 측벽을 노출시키도록 형성된 스토리지노드콘택홀;
    상기 스토리지노드콘택홀에 리세스되어 형성된 실리콘플러그;
    상기 비트라인구조물의 측벽과 상기 실리콘플러그 사이에 형성된 에어갭;
    상기 에어갭을 캡핑하는 캡핑층;
    상기 캡핑층 상에 형성된 보호층; 및
    상기 실리콘플러그 상에 형성된 금속플러그
    를 포함하는 반도체장치.
  16. 제15항에 있어서,
    상기 캡핑층은 상기 실리콘플러그의 산화물을 포함하는 반도체장치.
  17. 제15항에 있어서,
    상기 보호층은 실리콘질화물을 포함하는 반도체장치.
  18. 제15항에 있어서,
    상기 실리콘플러그는 폴리실리콘층을 포함하고, 상기 금속택플러그는 텅스텐층을 포함하는 반도체장치.
  19. 제15항에 있어서,
    상기 실리콘플러그와 금속플러그 사이에 형성된 금속실리사이드를 더 포함하는 반도체장치.
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