CN114566467B - 半导体器件的形成方法及半导体器件 - Google Patents
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Abstract
本申请实施例提供一种半导体器件的形成方法及半导体器件，其中，方法包括：在半导体基底上形成沿第一方向间隔排布的多个位线结构；在相邻的位线结构之间，形成覆盖每一位线结构侧壁的第一隔离层；形成覆盖第一隔离层表面、且在第二方向上堆叠的第一牺牲层和第二牺牲层，第二牺牲层的离子掺杂浓度大于第一牺牲层的离子掺杂浓度；其中，第一方向垂直于第二方向，且第二方向垂直于半导体基底的表面；形成覆盖第一牺牲层和第二牺牲层侧壁的第二隔离层；在相邻第二隔离层之间，沿第二方向在半导体基底上依次形成接触层和金属层；去除第二牺牲层，形成位于第一隔离层和第二隔离层之间的空气间隙。本申请可以提高半导体器件的性能。
Description
技术领域
本申请涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
相关技术中，动态随机存取存储器（Dynamic Random Access Memory，DRAM）采用氮化硅/氧化硅/氮化硅的侧壁结构，来隔绝位线与金属接触孔，侧壁结构用于减少寄生电容。
但是，DRAM器件随着线宽的持续缩小，仅通过氮化硅/氧化硅/氮化硅的侧壁结构，来隔绝位线与金属接触孔以减少寄生电容，已经不能满足小尺寸DRAM器件的需求。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件。
第一方面，本申请实施例提供一种半导体器件的形成方法，包括：
提供半导体基底；
在所述半导体基底上形成沿第一方向间隔排布的多个位线结构；
在相邻的所述位线结构之间，形成覆盖每一所述位线结构侧壁的第一隔离层；
形成覆盖所述第一隔离层表面、且在第二方向上堆叠的第一牺牲层和第二牺牲层，所述第二牺牲层的离子掺杂浓度大于所述第一牺牲层的离子掺杂浓度；其中，所述第一方向垂直于所述第二方向，且所述第二方向垂直于所述半导体基底的表面；
形成覆盖所述第一牺牲层和所述第二牺牲层侧壁的第二隔离层；
在相邻所述第二隔离层之间，沿所述第二方向在所述半导体基底上依次形成接触层和金属层；
去除所述第二牺牲层，形成位于所述第一隔离层和所述第二隔离层之间的空气间隙。
在一些实施例中，形成所述第一隔离层的步骤包括：
通过化学气相沉积的方式在所述位线结构的侧壁上形成所述第一隔离层，所述第一隔离层在所述第一方向上具有第一宽度。
在一些实施例中，形成所述第一牺牲层和所述第二牺牲层的步骤包括：
在所述第一方向上，对所述第一隔离层的侧壁进行氧化处理，形成具有第二宽度的牺牲层；其中，所述第一宽度大于所述第二宽度；
对所述牺牲层进行离子注入处理，以分别形成所述第一牺牲层和所述第二牺牲层。
在一些实施例中，所述第二牺牲层的离子掺杂类型与所述第一牺牲层的离子掺杂类型相同。
在一些实施例中，在所述第二方向上，所述第一牺牲层的顶部的离子掺杂浓度大于所述第一牺牲层的底部的离子掺杂浓度。
在一些实施例中，所述第二牺牲层的离子掺杂类型与所述第一牺牲层的离子掺杂类型不同，所述第二牺牲层的刻蚀速率大于所述第一牺牲层的刻蚀速率。
在一些实施例中，在形成所述接触层之后，所述方法还包括：
在所述接触层表面依次形成第一导电层和第二导电层。
在一些实施例中，形成所述金属层的步骤包括：
沿所述第二方向，形成覆盖所述位线结构表面、所述第一隔离层表面、所述第二牺牲层表面、所述第二隔离层表面和所述第二导电层表面的所述金属层。
在一些实施例中，在形成所述第二隔离层之后，在形成所述接触层和所述金属层之前，所述方法还包括：
移除部分所述第一隔离层、所述第二牺牲层和所述第二隔离层，以使所述位线结构在所述第二方向上突出于所述第一隔离层、所述第二牺牲层和所述第二隔离层。
在一些实施例中，在去除所述第二牺牲层之前，所述方法还包括：
移除部分所述金属层，以暴露出所述第二牺牲层。
在一些实施例中，形成所述空气间隙的步骤包括：
通过湿法刻蚀工艺移除所述第二牺牲层，保留所述第一牺牲层；
在相邻的所述位线结构之间再次形成所述金属层，所述金属层覆盖所述第一隔离层和所述第二隔离层，以形成所述空气间隙。
在一些实施例中，形成所述位线结构的步骤包括：
形成位线接触层于所述半导体基底上；
形成位线金属层于所述位线接触层上；
形成覆盖层于所述位线金属层上；
其中，所述位线接触层包括多个堆叠的多晶硅层，在多个所述多晶硅层中，远离所述半导体基底的一端的离子掺杂浓度小于靠近所述半导体基底的一端的离子掺杂浓度。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件至少包括：
半导体基底；
多个位线结构，位于所述半导体基底上，并沿第一方向间隔排布；
第一隔离层，位于所述位线结构侧壁；
第一牺牲层，位于所述第一隔离层侧壁，且在第二方向上，所述第一牺牲层的高度小于所述第一隔离层的高度；其中，所述第一方向垂直于所述第二方向，且所述第二方向垂直于所述半导体基底的表面；
第二隔离层，位于所述第一牺牲层侧壁，且与所述第一隔离层之间具有位于所述第一牺牲层上的空气间隙；
接触层，位于相邻的两个所述第二隔离层之间，且位于所述半导体基底表面；
金属层，位于所述接触层在所述第二方向上的表面，且覆盖所述位线结构。
在一些实施例中，在所述第二方向上，所述第一牺牲层的顶部的离子掺杂浓度大于所述第一牺牲层的底部的离子掺杂浓度。
在一些实施例中，所述位线结构包括：
位线接触层；
位线金属层，位于所述位线接触层上；
覆盖层，位于所述位线金属层上；
其中，所述第一牺牲层的高度大于所述位线接触层的高度；所述位线接触层的顶部的离子掺杂浓度小于所述位线接触层的底部的离子掺杂浓度。
本申请实施例提供的半导体器件的形成方法及半导体器件，在位线结构和接触层之间形成由第一隔离层、第一牺牲层、第二牺牲层和第二隔离层构成的侧壁结构，其中，侧壁结构中第一牺牲层与第二牺牲层的离子掺杂浓度不同，也就是使得第二牺牲层的刻蚀速率大于第一牺牲层的刻蚀速率。因此，在去除第一隔离层和第二隔离层之间的第二牺牲层时，既可以使得第一隔离层和第二隔离层之间形成空气间隙，具有空气间隙的隔离结构能够在线宽微缩的DRAM器件中，减少位线结构和接触层之间的寄生电容，也可以在第一隔离层和第二隔离层之间保留第一牺牲层，从而通过第一牺牲层对位线结构进行保护，保证了半导体器件的结构不被破坏，提升了半导体器件的良率和性能。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a是本申请实施例提供的半导体器件的局部结构示意图一；
图1b是本申请实施例提供的半导体器件的局部结构示意图二；
图1c是本申请实施例提供的半导体器件的局部结构示意图三；
图2是本申请实施例提供的半导体器件的形成方法的流程示意图；
图3a是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图一；
图3b是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图二；
图3c是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图三；
图3d是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图四；
图3e是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图五；
图3f是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图六；
图3g是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图七；
图3h是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图八；
图3i是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图九；
图3j是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图十；
附图标记说明：
101-半导体基底；102-位线结构；1021-位线接触层；1021-1-底部多晶硅层；1021-2-中间多晶硅层；1021-3-顶部多晶硅层；1022-位线金属层；1023-覆盖层；103-第一隔离层；104-第一牺牲层；105-第二隔离层；106-接触层；107-金属层；108-空气间隙；301-半导体基底；302-位线结构；3021-位线接触层；3021-1-底部多晶硅层；3021-2-中间多晶硅层；3021-3-顶部多晶硅层；3022-位线金属层；3023-覆盖层；303-第一隔离层；303-1-初始隔离层；304-牺牲层；304-1-第一牺牲层；304-2-第二牺牲层；305-第二隔离层；306-接触层；307-金属层；308-第一导电层；309-第二导电层；310-空气间隙；311-开口。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
基于相关技术中氮化硅/氧化硅/氮化硅形成的侧壁结构已经不能满足DRAM的需求的问题，本申请实施例提供一种半导体器件，如图1a所示，图1a是本申请实施例提供的半导体器件的局部结构示意图，其中，半导体器件包括半导体基底101、多个位线结构102、第一隔离层103、第一牺牲层104、第二隔离层105、接触层106和金属层107。
其中，多个位线结构102，位于半导体基底101上，并沿第一方向（即X方向）间隔排布；第一隔离层103位于位线结构102侧壁；第一牺牲层104位于第一隔离层103侧壁，且在第二方向（即Y方向）上，第一牺牲层104的高度h1小于第一隔离层103的高度h2；第二隔离层105位于第一牺牲层104侧壁，且与第一隔离层103之间具有位于第一牺牲层104上的空气间隙108；接触层106，位于相邻的两个第二隔离层105之间，且位于半导体基底101表面；金属层107位于接触层106在第二方向上的表面，且覆盖位线结构102。
在一些实施例中，第一方向（即X方向）垂直于第二方向（即Y方向），且第二方向（即Y方向）垂直于半导体基底101的表面。
在本申请实施例中，沿X方向在半导体基底101上具有多个间隔排布的位线结构102，图1a中仅示出2个位线结构来详细说明本申请实施例提供的半导体器件。
本申请实施例提供的半导体器件在位线结构和接触层之间形成了第一隔离层、空气间隙和第二隔离层构成的侧壁结构，其中，侧壁结构中第一牺牲层与第二牺牲层的离子掺杂浓度不同，也就是使得第二牺牲层的刻蚀速率大于第一牺牲层的刻蚀速率，因此，在去除第一隔离层和第二隔离层之间的第二牺牲层时，既可以使得第一隔离层和第二隔离层之间形成空气间隙，具有空气间隙的隔离结构能够在线宽微缩的DRAM器件中，减少位线结构和接触层之间的寄生电容，也可以在第一隔离层和第二隔离层之间保留第一牺牲层，从而通过第一牺牲层对位线结构进行保护，保证了半导体器件的结构不被破坏，提升了半导体器件的良率和性能。
在一些实施例中，在第二方向（即Y方向）上，第一牺牲层104的顶部的离子掺杂浓度大于第一牺牲层104的底部的离子掺杂浓度。
在一些实施例中，如图1b所示，位线结构102包括：位线接触层1021、位线金属层1022和覆盖层1023，位线接触层1021位于半导体基底101上，位线金属层1022位于位线接触层1021上，覆盖层1023位于位线金属层1022上。
在一些实施例中，如图1b所示，第一牺牲层104的高度h1大于位线接触层1021的高度h3。
在一些实施例中，位线接触层1021可以由2至5层不同膜厚和不同离子掺杂浓度的多晶硅组成，如图1c所示，图1c示例性的给出了位线接触层1021由三层多晶硅组成，包括底部多晶硅层1021-1、中间多晶硅层1021-2和顶部多晶硅层1021-3，靠近半导体基底101的底部多晶硅层1021-1内的离子掺杂浓度高于远离半导体基底101的顶部多晶硅层1021-3内的离子掺杂浓度，即位线接触层1021的顶部的离子掺杂浓度小于位线接触层1021的底部的离子掺杂浓度。由于位线接触层1021中底部的掺杂浓度较高，可以减少位线接触层1021与半导体基底101中有源区之间的接触电阻，位线接触层1021中顶部的掺杂浓度较低，可以减少离子掺杂带来的晶格失配和生长速度不均匀而造成的位线接触层1021表面不均匀的问题。
基于前述实施例提供的半导体器件，本申请实施例提供一种半导体器件的形成方法，该方法用于形成前述实施例中的半导体器件。请参照图2，图2是本申请实施例提供的半导体器件的形成方法的流程示意图，本申请实施例提供的半导体器件可以通过以下步骤形成：
步骤S201、提供半导体基底。
步骤S202、在半导体基底上形成沿第一方向间隔排布的多个位线结构。
步骤S203、在相邻的位线结构之间，形成覆盖每一位线结构侧壁的第一隔离层。
步骤S204、形成覆盖第一隔离层表面、且在第二方向上堆叠的第一牺牲层和第二牺牲层，第二牺牲层的离子掺杂浓度大于第一牺牲层的离子掺杂浓度；其中，第一方向垂直于第二方向，且第二方向垂直于半导体基底的表面。
步骤S205、形成覆盖第一牺牲层和第二牺牲层侧壁的第二隔离层。
步骤S206、在相邻第二隔离层之间，沿第二方向在半导体基底上依次形成接触层和金属层。
步骤S207、去除第二牺牲层，形成位于第一隔离层和第二隔离层之间的空气间隙。
下面请参照图3a至3j，对本申请实施例提供的半导体器件的形成方法进行详细说明。
如图3a所示，执行步骤S201和步骤S202，提供半导体基底301，在半导体基底301上形成沿第一方向间隔排布的多个位线结构302。
在一些实施例中，半导体基底301可以是硅基底，也可以包括其他半导体元素，例如：锗（Ge），或包括半导体化合物，例如：碳化硅（SiC）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、砷化铟（InAs）或锑化铟（InSb），或包括其他半导体合金，例如：硅锗（SiGe）、磷化砷镓（GaAsP）、砷化铟铝（AlInAs）、砷化镓铝（AlGaAs）、砷化铟镓（GaInAs）、磷化铟镓（GaInP）、及/或磷砷化铟镓（GaInAsP）或其组合。
在一些实施例中，半导体基底301中可以有掩埋式字线等结构。
在一些实施例中，第一方向（即X方向）垂直于第二方向（即Y方向），且第二方向（即Y方向）垂直于半导体基底301的表面。
在一些实施例中，位线结构302可以通过以下步骤实现：
步骤2021、形成位线接触层于半导体基底上。
步骤2022、形成位线金属层于位线接触层上。
步骤2023、形成覆盖层于位线金属层上；其中，位线接触层包括多个堆叠的多晶硅层。
在本申请实施例中，可以通过物理气相沉积（Physical Vapor Deposition，PVD）、化学气相沉积（Chemical Vapor Deposition，CVD）或者原子层沉积（Atomic layerdeposition，ALD）的方式形成位线结构302，这里以化学气相沉积工艺为例详细说明形成位线结构302的过程。
请参照图3a，提供半导体基底301，在半导体基底301上通过CVD的方式沉积位线接触层3021，位线接触层3021可以由2至5层不同膜厚和不同离子掺杂浓度的多晶硅组成，如图3a所示，位线接触层3021由3层多晶硅层组成，形成位线接触层3021可以通过依次在半导体基底301上形成底部多晶硅层3021-1、中间多晶硅层3021-2和顶部多晶硅层3021-3来实现，靠近半导体基底301一端的底部多晶硅层3021-1离子掺杂浓度高于远离半导体基底301一端的顶部多晶硅层3021-3的离子掺杂浓度，本申请实施例对位线接触层3021中多晶硅层厚度的排列方式不做限制。
这里，通过CVD形成位线接触层3021时的反应气体可以是氨基硅烷（LTO 520）、硅烷（SiH4）、乙硅烷（Si2H6）、磷化氢（PH3）、氢气（H2）、氦气（He）或氮气（N2），CVD的制程温度控制在380℃至600℃之间，制程压力小于10托（torr）。
在一些实施例中，在形成位线接触层3021之后，在位线接触层3021上依次形成位线金属层3022和覆盖层3023，位线金属层3022可以是钴或钨等金属材料，覆盖层3023可以是氮化物等材料。位线接触层3021、位线金属层3022和覆盖层3023构成位线结构302。
接下来请参照图3b至3d，执行步骤S203和步骤S204，在相邻的位线结构302之间，形成覆盖每一位线结构302侧壁的第一隔离层303和覆盖第一隔离层303表面、且在第二方向上堆叠的第一牺牲层304-1和第二牺牲层304-2。
在本申请实施例中，可以是先在位线结构302侧壁形成初始隔离层303-1，再对初始隔离层303-1进行氧化处理，形成第一牺牲层304-1和第二牺牲层304-2，初始隔离层303-1中未被氧化的区域为第一隔离层303。也可以是在位线结构302侧壁依次形成第一隔离层303、第一牺牲层304-1和第二牺牲层304-2。下面以对初始隔离层303-1进行氧化形成第一牺牲层304-1和第二牺牲层304-2为例来说明本申请实施例的方案。
在一些实施例中，可以通过化学气相沉积或原子层沉积的方式在位线结构302的侧壁上形成初始隔离层303-1，如图3b所示，初始隔离层303-1在第一方向（即X方向）上具有第一宽度w1，初始隔离层303-1的表面在第二方向（即Y方向）可以与位线结构302的表面平齐，初始隔离层303-1的表面在Y方向也可以低于位线结构302的表面，本申请实施例以初始隔离层303-1的表面在Y方向与位线结构302的表面平齐为例对半导体器件的形成方法进行详细说明。
在一些实施例中，初始隔离层303-1可以是氮化硅（SiN）或碳氧化硅（SiCO），当采用化学气相沉积工艺形成初始隔离层303-1时，CVD的反应气体可以是氨气（NH3）、硅烷（SiH4）或二氧化碳（CO2）等气体，制程温度在600℃至800℃之间，制程压力在0.1torr至3torr之间。当采用原子层沉积工艺形成初始隔离层303-1时，反应气体可以是氨气（NH3）或硅烷（SiH4），制程温度控制在500℃至800℃之间，制程压力控制在0.1torr至3torr之间。
在一些实施例中，通过原子层沉积工艺形成的初始隔离层303-1具有更高的抗蚀刻性。
接下来请参照图3c，在第一方向（即X方向）上，对初始隔离层303-1进行氧化处理，形成具有第二宽度为w2的牺牲层304。
在一些实施例中，第一宽度w1大于第二宽度w2，未被氧化的部分初始隔离层303-1即为第一隔离层303，被氧化的部分初始隔离层303-1材质由氮化硅或碳氧化硅氧化为氧化硅，氧化后的部分初始隔离层303-1即为牺牲层304。
在一些实施例中，第一隔离层303的宽度（w1减w2）可以大于牺牲层304的宽度w2，这样在后续形成空气间隙之后，第一隔离层303的宽度大于空气间隙的宽度，第一隔离层303可以对位线结构形成保护，使得位线结构不会因空气间隙而坍塌，保证了半导体器件的结构稳定性。
在一些实施例中，可以采用化学气相沉积工艺对初始隔离层303-1进行氧化处理形成氧化硅，对初始隔离层303-1（氮化硅）通入氢气（H2）或氧气（O2）等反应气体，制程温度控制在600℃至1100℃之间，制程压力控制在0.1torr至3torr之间，形成高纯度的氧化硅（即牺牲层304），牺牲层304能够减少位线结构与接触层之间的寄生电容。
在一些实施例中，还可以采用原子层沉积工艺形成牺牲层304，反应气体可以是氨气（NH3）或硅烷（SiH4）等气体，制程温度控制在50℃至800℃之间，制程压力控制在0.1torr至8torr之间，通过调整原子层沉积工艺的射频功率来获取更高的抗蚀刻性，例如射频功率可以控制在50W至800W之间，通过控制射频功率可以控制臭氧（O3）等离子体的产生率，从而控制牺牲层304中氧化硅的纯度。
本申请实施例通过化学气相沉积工艺或原子层沉积工艺调控牺牲层304的致密度，氧化硅致密度越低，越容易移除，不会破坏半导体器件的其他结构，改善了在去除氧化硅时，破坏第一隔离层和第二隔离层的问题。
接下来请参照图3d，对牺牲层304进行离子注入处理，以分别形成第一牺牲层304-1和第二牺牲层304-2。
在本申请实施例中，由于牺牲层304位于相邻的两个位线结构302之间，因此，对牺牲层304进行离子注入时，可以通过调整离子注入的角度，控制牺牲层304离子注入的深度，形成接触半导体基底301的第一牺牲层304-1和位于第一牺牲层304-1之上的第二牺牲层304-2，由于离子注入的角度不同，使得第二牺牲层304-2的离子掺杂浓度大于第一牺牲层304-1的离子掺杂浓度。如此，由于第二牺牲层304-2的离子掺杂浓度大于第一牺牲层304-1的离子掺杂浓度，使得第二牺牲层304-2中氧化硅的致密度低于第一牺牲层304-1中氧化硅的致密度，使得第二牺牲层304-2更容易被移除，在去除第二牺牲层304-2时，能够保留第一牺牲层304-1，以保证半导体器件的结构不被破坏。
在一些实施例中，离子注入的角度可以在0度（°）到60°之间，也可以在30°到60°之间，也可以在45°到60°之间。
在一些实施例中，第二牺牲层304-2的离子掺杂浓度大于第一牺牲层304-1的离子掺杂浓度，使得第二牺牲层304-2的致密度小于第一牺牲层304-1的致密度，由此，第二牺牲层304-2的刻蚀速率大于第一牺牲层304-1的刻蚀速率，例如，第二牺牲层304-2的刻蚀速率可以是第一牺牲层304-1的刻蚀速率的1.5至2.0倍，如此，既可以保证在刻蚀时能够快速移除第二牺牲层304-2，同时还可以保护第一牺牲层304-1。
在一些实施例中，在第二方向上，第一牺牲层304-1的高度大于位线接触层3021的高度，这样，后续可以继续去除部分第一牺牲层304-1，以增加空气间隙的深度来减少寄生电容；同时，较高的第一牺牲层304-1可以保护更多的第一隔离层303在去除第二牺牲层304-2不被刻蚀，更加完整的第一隔离层303可以更好的保证位线结构302的结构稳定性。
在一些实施例中，离子注入处理可以是对牺牲层304注入锗（Ge）或氩（Ar）等元素，离子注入处理的参数可以是能量小于14千伏（KeV），离子注入的剂量可以是每平方厘米注入大约1013至1016个Ge离子或Ar离子。
在一些实施例中，在进行离子注入时，第二牺牲层304-2的离子掺杂剂量可以大于第一牺牲层304-1的离子掺杂剂量，从而使得第二牺牲层304-2的离子掺杂浓度大于第一牺牲层304-1的离子掺杂浓度。
在一些实施例中，第二牺牲层304-2的离子掺杂类型可以与第一牺牲层304-1的离子掺杂类型相同，即可以对牺牲层304在第二方向上注入相同的离子，例如，对牺牲层304注入Ge离子，通过调整Ge离子的注入角度，形成含Ge离子第一牺牲层304-1和第二牺牲层304-2，第二牺牲层304-2的Ge离子掺杂浓度大于第一牺牲层304-1的Ge离子掺杂浓度。
由于第一牺牲层304-1位于牺牲层304的底部，由于离子注入角度的原因，第一牺牲层304-1底部注入的离子少于第一牺牲层304-1顶部注入的离子，因此，在第二方向上，第一牺牲层304-1的顶部的离子掺杂浓度大于第一牺牲层304-1的底部的离子掺杂浓度。如此，使得在后续去除第二牺牲层304-2时，能够保留第一牺牲层304-1或保留部分第一牺牲层304-1，不会使得第一牺牲层304-1被完全刻蚀掉，保证第一隔离层303的底部不会被刻蚀而导致结构坍塌，使得第一隔离层303与第二隔离层之间通过第一牺牲层304-1进行支撑，保证了半导体器件的结构稳定性。
在一些实施例中，第二牺牲层304-2的离子掺杂类型与第一牺牲层304-1的离子掺杂类型也可以不同，例如，对牺牲层304的顶部区域注入磷（P）离子，对牺牲层304的底部区域注入硼（B）离子，形成具有硼离子的第一牺牲层304-1和具有磷（P）离子的第二牺牲层304-2，使得第二牺牲层304-2的刻蚀速率大于第一牺牲层304-1的刻蚀速率。如此，使得在后续去除第二牺牲层304-2时，能够保留第一牺牲层304-1或保留部分第一牺牲层304-1，使得第一隔离层303与第二隔离层之间通过第一牺牲层304-1进行支撑，保证了半导体器件的结构稳定性。
本申请实施例通过氧化处理和离子注入处理调整第一牺牲层和第二牺牲层的离子掺杂浓度，使得第二牺牲层中氧化硅的致密度低于第一牺牲层中氧化硅的致密度，第二牺牲层的刻蚀速率大于第一牺牲层的刻蚀速率；同时通过离子注入处理使得第二牺牲层在第二方向上的高度可控，使得后续去除第二牺牲层形成的空气间隙的深度可控，不仅能够有效的减少寄生电容，还能够保证半导体器件的结构稳定性。
接下来请参照图3e，执行步骤S205，形成覆盖第一牺牲层304-1和第二牺牲层304-2侧壁的第二隔离层305，第二隔离层305的材质可以与第一隔离层303的材质相同或不同。第二隔离层305在第二方向上与第二牺牲层304-2平齐。
接下来请参照图3f，在形成第二隔离层305之后，本申请实施例提供的技术方案可以移除部分第一隔离层303、第二牺牲层304-2和第二隔离层305，以使位线结构302在第二方向上突出于第一隔离层303、第二牺牲层304-2和第二隔离层305。如此，相邻的两个位线结构302的顶部之间的宽度变大，后续在位线结构和隔离结构上形成金属层时，不会因为相邻的两个位线结构302之间宽度不够，而导致金属层中出现空气间隙，而影响金属层的导电性能，提高了半导体器件的性能。
在一些实施例中，可以采用湿法刻蚀或干法刻蚀的方式去除部分第一隔离层303、第二牺牲层304-2和第二隔离层305，剩余的第一隔离层303、剩余的第二牺牲层304-2和剩余的第二隔离层305在第二方向上的高度相同。
接下来请参照图3g，执行步骤S206，在相邻第二隔离层305之间，沿第二方向在半导体基底301上依次形成接触层306和金属层307。
在一些实施例中，可以采用低压力化学气相沉积法（Low Pressure ChemicalVapor Deposition，LPCVD）的方式形成接触层306，接触层306的材质可以是多晶硅，在形成多晶硅时，反应气体可以是乙硅烷（Si2H6）等气体，制程温度控制在380℃至500℃之间，制程压力控制在1torr至3torr之间。这里，在形成接触层306时，可以通过不同的温度、压力或离子掺杂浓度，在接触层306中形成不同离子浓度梯度的多晶硅层，本申请实施例对接触层306中多晶硅层的数量不做限制。
在一些实施例中，金属层307可以用于保护接触层306。
在一些实施例中，在形成接触层306之后，形成金属层307之前，可以在接触层表面依次形成第一导电层308和第二导电层309，第一导电层308和第二导电层309的材料可以包括铜（Cu）、硅化钴（CoSi2）、氮化钛（TiN）、氮化钽（TaN）、氮化铪（HfN）、氮化铝钽（TaAlN）或氮化铝钛（TiAlN）等材料。
接下来，沿第二方向，形成覆盖位线结构302表面、第一隔离层303表面、第二牺牲层304-2表面、第二隔离层305表面和第二导电层309表面的金属层307，金属层307的材质可以是钨或钴等金属材料。
接下来执行步骤S207，去除第二牺牲层304-2，形成位于第一隔离层303和第二隔离层305之间的空气间隙310。
在一些实施例中，在去除第二牺牲层304-2之前还需移除部分金属层307，以暴露出第二牺牲层304-2。在一些实施例可以一次去除每一第二牺牲层304-2上方的部分金属层307，也可以依次去除，本申请实施例以一次去除每一第二牺牲层304-2上方的部分金属层307为例进行解释。如图3h至3j所示，可以通过光罩、干法蚀刻或湿法蚀刻的方式去除部分金属层307形成开口311，开口311显露第二牺牲层304-2，并基于开口311，通过湿法刻蚀去除第二牺牲层304-2，形成位于第一隔离层303和第二隔离层305之间的空气间隙310。
需要说明的是，如果在形成第二隔离层305之后（即附图3e对应的工艺步骤）去除第二牺牲层304-2，这时需要在除第二牺牲层304-2表面之外的其他结构表面形成掩膜层，掩膜层用于在通过湿法刻蚀去除第二牺牲层304-2时，保护其他结构不被刻蚀，后续工艺之前还需要去除掩膜层，工艺步骤相对复杂，且这样在去除掩膜层时会对其他结构表面造成损伤，导致结构表面不平整和在同结构之间会形成空隙等问题，因此，本申请实施例在形成金属层307之后，再去除第二牺牲层304-2，避免了上述问题。
在一些实施例中，在形成空气间隙310之后，在相邻的位线结构302之间填充开口311，再次形成金属层307，金属层307覆盖第一隔离层303和第二隔离层305，以形成第一隔离层303和第二隔离层305之间的空气间隙310。由于空气间隙310的介电常数较低，由此可以降低寄生电容。
本申请实施例在位线结构和接触层之间形成了第一隔离层、第一牺牲层、第二牺牲层和第二隔离层构成的侧壁结构，其中，侧壁结构中第一牺牲层与第二牺牲层的离子掺杂浓度不同，使得第二牺牲层的刻蚀速率大于第一牺牲层的刻蚀速率，因此，在去除第一隔离层和第二隔离层之间的第二牺牲层时，既可以使得第一隔离层和第二隔离层之间形成空气间隙，具有空气间隙的隔离结构能够在线宽微缩的DRAM器件中，减少位线结构和接触层之间的寄生电容，也可以在第一隔离层和第二隔离层之间保留第一牺牲层，从而通过第一牺牲层对位线结构进行保护，保证了半导体器件的结构不被破坏，提升了半导体器件的良率和性能。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
以上所述，仅为本公开的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (14)
1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供半导体基底；
在所述半导体基底上形成沿第一方向间隔排布的多个位线结构；
在相邻的所述位线结构之间，形成覆盖每一所述位线结构侧壁的第一隔离层；
形成覆盖所述第一隔离层表面、且在第二方向上堆叠的第一牺牲层和第二牺牲层，所述第二牺牲层的离子掺杂浓度大于所述第一牺牲层的离子掺杂浓度；其中，所述第一方向垂直于所述第二方向，且所述第二方向垂直于所述半导体基底的表面；
形成覆盖所述第一牺牲层和所述第二牺牲层侧壁的第二隔离层；
在相邻所述第二隔离层之间，沿所述第二方向在所述半导体基底上依次形成接触层和金属层；
去除所述第二牺牲层，形成位于所述第一隔离层和所述第二隔离层之间的空气间隙。
2.根据权利要求1所述的方法，其特征在于，形成所述第一隔离层的步骤包括：
通过化学气相沉积的方式在所述位线结构的侧壁上形成所述第一隔离层，所述第一隔离层在所述第一方向上具有第一宽度。
3.根据权利要求2所述的方法，其特征在于，形成所述第一牺牲层和所述第二牺牲层的步骤包括：
在所述第一方向上，对所述第一隔离层的侧壁进行氧化处理，形成具有第二宽度的牺牲层；其中，所述第一宽度大于所述第二宽度；
对所述牺牲层进行离子注入处理，以分别形成所述第一牺牲层和所述第二牺牲层。
4.根据权利要求3所述的方法，其特征在于，所述第二牺牲层的离子掺杂类型与所述第一牺牲层的离子掺杂类型相同。
5.根据权利要求1所述的方法，其特征在于，在所述第二方向上，所述第一牺牲层的顶部的离子掺杂浓度大于所述第一牺牲层的底部的离子掺杂浓度。
6.根据权利要求3所述的方法，其特征在于，所述第二牺牲层的离子掺杂类型与所述第一牺牲层的离子掺杂类型不同，所述第二牺牲层的刻蚀速率大于所述第一牺牲层的刻蚀速率。
7.根据权利要求1所述的方法，其特征在于，在形成所述接触层之后，所述方法还包括：
在所述接触层表面依次形成第一导电层和第二导电层。
8.根据权利要求7所述的方法，其特征在于，形成所述金属层的步骤包括：
沿所述第二方向，形成覆盖所述位线结构表面、所述第一隔离层表面、所述第二牺牲层表面、所述第二隔离层表面和所述第二导电层表面的所述金属层。
9.根据权利要求1所述的方法，其特征在于，在形成所述第二隔离层之后，在形成所述接触层和所述金属层之前，所述方法还包括：
移除部分所述第一隔离层、所述第二牺牲层和所述第二隔离层，以使所述位线结构在所述第二方向上突出于所述第一隔离层、所述第二牺牲层和所述第二隔离层。
10.根据权利要求9所述的方法，其特征在于，在去除所述第二牺牲层之前，所述方法还包括：
移除部分所述金属层，以暴露出所述第二牺牲层。
11.根据权利要求10所述的方法，其特征在于，形成所述空气间隙的步骤包括：
通过湿法刻蚀工艺移除所述第二牺牲层，保留所述第一牺牲层；
在相邻的所述位线结构之间再次形成所述金属层，所述金属层覆盖所述第一隔离层和所述第二隔离层，以形成所述空气间隙。
12.根据权利要求1所述的方法，其特征在于，形成所述位线结构的步骤包括：
形成位线接触层于所述半导体基底上；
形成位线金属层于所述位线接触层上；
形成覆盖层于所述位线金属层上；
其中，所述位线接触层包括多个堆叠的多晶硅层，在多个所述多晶硅层中，远离所述半导体基底的一端的离子掺杂浓度小于靠近所述半导体基底的一端的离子掺杂浓度。
13.一种半导体器件，其特征在于，所述半导体器件包括：
半导体基底；
多个位线结构，位于所述半导体基底上，并沿第一方向间隔排布；
第一隔离层，位于所述位线结构侧壁；
第一牺牲层，位于所述第一隔离层侧壁，且在第二方向上，所述第一牺牲层的高度小于所述第一隔离层的高度；其中，在所述第二方向上，所述第一牺牲层的顶部的离子掺杂浓度大于所述第一牺牲层的底部的离子掺杂浓度；所述第一方向垂直于所述第二方向，且所述第二方向垂直于所述半导体基底的表面；
第二隔离层，位于所述第一牺牲层侧壁，且与所述第一隔离层之间具有位于所述第一牺牲层上的空气间隙；
接触层，位于相邻的两个所述第二隔离层之间，且位于所述半导体基底表面；
金属层，位于所述接触层在所述第二方向上的表面，且覆盖所述位线结构。
14.根据权利要求13所述的半导体器件，其特征在于，所述位线结构包括：
位线接触层；
位线金属层，位于所述位线接触层上；
覆盖层，位于所述位线金属层上；
其中，所述第一牺牲层的高度大于所述位线接触层的高度；所述位线接触层的顶部的离子掺杂浓度小于所述位线接触层的底部的离子掺杂浓度。
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