KR102395192B1 - 에어 스페이서를 포함하는 반도체 소자 - Google Patents

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Abstract

에어 스페이서를 포함하는 반도체 소자를 개시한다. 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판, 복수의 활성 영역 위에 형성되는 도전 패턴, 및 복수의 활성 영역 위에서 에어 스페이서를 사이에 두고 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체를 포함하되, 제1 및 제2 도전 라인 구조체는 각각, 도전 라인, 및 도전 라인의 상면 및 측벽을 덮으며 각각 제1 폭을 가지는 하측 부분과 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지는 도전 라인 마스크층을 포함하고, 에어 스페이서는 기판의 주면에 대하여 수직 방향으로 도전 라인 마스크층의 하측 부분의 측벽을 따라서 연장되어, 도전 라인 마스크층의 상기 상측 부분의 측벽의 일부분 상까지 연장된다.

Description

에어 스페이서를 포함하는 반도체 소자{Semiconductor device having air spacers and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 에어 스페이서를 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 도전 라인과 이들 사이에 개재되는 복수의 콘택 플러그와 같은 도전 패턴과의 사이의 이격 거리가 점차 감소되고, 이로 인해 기생 커패시턴스가 증가되어 동작 속도 또는 리프레시 특성에 악영향을 미칠 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 기생 커패시턴스를 최소화할 수 있도록 에어 스페이서를 가지는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판, 상기 복수의 활성 영역 위에 형성되는 도전 패턴 및 상기 복수의 활성 영역 위의 상기 도전 패턴의 양측에서 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체를 포함하되, 상기 제1 및 제2 도전 라인 구조체는 각각, 도전 라인 및 상기 도전 라인의 상면 및 측벽을 덮는 도전 라인 마스크층을 포함하고, 상기 도전 라인 마스크층은 각각 제1 폭을 가지는 하측 부분과 상기 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지고, 상기 에어 스페이서는 상기 도전 라인 마스크층의 하측 부분의 측벽 상에 위치하는 제1 에어 스페이서와 상기 제1 에어 스페이서와 연통하며 상기 도전 라인 마스크층의 상측 부분의 측벽 상에 위치하는 제2 에어 스페이서로 이루어진다.
상기 에어 스페이서는 상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계 부근에서 비선형 경로를 따라 연장되는 공간 내에 형성될 수 있다.
상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계는, 상기 도전 라인의 상면보다 높은 레벨을 가질 수 있다.
상기 제1 에어 스페이서는 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제1 에어 스페이서는 상단이 실질적으로 일정한 레벨을 가지며 상기 제1 방향으로 연장될 수 있다.
상기 제2 에어 스페이서는 상기 도전 패턴의 주위를 링 형상으로 포위할 수 있다.
상기 제2 에어 스페이서는, 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이, 및 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에서 각각 상기 제1 에어 스페이서와 연통할 수 있다.
상기 제2 에어 스페이서는 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제2 에어 스페이서는, 상기 기판의 주면에 대하여 수직 방향으로 상기 제1 에어 스페이서와 중첩되는 제1 부분과, 상기 제1 에어 스페이서와 중첩되지 않는 제2 부분을 포함할 수 있다.
상기 제2 스페이서 중 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 부분과 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 부분은, 상기 도전 패턴을 중심으로 상호 비대칭 형상을 가질 수 있다.
상기 도전 패턴을 중심으로 하여, 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 상기 제2 에어 스페이서와, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 상기 제2 에어 스페이서는 서로 다른 높이를 가질 수 있다.
상기 도전 라인 마스크층의 상기 하측 부분의 상기 제1 폭은, 상기 기판의 주면에 대하여 수직 방향으로 실질적으로 일정한 값을 가질 수 있다.
상기 도전 패턴은 상기 제1 및 제2 도전 라인 구조체 사이에 위치하는 제1 도전 패턴과, 상기 제1 도전 패턴과 연결되고 상기 제1 및 제2 도전 라인 구조체 사이로부터 상기 제1 및 제2 도전 라인 구조체 중 어느 하나의 상면까지 연장되는 제2 도전 패턴으로 이루어질 수 있다.
상기 도전 라인 구조체의 상기 하측 부분의 상단과 상기 제1 도전 패턴의 상면은 동일한 레벨을 가질 수 있다.
상기 도전 라인 구조체의 상기 하측 부분의 상단은, 상기 제1 도전 패턴의 상면보다 높은 레벨을 가질 수 있다.
상기 제1 도전 패턴의 상면은 상기 도전 라인의 상면보다 높은 레벨을 가질 수 있다.
상기 제2 도전 패턴은 상기 제2 에어 스페이서의 일부분의 상단을 덮을 수 있다.
상기 제2 도전 패턴에 의하여 상단이 덮이는 상기 제2 에어 스페이서의 부분의 상단은, 상기 제2 도전 패턴에 의하여 상단이 덮이지 않는 상기 제2 에어 스페이서의 부분의 상단보다 높은 레벨을 가질 수 있다.
본 발명에 따른 반도체 소자는, 복수의 활성 영역을 가지는 기판, 상기 복수의 활성 영역과 전기적으로 연결되며 상기 복수의 활성 영역 위에 형성되는 도전 패턴 및 상기 복수의 활성 영역 위에서, 에어 스페이서를 사이에 두고 상기 도전 패턴의 양 측벽에 각각 대면하고 제1 방향으로 연장되는 한쌍의 도전 라인 구조체를 포함하되, 상기 한쌍의 도전 라인 구조체는 각각, 도전 라인, 및 상기 도전 라인의 상면 및 측벽을 덮으며 상기 기판의 주면에 대하여 수직 방향으로 실질적으로 일정한 폭을 가지는 하측 부분과 상기 하측 부분보다 좁은 폭을 가지는 상측 부분으로 이루어지는 도전 라인 마스크층을 포함하고, 상기 에어 스페이서는, 상기 한 쌍의 도전 라인 구조체와 상기 도전 패턴과의 사이에서 상기 도전 패턴을 중심으로 상호 비대칭 형상을 가진다.
상기 에어 스페이스는 서로 연통하며, 상기 도전 라인 마스크층의 상기 하측 부분의 측벽 상에 위치하는 제1 에어 스페이서와 상기 도전 라인 마스크층의 상기 상측 부분의 측벽 상에 위치하는 제2 에어 스페이서로 이루어지며, 상기 제1 에어 스페이서는, 상기 한 쌍의 도전 라인 구조체와 상기 도전 패턴과의 사이에서 상기 도전 패턴을 중심으로 상호 대칭 형상을 가질 수 있다.
상기 제1 에어 스페이서는 상단이 실질적으로 일정한 레벨을 가지며 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제2 에어 스페이서는, 상기 한 쌍의 도전 라인 구조체와 상기 도전 패턴과의 사이에서 상기 도전 패턴을 중심으로 서로 다른 높이를 가질 수 있다.
상기 제1 에어 스페이서와 상기 제2 에어 스페이서는 상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계 부근에서 비선형 경로를 따라 연장되는 공간 내에 형성될 수 있다.
상기 제2 에어 스페이서는 상기 도전 패턴의 주위를 링 형상으로 포위하여, 상기 한 쌍의 도전 라인 구조체와 상기 도전 패턴과의 사이에서 각각 상기 제1 에어 스페이서와 연통할 수 있다.
상기 제2 에어 스페이서는 상기 제1 방향으로 연장되는 라인 형상을 가지며, 상기 도전 패턴의 한 측벽과 상기 한쌍의 도전 라인 구조체 중 어느 하나와의 사이에 위치하는 상기 제1 에어 스페이서와 상기 제2 에어 스페이서는 상기 제1 방향을 따라서 연속적으로 연통할 수 있다.
상기 제1 에어 스페이서의 상단은 상기 도전 라인의 상면보다 높은 레벨을 가질 수 있다.
본 발명에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판, 상기 복수의 활성 영역 위에 형성되는 도전 패턴 및 상기 복수의 활성 영역 위에서, 에어 스페이서를 사이에 두고 상기 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체를 포함하되, 상기 제1 및 제2 도전 라인 구조체는 각각, 도전 라인, 및 상기 도전 라인의 상면 및 측벽을 덮으며 각각 제1 폭을 가지는 하측 부분과 상기 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지는 도전 라인 마스크층을 포함하고, 상기 에어 스페이서는, 상기 기판의 주면에 대하여 수직 방향으로 상기 도전 라인 마스크층의 하측 부분의 측벽을 따라서 연장되어, 상기 도전 라인 마스크층의 상기 상측 부분의 측벽의 일부분 상까지 연장된다.
상기 도전 패턴을 중심으로 하여, 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 상기 에어 스페이서와, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 상기 에어 스페이서는 상호 비대칭 형상을 가질 수 있다.
상기 에어 스페이서는, 상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계 부근에서 비선형 경로를 따라 연장되는 공간 내에 형성될 수 있다.
상기 에어 스페이서 중 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 부분과, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 부분은, 상기 도전 패턴을 중심으로 하여 서로 다른 높이를 가질 수 있다.
본 발명에 따른 반도체 소자는 제1 콘택 플러그와 제2 콘택 플러그로 이루어지는 콘택 플러그를 가지며, 제2 콘택 플러그가 제1 콘택 플러그와 연결되기 위한 마진을 확보하기 위하여 제2 콘택 플러그가 형성되는 콘택홀을 확정하는 경우에도, 에어 스페이서 형성을 위한 에어 패스가 확장된다. 따라서 콘택 플러그 형성을 위한 공정 마진이 확보되고, 에어 스페이서가 기생 커패시턴스를 감소시켜 소자 특성도 함께 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a 내지 도 9b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자가 포함하는 에어 스페이서 및 에어 스페이서를 형성하기 위한 에어 패스를 나타내는 평면 배치도이다.
도 11 내지 도 21은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 22는 본 발명의 일 실시 예에 따른 반도체 소자가 포함하는 에어 스페이서 및 에어 스페이서를 형성하기 위한 에어 패스를 나타내는 평면 배치도이다.
도 23 내지 도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 27은 본 발명의 일 실시 예에 따른 반도체 소자를 나타내는 블록도이다.
도 28는 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 29는 본 발명의 일 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성 요소들을 설명하기 위하여 사용되지만, 이들 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 1을 참조하면, 반도체 소자(1)는 복수의 활성 영역(ACT)을 포함한다. 복수의 활성 영역(ACT)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 복수의 활성 영역 각각은 제1 방향(x 방향)에 대한 사선 방향으로 연장되는 장축을 가질 수 있다. 복수의 활성 영역(ACT)을 가로질러 복수의 워드 라인(WL)이 제1 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향(X 방향)과 다른 제2 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 제2 방향(Y 방향)은 예를 들면, 제1 방향(X 방향)과 직교할 수 있다.
복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다. 하나의 활성 영역(ACT)은 각각, 하나의 다이렉트 콘택(DC)과 전기적으로 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 베리드 콘택(BC, buried contact)가 형성될 수 있다. 일부 실시예들에서, 복수의 베리드 콘택(BC)은 상호 인접한 2 개의 비트 라인(BL) 사이의 공간의 길이 방향인 제2 방향(Y 방향)을 따라서 이격되며 배치될 수 있다.
비트 라인(BL)과 복수의 베리드 콘택(BC) 사이에는 에어 스페이서가 형성될 수 있다. 에어 스페이서 및 그 형성 방법에 대해서는 도 2a 내지 도 26을 통하여 자세하게 설명하도록 한다.
복수의 베리드 콘택(BC)은 커패시터 하부 전극(도시 생략)을 활성 영역(ACT)에 전기적으로 연결시키는 역할을 할 수 있다. 하나의 활성 영역(ACT)은 각각, 2개의 베리드 콘택(BC)과 전기적으로 연결될 수 있다.
복수의 랜딩 패드(LP, landing pad) 각각은 복수의 베리드 콘택(BC) 각각과 전기적으로 연결될 수 있다. 복수의 랜딩 패드(LP)는 비트 라인(BL)과 적어도 일부분이 중첩될 수 있다. 복수의 랜딩 패드(LP)는 복수의 커패시터의 하부 전극을 활성 영역(ACT)에 전기적으로 연결시키는 역할을 할 수 있다. 복수의 커패시터의 하부 전극은 베리드 콘택(BC) 및 랜딩 패드(LP)를 통하여 활성 영역(ACT)과 전기적으로 연결될 수 있다.
서로 대응되는 하나의 베리드 콘택(BC)과 하나의 랜딩 패드(LP)를 함께 콘택 플러그라 호칭할 수 있으며, 베리드 콘택(BC)과 랜딩 패드(LP)는 각각 제1 콘택 플러그(BC) 및 제2 콘택 플러그(LP)라 병용할 수 있다.
도 2a 내지 도 9b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다. 도 2a, 3a, 4a, 5a, 6a, 7a, 8a 및 9a와 도 2b, 3b, 4b, 5b, 6b, 7b, 8b 및 9b는 서로 다른 방향을 따라서 절단한 단면도들이다. 구체적으로 도 2a, 3a, 4a, 5a, 6a, 7a, 8a 및 9a는 도 1에서 상호 인접한 2 개의 워드 라인(WL) 사이에서 제1 방향(X 방향)을 따라서 연장되는 절단면에 대응하는 부분의 단면도들이고, 도 2b, 3b, 4b, 5b, 6b, 7b, 8b 및 9b는 도 1에서 상호 인접한 2 개의 비트 라인(WL) 사이에서 제2 방향(Y 방향)을 따라서 연장되는 절단면에 대응하는 부분의 단면도들이다.
도 2a 내지 도 2b를 참조하면, 기판(110)에는 소자분리막(112)이 형성되며, 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 복수의 활성 영역(116)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자분리막(112)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자분리막(112)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자분리막(112)은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 소자분리막(112)은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 소자분리막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다.
소자분리막(112)을 형성한 후, 기판(110)에 복수의 워드 라인 트렌치를 형성한다. 상기 복수의 워드 라인 트렌치는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다. 일부 실시 예에서, 상기 복수의 워드 라인 트렌치는 저면에 단차가 형성되도록, 소자분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
복수의 워드 라인(122)은 도 1에 예시한 워드 라인(WL)과 같이 제1 방향(X 방향)을 따라서 상호 평행하게 연장될 수 있다.
일부 실시 예들에서, 워드 라인(122)을 형성한 후, 워드 라인(122)의 양측의 기판(110), 즉 복수의 활성 영역(116)의 상측 일부분에 소스/드레인 영역을 형성할 수 있다. 상기 소스/드레인 영역을 형성하기 위하여, 기판(110)에 불순물 이온을 주입할 수 있다. 다른 일부 실시 예들에서, 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 워드 라인(122) 각각의 상면은 기판(110)의 상면보다 낮은 레벨에 위치된다. 복수의 워드 라인(122)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 일부 실시 예들에서, 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
본 명세서에서 레벨이라 함은, 기판(110)의 주면으로부터 수직 방향으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨이라 함은 기판(110)의 주면으로부터 수직 방향으로의 높이가 동일 또는 일정한 위치를 의미하고, 낮은/높은 레벨이라 함은 기판(110)의 주면으로부터 수직 방향으로의 높이가 낮은/높은 위치를 의미한다.
게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 대략 동일 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
워드 라인(122)과 매몰 절연막(124)을 형성한 후, 기판(110)상에는 복수의 개구(130H)를 가지는 절연막 패턴(130)을 형성할 수 있다. 복수의 개구(130H)는 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시킬 수 있다. 절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 활성 영역(110A)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다. 복수의 개구(130H)가 형성된 절연막 패턴(130)을 형성하는 과정에서 복수의 개구(130H)로 노출되는 기판(110)의 일부분을 함께 제거할 수 있으며, 복수의 다이렉트 콘택(132)은 기판(110) 내로 연장될 수 있다. 활성 영역(116) 중 다이렉트 콘택(132)과 접하는 부분은 소스 영역(116S)일 수 있다. 하나의 다이렉트 콘택(132)은 도 1에 예시한 다이렉트 콘택(DC)과 같이, 하나의 활성 영역(116)과 전기적으로 연결될 수 있다.
절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 상에는 서로 이격되며 상호 평행하게 연장되는 복수의 비트 라인(142)을 형성한다. 비트 라인(142)은 도전 라인(142)이라 호칭할 수 있다. 복수의 비트 라인(142)은 도 1에 예시한 비트 라인(BL)과 같이 제2 방향(Y 방향)을 따라서 서로 이격되며 상호 평행하게 연장될 수 있다.
일부 실시 예들에서, 비트 라인(142)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함하는 도전 라인일 수 있다. 다른 일부 실시 예들에서, 비트 라인(142)은 적층 구조로 이루어질 수 있다. 예를 들면, 비트 라인(142)은 도핑된 폴리실리콘 및 W, TiN과 같은 금속 또는 금속 질화물의 적층 구조로 이루어질 수 있다. 다른 일부 실시 예들에서 비트 라인(142)을 이루는 도핑된 폴리실리콘과 금속 또는 금속 질화물 사이에는 금속 실리사이드가 더 형성될 수 있다. 복수의 비트 라인(142)은 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
비트 라인(142) 상에는 비트 라인(142)의 상면의 덮도록 적층되는 절연 캡핑 라인(144)이 형성될 수 있다. 절연 캡핑 라인(144)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 절연 캡핑 라인(144)의 두께는 비트 라인(142)의 두께보다 더 클 수 있다.
비트 라인(142)과 절연 캡핑 라인(144)은 기판(110) 상에 비트 라인 물질층 및 절연 캡핑 라인 물질층을 순차적으로 형성한 후, 함께 식각하여 형성할 수 있다. 따라서 절연 캡핑 라인(144)은 비트 라인(142) 상에서, 제2 방향(Y 방향)을 따라서 서로 이격되며 상호 평행하게 연장될 수 있다. 또한 절연 캡핑 라인(144)의 제1 방향(X 방향)으로의 폭은 비트 라인(142)의 제1 방향(X 방향)으로의 폭과 실질적으로 동일할 수 있다. 일부 실시예들에서, 상기 비트 라인 물질층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다.
비트 라인(142)과 절연 캡핑 라인(144)의 측면, 및 절연 캡핑 라인(144)의 상면에는 비트 라인 커버층(146)이 더 형성될 수 있다. 비트 라인 커버층(146)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 일부 실시 예에서, 비트 라인 커버층(146)은 약 30 ∼ 80 Å의 두께를 가지도록 콘포멀(conformal)하게 형성될 수 있다. 절연 캡핑 라인(144)과 비트 라인 커버층(146)을 함께 비트 라인 마스크층(148) 또는 도전 라인 마스크층(148)이라 호칭할 수 있다. 또한 비트 라인(142), 절연 캡핑 라인(144) 및 비트 라인 커버층(146)을 함께 비트 라인 구조체 또는 도전 라인 구조체라 호칭할 수 있다. 복수의 상기 비트 라인 구조체 각각의 사이에는 라인 형상의 공간이 남는다.
비트 라인 마스크층(148)이 형성된 비트 라인(142)의 측벽, 즉 상기 비트 라인 구조체의 측벽에는 제1 희생 스페이서(152)가 형성될 수 있고, 제1 희생 스페이서(152) 상에는 제1 스페이서 커버층(154)이 형성될 수 있다.
제1 희생 스페이서(152)는 비트 라인 커버층(146)이 형성된 기판(110) 상을 콘포멀(conformal)하게 덮는 제1 예비 희생 스페이서층을 형성한 후, 에치백 공정을 통하여 형성할 수 있다. 제1 희생 스페이서(152)는 예를 들면 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다.
제1 스페이서 커버층(154)은 제1 희생 스페이서(152)가 형성된 기판(110) 상을 콘포멀하게 덮도록 형성될 수 있다. 제1 스페이서 커버층(154)은 예를 들면, 실리콘 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 제1 스페이서 커버층(154)은 예를 들면, 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 2a에는 비트 라인 커버층(146)이 절연 캡핑 라인(144)의 상면에도 잔류하는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 비트 라인 커버층(146) 중 절연 캡핑 라인(144)의 상면을 덮는 부분을 포함하는 비트 라인 마스크층(148)의 상측 일부분은 제1 희생 스페이서(152)를 형성하는 과정에서 일부 손실될 수 있다. 또한, 이후에 설명하는 단계들에서도, 식각 공정 또는 에치백 공정 등을 수행할 때 비트 라인 마스크층(148)의 상측 일부분이 일부 손실될 수 있다.
서로 인접하는 상기 비트 라인 구조체 사이에는 제1 콘택홀(140H)을 한정하는 펜스층(145)이 형성될 수 있다. 펜스층(145)은 비트 라인(142), 절연 캡핑 라인(144) 및 비트 라인 커버층(146)이 이루는 상기 비트 라인 구조들 사이의 공간을 따라서, 워드 라인(120) 상에 배치되도록 형성될 수 있다. 펜스층(145)은 예를 들면, 실리콘 질화막으로 이루어질 수 있다. 또는 일부 실시 예에서 펜스층(145)은 실리콘 산화막 및 실리콘 질화막으로 이루어질 수 있다.
도 3a 및 도 3b를 참조하면, 제1 콘택홀(140H)의 일부를 채우며, 활성 영역(116)과 전기적으로 연결되는 제1 콘택 플러그(160)를 형성한다.
제1 콘택 플러그(160)를 형성하기 위하여 제1 콘택홀(140H)의 저면으로부터, 그 하부의 제1 스페이서 커버층(154), 비트 라인 커버층(146) 및 절연막 패턴(130) 각각의 일부분을 제거하여, 기판(110), 즉 활성 영역(116)을 노출시킨다. 일부 실시 예에서, 기판(110)의 일부분을 더 제거할 수 있다.
일부 실시 예에서, 제1 콘택홀(140H)의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 금속 실리사이드층을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택홀(140H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속층을 퇴적한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTS 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드층을 형성한다. 상기 금속층으로서 Co 층을 형성한 경우, 코발트 실리사이드층이 형성된다.
이후, 저면에 기판(110)이 노출되는 제1 콘택홀(140H)을 채우도록 기판(110) 상을 덮는 제1 예비 도전층을 형성한 후, 에치백 공정을 통하여 상기 제1 예비 도전층의 일부분을 제거하여 제1 콘택홀(140H)의 하측 부분에만 상기 제1 예비 도전층의 나머지가 잔류하여 제1 콘택 플러그(160)를 형성한다. 일부 실시 예에서, 제1 콘택 플러그(160)는 Ti/TiN 적층 구조로 이루어지는 배리어막, 및 상기 배리어막 상에 형성되며 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 이루어지는 플러그 물질층을 포함할 수 있다.
제1 콘택 플러그(160)의 상면은 비트 라인(142)의 상면과 같거나 비트 라인(142)의 상면보다 적어도 높은 레벨을 가질 수 있고, 비트 라인 마스크층(148)의 상면보다는 낮은 레벨을 가질 수 있다.
제1 콘택 플러그(160)를 형성하기 위한 에치백 공정을 통하여 제1 콘택 플러그(160)의 상면보다 상측에 있는 제1 희생 스페이서(152)의 부분 및 제1 스페이서 커버층(154)의 부분이 함께 제거될 수 있다. 또는 제1 콘택 플러그(160)를 형성한 후, 제1 콘택 플러그(160)의 상면보다 상측에 있는 제1 희생 스페이서(152)의 부분 및 제1 스페이서 커버층(154)의 부분을 제거하는 공정을 추가로 수행할 수 있다. 일부 실시 예에서, 제1 희생 스페이서(152), 제1 스페이서 커버층(154) 및 제1 콘택 플러그(160) 각각의 최상단은 실질적으로 동일한 레벨을 가질 수 있다.
별도로 도시하지는 않았으나, 제1 콘택 플러그(160)를 형성하는 과정에서 비트 라인 마스크층(148) 및/또는 펜스층(145)의 상측 일부분도 함께 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 비트 라인 마스크층(148) 및 펜스층(145)을 노출된 표면으로부터 일부분을 제거하여, 제2 콘택홀(140Ha)을 형성한다. 제2 콘택홀(140Ha)은, 도 3a 및 도 3b에 보인 제1 콘택홀(140H) 중 제1 희생 스페이서(152), 제1 스페이서 커버층(154) 및 제1 콘택 플러그(160)에 의하여 채워지지 않은 부분을 확장하여 형성할 수 있다. 따라서 제2 콘택홀(140Ha)은 도 2a 내지 도 3b에 보인 제1 콘택홀(140H)보다 큰 폭을 가질 수 있다. 제2 콘택홀(140Ha)을 형성하기 위하여 습식 식각(wet etch) 또는 케미컬 건식 식각(chemical dry etch) 공정이 수행될 수 있다.
제2 콘택홀(140Ha)을 형성함에 따라, 비트 라인 마스크층(148) 및 펜스층(145)은 하측 부분(148B)보다 상측 부분(148T)이 좁은 폭을 가질 수 있다. 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)은, 비트 라인 커버층(146)이 모두 제거될 수 있다. 또는 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)은, 비트 라인 커버층(146)이 모두 제거되고, 절연 캡핑 라인(144)의 일부분이 더 제거될 수 있다. 예를 들면, 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)의 폭은 비트 라인(142)의 폭과 같거나 작은 값을 가질 수 있다.
비트 라인 마스크층(148)의 상측 부분(148T)의 폭을 좁게 하기 위하여, 비트 라인 마스크층(148)의 일부분을 제거하여도 비트 라인(142)이 노출되지 않도록, 비트 라인 마스크층(148)의 상측 부분(148T)과 하측 부분(148B)의 경계는 비트 라인(142)의 상면보다 높은 레벨을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 제2 콘택홀(140Ha)이 형성된 기판(110) 상을 콘포멀(conformal)하게 덮는 제2 예비 희생 스페이서층(172a)을 형성한다. 제2 예비 희생 스페이서층(172a)은 제2 콘택홀(140Ha)의 내면을 덮되, 제2 콘택홀(140Ha)을 모두 채우지 않도록 형성될 수 있다. 제2 예비 희생 스페이서층(172a)은 예를 들면 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다.
제2 예비 희생 스페이서층(172a) 중 비트 라인 마스크층(148) 및 펜스층(145)의 측벽에 형성된 부분은 기판(110)의 주면에 대하여 수직 방향(Z 방향)으로 제1 희생 스페이서(152)와 적어도 일부분이 오버랩되도록 형성될 수 있다. 제2 예비 희생 스페이서층(172a)의 두께는, 제2 콘택홀(140Ha)을 형성하기 위하여 제거된 비트 라인 마스크층(148) 및 펜스층(145)의 두께보다 큰 값을 가질 수 있다.
도 6a 및 도 6b를 참조하면, 에치백 공정을 통하여, 도 5a 및 도 5b에 보인 제2 예비 희생 스페이서층(172a)의 일부분을 제거하여, 비트 라인 마스크층(148) 및 펜스층(145)의 측벽을 덮는 제2 희생 스페이서(172)를 형성한다. 제2 희생 스페이서(172)는 비트 라인 마스크층(148)의 상면, 펜스층(145)의 상면, 및 제1 콘택 플러그(160)의 상면을 노출시킬 수 있다. 제2 희생 스페이서(172)의 하면의 적어도 일부분은 제1 희생 스페이서(152)의 상면의 적어도 일부분과 접촉할 수 있다.
이후 제2 희생 스페이서(172)의 노출된 표면을 덮는 제2 스페이서 커버층(174)을 형성한다. 제2 스페이서 커버층(174)은 제2 희생 스페이서(172)가 형성된 기판(110) 상을 콘포멀하게 덮는 예비 스페이서 커버층을 형성한 후, 에치백 공정을 통하여 상기 예비 스페이서 커버층의 일부분을 제거하여 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 제2 콘택홀(140Ha)을 모두 채우도록 기판(110)을 덮는 제2 예비 도전층(180a)을 형성한다. 제2 예비 도전층(180a)은 비트 라인 마스크층(148)의 상면, 펜스층(145)의 상면을 모두 덮도록 형성할 수 있다. 제2 예비 도전층(180a)은 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시 예에서, 제1 콘택 플러그(160)가 도핑된 폴리실리콘으로 이루어진 경우, 제2 예비 도전층(180a)을 형성하기 전에, 노출되는 제1 콘택 플러그(160)의 표면에 금속 실리사이드층을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
도 8a 및 도 8b를 참조하면, 제2 예비 도전층(도 7a 및 도 7b의 180a) 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 도 7a 및 도 7b의 제2 예비 도전층(180a)을 식각하여, 복수의 제1 콘택 플러그(160)에 각각 연결되는 복수의 제2 콘택 플러그(180)를 형성하고, 제2 콘택 플러그(180)를 통해 노출되는 비트 라인 마스크층(148), 및 제2 스페이서 커버층(174) 각각의 일부를 제거하여, 제2 희생 스페이서(172)의 일부분을 노출시키는 복수의 상부 공간(180H)을 형성한다. 복수의 상부 공간(180H)에 의하여 복수의 제2 콘택 플러그(180)은 서로 분리될 수 있다.
제1 콘택 플러그(160)와 제2 콘택 플러그(180)를 함께 콘택 플러그(160, 180) 또는 도전 패턴(160, 180)이라 호칭할 수 있으며, 제1 콘택 플러그(160)와 제2 콘택 플러그(180)는 각각 제1 도전 패턴(160)과 제2 도전 패턴(180)이라 호칭할 수 있다. 비트 라인(142) 및 비트 라인(142)을 감싸는 비트 라인 마스크층(148)은, 비트 라인 구조체(149)라 호칭할 수 있다.
제1 콘택 플러그(160)는 서로 인접하는 비트 라인 구조체(149) 사이에 위치하고, 제2 콘택 플러그(180)는 서로 인접하는 비트 라인 구조체(149) 사이로부터 비트 라인 구조체(149)의 상면까지 연장될 수 있다. 구체적으로, 제2 콘택 플러그(180)는 도 4a 및 도 4b에 보인 제2 콘택홀(140Ha) 내부 및 비트 라인 구조체(149)의 상면 상에 걸쳐서 형성될 수 있다. 도 4a 및 도 4b에서 설명한 것과 같이, 제2 콘택홀(140Ha)은 제1 콘택홀(도 3a 및 도 3b의 140H)보다 큰 폭을 가지므로, 상부 공간(180H)을 형성하여도 제2 콘택 플러그(180)가 제1 콘택 플러그(160)와 연결되기 위한 마진이 확보될 수 있다.
일부 실시예들에서, 상기 복수의 마스크 패턴은, 도 1에 예시한 복수의 랜딩 패드(LP)와 유사하게, 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 상기 복수의 마스크 패턴은 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
복수의 상부 공간(180H)을 형성하는 과정에서 제2 희생 스페이서(172)의 상측 일부분도 함께 제거될 수 있다. 구체적으로, 복수의 상부 공간(180H)에 해당하는 부분의 제2 희생 스페이서(172)의 상측 일부분은 제거되고, 제2 콘택 플러그(180) 하측의 제2 희생 스페이서(172)의 상측 일부분은 제거되지 않을 수 있다. 상측 일부분이 제거되어, 복수의 상부 공간(180H)을 통하여 노출되는 제2 희생 스페이서(172)의 표면은 에어 패스(AP)가 될 수 있다.
도 9a 및 도 9b를 참조하면, 복수의 상부 공간(180H)을 통하여 노출되는 복수의 제2 희생 스페이서(도 8a 및 도 8b의 172)를 제거하여, 비트 라인 구조체(149)와 콘택 플러그(160, 180) 사이에 에어 스페이서(AG)를 가지는 반도체 소자(100)를 형성한다. 에어 스페이서(AG)는 비트 라인 구조체(149)에 포함되는 비트 라인(142)과 콘택 플러그(160, 180) 사이의 기생 커패시턴스를 감소시킬 수 있다.
복수의 상부 공간(180H)을 통하여 노출되는 제2 희생 스페이서(172)의 표면은 에어 스페이서(AG)를 형성하기 위한 에어 패스(AP)가 될 수 있다. 즉, 에어 패스(AP)를 통하여 제2 희생 스페이서(172)를 제거할 수 있다. 복수의 제2 희생 스페이서(172)를 제거하기 위하여 습식 식각 공정 또는 케미컬 건식 식각 공정을 이용할 수 있다.
이후, 기판(110) 상에 절연 물질을 퇴직하여, 상부 공간(180H) 내부를 채우는 매립 캡핑층(도시 생략)을 형성한다. 상기 매립 캡핑층은 에어 스페이서(AG)의 상측 일부분을 채우며, 에어 패스(AP)를 메울 수 있다. 이를 통하여 외부와 고립되는 에어 스페이서(AG)를 형성할 수 있다.
일부 실시 예에서, 제2 콘택 플러그(180)와 연결되는 스토리지 노드(도시 생략), 상기 스토리지 노드를 덮는 커패시터 유전막(도시 생략), 및 상기 커패시터 유전막을 덮는 상부 전극(도시 생략)을 포함하는 커패시터를 더 형성할 수 있다.
비트 라인 구조체(149)는 제1 폭(W1)을 가지는 하측 부분과 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 상측 부분으로 이루어질 수 있다.
비트 라인 구조체(149)의 상기 하측 부분의 내부에는 비트 라인(142)이 매립되며, 비트 라인(142)의 측면과 상면은 비트 라인 마스크층(148)이 감쌀 수 있다. 따라서 비트 라인 구조체(149)의 상기 하측 부분에 포함되는 비트 라인 마스크층(148)의 부분, 즉 비트 라인 마스크층(148)의 하측 부분(148B) 또한 제1 폭(W1)을 가질 수 있다. 비트 라인 구조체(149)의 상기 상측 부분에는 비트 라인(142)이 포함되지 않으며, 비트 라인 구조체(149)의 상기 상측 부분, 즉 비트 라인 마스크층(148)의 상측 부분(148T) 또한 제2 폭(W2)을 가질 수 있다.
비트 라인 마스크층(148)의 하측 부분(148B)은 실질적으로 동일한 폭을 가지는 비트 라인(142)과 절연 캡핑 라인(144)의 측면에 콘포멀하게 형성된 비트 라인 커버층(146) 및 절연 캡핑 라인(144)을 포함하므로, 비트 라인 마스크층(148)의 하측 부분(148B)의 제1 폭(W1)은 실질적으로 일정한 값을 가질 수 있다. 제1 폭(W1)의 가지는 비트 라인 마스크층(148)의 하측 부분(148B)의 상단은 제1 콘택 플러그(160)의 상면과 동일한 레벨을 가질 수 있다.
비트 라인 마스크층(148)의 상측 부분(148T)의 제2 폭(W2)은 제1 폭(W1)보다 작은 값을 가지되, 비트 라인 마스크층(148)의 상측 부분(148T)의 적어도 일부분에서 변화하는 값을 가질 수 있다.
에어 스페이서(AG)는 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽을 따라서 기판(110)의 주면에 대하여 수직 방향(Z 방향)으로 연장되어, 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽의 일부분 상까지 연장될 수 있다. 에어 스페이서(AG)은 하측에 위치하는 제1 에어 스페이서(AG1) 및 상측에 위치하며 제1 에어 스페이서(AG1)와 연통하는 제2 에어 스페이서(AG2)를 포함할 수 있다. 제1 에어 스페이서(AG1)는 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽 상에 위치하고, 제2 에어 스페이서(AG2)는 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽 상에 위치할 수 있다. 구체적으로, 제1 에어 스페이서(AG1)는 비트 라인 마스크층(148)의 하측 부분(148B)과 콘택 플러그(160, 180) 사이에 위치할 수 있고, 제2 에어 스페이서(AG2)는 비트 라인 마스크층(148)의 상측 부분(148T)과 콘택 플러그(160, 180) 사이에 위치할 수 있다. 즉, 제1 에어 스페이서(AG1)는 제1 콘택 플러그(160)의 상면보다 낮은 레벨을 가지는 에어 스페이서(AG)의 부분일 수 있고, 제2 에어 스페이서(AG2)는 제1 콘택 플러그(160)의 상면보다 높은 레벨을 가지는 에어 스페이서(AG)의 부분일 수 있다. 제1 에어 스페이서(AG1)의 상단은 비트 라인(142)의 상면보다 높은 레벨을 가질 수 있다.
비트 라인 마스크층(148)의 측벽을 따라서 배치되는 에어 스페이서(AG)는 굴곡을 가지도록, 비트 라인 마스크층(148)의 하측 부분(148B)과 상측 부분(148T)의 경계 부근, 즉 제1 에어 스페이서(AG1)와 제2 에어 스페이서(AG2)가 연통되는 부분에서 비선형 경로를 따라서 연장되는 공간 내에 형성될 수 있다. 즉, 에어 스페이서(AG)는, 제1 에어 스페이서(AG1)가 기판(110)의 주면에 대하여 수직 방향(Z 방향)으로 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽을 따라서 연장되다가 제1 콘택 플러그(160)의 상면의 레벨에서 굴곡을 가지고, 제2 에어 스페이서(AG2)가 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽을 따라서 연장될 수 있다.
콘택 플러그(160, 180)는 서로 인접하는 2개의 비트 라인 구조체(149)와 대면하며 사이에 에어 스페이서(AG)를 가지는 양 측벽을 가질 수 있다. 콘택 플러그(160, 180)와 서로 인접하는 2개의 비트 라인 구조체(149)는 제1 비트 라인 구조체 및 제1 비트 라인 구조체라 호칭할 수 있고, 상기 제1 비트 라인 구조체 및 상기 제2 비트 라인 구조체에 각각 포함되는 비트 라인(142)과 비트 라인 마스크층(148)은 제1 및 제2 비트 라인과 제1 및 제2 비트 라인 마스크층이라 호칭할 수 있고, 상기 제1 비트 라인 및 상기 제2 비트 라인과 각각 대면하는 콘택 플러그(160, 180)의 양 측벽은 제1 측벽 및 제2 측벽이라 호칭할 수 있다. 콘택 플러그(160, 180)의 일 측벽과 대면하는 비트 라인 구조체(149) 사이에 위치하되 상측에 에어 패스(AP)를 가지는 에어 스페이서(AG)의 높이는, 콘택 플러그(160, 180)의 타 측벽과 대면하는 비트 라인 구조체(149) 사이에 위치하되 상측에 에어 패스(AP)를 가지지 않고 제2 콘택 플러그(180)에 의하여 상단이 덮히는 에어 스페이서(AG)의 높이보다 작은 값을 가질 수 있다. 제1 에어 스페이서(AG1)는 실질적으로 동일한 높이, 즉 상단이 실질적으로 일정한 레벨을 가지고 연장되므로, 에어 패스(AP)를 가지는 제2 에어 스페이서(AG2) 부분의 높이는, 에어 패스(AP)를 가지는 않는 제2 에어 스페이서(AG2) 부분의 높이보다 작은 값을 가질 수 있다.
따라서 콘택 플러그(160, 180)를 중심으로 하여 양측의 비트 라인 구조체(149)와의 사이에 각각 위치하는 에어 스페이서(AG)는 상호 비대칭 형상을 가질 수 있다. 구체적으로, 콘택 플러그(160, 180)를 중심으로 하여 양측의 비트 라인 구조체(149)와의 사이에 각각 위치하는 제1 에어 스페이서(AG1)는 상호 대칭 형상을 가질 수 있고, 제2 에어 스페이서(AG2)는 상호 비대칭 형상을 가질 수 있다.
콘택 플러그(160, 180)는 서로 인접하는 2개의 펜스층(145)과 대면하며 사이에 제2 에어 스페이서(AG2)를 가지는 양 측벽을 가질 수 있다. 콘택 플러그(160, 180)를 중심으로 하여 양측의 펜스층(145)과의 사이에 각각 위치하는 제2 에어 스페이서(AG2)는 모두 상측에 에어 패스(AP)를 가지므로, 동일한 높이를 가지는 상호 대칭 형상을 가질 수 있다. 콘택 플러그(160, 180)를 중심으로 하여 양측의 펜스층(145)과의 사이에는 제1 에어 스페이서(AG1)가 형성되지 않을 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자가 포함하는 에어 스페이서 및 에어 스페이서를 형성하기 위한 에어 패스를 나타내는 평면 배치도이다.
도 10을 참조하면, 반도체 소자(100)는 제2 방향(Y 방향)으로 서로 이격되며 상호 평행하게 연장되는 비트 라인(142)과, 비트 라인(142) 사이에 단속적(斷續的)으로 형성된 펜스층(145) 및 비트 라인(142)과 펜스층(145)이 한정되는 영역에 적어도 일부분이 배치되는 콘택 플러그(160, 180)를 포함한다. 비트 라인(142)과 콘택 플러그(160, 180) 사이에는 에어 스페이서(AG)가 형성될 수 있다. 콘택 플러그(160, 180)는 제1 콘택 플러그(160), 및 제1 콘택 플러그(180)와 연결되는 제2 콘택 플러그(180)를 포함한다. 에어 스페이서(AG)는 제1 에어 스페이서(AG1), 및 제1 에어 스페이서(AG1)와 연통하는 제2 에어 스페이서(AG2)를 포함할 수 있다.
제2 콘택 플러그(180)는 서로 인접하는 2개의 비트 라인(142) 사이에 하면을 가지며, 하나의 비트 라인 구조체(149)의 측면 및 상면을 따라서 연장되어, 비트 라인 구조체(149)의 상면보다 높은 레벨의 상면을 가질 수 있다.
제1 콘택 플러그(180)의 상면과 연결되는 제2 콘택 플러그(180)의 하면은 제1 콘택 플러그와 유사한 평면 형상을 가질 수 있다. 제2 콘택 플러그(180)의 상면은 하나의 비트 라인 구조체(149) 상에서 원형의 평면 형상을 가지는 것으로 도시되었으나, 복수의 제2 콘택 플러그(180)가 각각 분리되어 있는 아일랜드 형상을 가지는 한 제2 콘택 플러그(180)의 상면의 평면 형상은 이에 한정되지 않는다.
제1 에어 스페이서(AG1)는 비트 라인(142)의 양측을 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 제2 에어 스페이서(AG2)는 콘택 플러그(160, 180)의 주위를 링 형상으로 포위하는 형상을 가질 수 있다. 제1 에어 스페이서(AG1)와 제2 에어 스페이서(AG2)는 평면적으로 서로 중첩되는 부분, 즉 기판(110)의 주면에 대하여 수직 방향으로 서로 중첩되는 부분을 통하여 서로 연통될 수 있다.
도 9a 및 도 9b를 함께 참조하면, 제1 에어 스페이서(AG1)는 비트 라인 구조체(149)와 제1 콘택 플러그(160) 사이를 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있고, 제2 에어 스페이서(AG2)는 제2 콘택 플러그(180)의 주위를 링 형상으로 포위하는 형상을 가질 수 있다. 제2 에어 스페이서(AG2)는 예를 들면, 사각형의 테두리 형상을 가지고, 제2 콘택 플러그(180)를 포함할 수 있으나, 이에 한정되지 않는다. 제2 에어 스페이서(AG2)는 서로 인접하는 비트 라인 구조체(149) 사이에 배치되는 제2 콘택 플러그(180)의 부분의 평면 형상의 테두리와 유사한 평면 형상을 가질 수 있다. 즉, 인접하는 비트 라인 구조체(149) 사이에 배치되는 제2 콘택 플러그(180)의 부분의 평면 형상이 사각형인 경우, 제2 에어 스페이서(AG2)의 평면 형상은 사각형의 테두리 형상일 수 있고, 제2 콘택 플러그(180)의 부분의 평면 형상이 원형인 경우, 제2 에어 스페이서(AG2)의 평면 형상은 원호 형상일 수 있다.
서로 인접하는 비트 라인 구조체(149) 사이에 배치되는 복수의 제2 에어 스페이서(AG2)는 서로 인접하는 비트 라인 구조체(149) 사이에서 제2 방향(Y 방향)으로 연장되는 2개의 제1 에어 스페이서(AG1)와 모두 연통될 수 있다.
에어 패스(AP)는 제2 에어 스페이서(AG2)의 상측 일부분에 형성될 수 있다. 에어 패스(AP)는 제2 에어 스페이서(AG2) 중 상부 공간(180H) 통해서 노출되는 부분에 형성될 수 있다. 따라서 에어 패스(AP)는 제2 콘택 플러그(180)가 제2 에어 스페이서(AG2)의 상단을 덮고 있는 부분, 즉 기판(110)의 주면에 대하여 수직 방향으로 제2 스페이서(AG2)와 중첩되는 부분에는 형성되지 않을 수 있다. 일부 실시 예에서, 에어 패스(AP)는 U자 형의 평면 형상을 가질 수 있다. 예를 들어, 제2 에어 스페이서(AG2)의 평면 형상이 사각형의 테두리 형상인 경우, 에어 패스(AP)는 사각형의 4개의 변 중 3개의 변에 형성될 수 있다.
제2 방향(Y 방향)으로 연장되는 하나의 제1 에어 스페이서(AG1) 상에서, 에어 패스(AP)는 하나의 제1 에어 스페이서(AG1)의 연장 방향을 따라서 단속적(斷續的)으로 형성될 수 있다. 서로 인접하는 비트 라인 구조체(149) 사이에서 제2 방향(Y 방향)으로 연장되는 2개의 제1 에어 스페이서(AG1) 상에서, 에어 패스(AP)는 2개의 제1 에어 스페이서(AG1) 상에 각각 교대로 형성될 수 있다.
도 9a 내지 도 10을 함께 참조하면, 본 발명에 따른 반도체 소자(100)는 제2 콘택 플러그(180)가 제1 콘택 플러그(160)와 연결되기 위한 마진을 확보하기 위하여 제1 콘택홀(도 3a 및 도 3b의 140H)보다 큰 폭을 가지는 제2 콘택홀(도 4a 및 도 4b의 140Ha)을 형성하여도, 제2 에어 스페이서(AG2)를 통하여 에어 패스(AP)가 확보될 수 있는 바, 공정 마진의 확보 및 소자 특성의 향상을 함께 이를 수 있다.
도 11 내지 도 21은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다. 도 11 내지 도 21은 도 1에서 상호 인접한 2개의 워드 라인(WL) 사이에서 제1 방향(X 방향)을 따라서 연장되는 절단면에 대응하는 부분의 단면도들이다. 도 11 내지 도 21에 대한 설명 중 도 1 내지 도 10과 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성 요소를 나타낸다.
도 11을 참조하면, 기판(110)에는 소자분리막(112)이 형성되며, 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 복수의 활성 영역(116)은 도 1에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 이후, 기판(110), 즉 복수의 활성 영역(116)의 상측 일부분에 소스/드레인 영역을 형성할 수 있다.
기판(110)상에는 복수의 개구(130H)를 가지는 절연막 패턴(130)을 형성할 수 있다. 복수의 개구(130H)는 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시킬 수 있다.
절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 활성 영역(110A)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다. 복수의 개구(130H)가 형성된 절연막 패턴(130)을 형성하는 과정에서 복수의 개구(130H)로 노출되는 기판(110)의 일부분을 함께 제거할 수 있으며, 복수의 다이렉트 콘택(132)은 기판(110) 내로 연장될 수 있다. 활성 영역(116) 중 다이렉트 콘택(132)과 접하는 부분은 소스 영역(116S)일 수 있다. 하나의 다이렉트 콘택(132)은 도 1에 예시한 다이렉트 콘택(DC)과 같이, 하나의 활성 영역(116)과 전기적으로 연결될 수 있다.
절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 상에는 서로 이격되며 상호 평행하게 연장되는 복수의 비트 라인(142)을 형성한다. 복수의 비트 라인(142)은 도 1에 예시한 비트 라인(BL)과 같이 제2 방향(Y 방향)을 따라서 서로 이격되며 상호 평행하게 연장될 수 있다. 복수의 비트 라인(142)은 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
비트 라인(142) 상에는 비트 라인(142)의 상면의 덮도록 적층되는 절연 캡핑 라인(144)이 형성될 수 있다. 절연 캡핑 라인(144)의 두께는 비트 라인(142)의 두께보다 더 클 수 있다.
비트 라인(142)과 절연 캡핑 라인(144)은 기판(110) 상에 비트 라인 물질층 및 절연 캡핑 라인 물질층을 순차적으로 형성한 후, 함께 식각하여 형성할 수 있다. 따라서 절연 캡핑 라인(144)은 비트 라인(142) 상에서, 제2 방향(Y 방향)을 따라서 서로 이격되며 상호 평행하게 연장될 수 있다. 또한 절연 캡핑 라인(144)의 제1 방향(X 방향)으로의 폭은 비트 라인(142)의 제1 방향(X 방향)으로의 폭과 실질적으로 동일할 수 있다. 일부 실시예들에서, 상기 비트 라인 물질층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다.
비트 라인(142)과 절연 캡핑 라인(144)의 측면, 및 절연 캡핑 라인(144)의 상면에는 비트 라인 커버층(146)이 더 형성될 수 있다. 절연 캡핑 라인(144)과 비트 라인 커버층(146)을 함께 비트 라인 마스크층(148)이라 호칭할 수 있다. 또한 비트 라인(142), 절연 캡핑 라인(144) 및 비트 라인 커버층(146)을 함께 비트 라인 구조체라 호칭할 수 있다. 복수의 상기 비트 라인 구조체 각각의 사이에는 라인 형상의 공간인 제1 공간(142H)이 남는다.
도 12를 참조하면, 제1 공간(142H)의 하측 일부분을 채우는 제1 몰드층(210)을 형성한다. 제1 몰드층(210)은 예를 들면, 탄소를 포함하는 물질로 이루어질 수 있다. 제1 몰드층(210)은 예를 들면, ACL(Amorphous Carbon Layer) 또는 SOH(Spin-On Hardmark)를 코팅하여 형성할 수 있다.
제1 몰드층(210)의 상면은 비트 라인(142)의 상면과 같거나 비트 라인(142)의 상면보다 적어도 높은 레벨을 가질 수 있고, 비트 라인 마스크층(148)의 상면보다는 낮은 레벨을 가질 수 있다.
도 13을 참조하면, 비트 라인 마스크층(148)을 노출된 표면으로부터 일부분을 제거하여, 제2 공간(142Ha)을 형성한다. 제2 공간(142Ha)은, 도 12에 보인 제1 공간(142H) 중 제1 몰드층(210)에 의하여 채워지지 않은 부분을 확장하여 형성할 수 있다. 따라서 제2 공간(142Ha)은 도 12에 보인 제1 공간(142H)보다 큰 폭을 가질 수 있다. 제2 공간(142Ha)을 형성하기 위하여 습식 식각(wet etch) 또는 케미컬 건식 식각(chemical dry etch)이 수행될 수 있다.
제2 공간(142Ha)을 형성함에 따라, 비트 라인 마스크층(148)은 하측 부분(148B)보다 상측 부분(148T)이 좁은 폭을 가질 수 있다. 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)은, 비트 라인 커버층(146)이 모두 제거될 수 있다. 또는 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)은, 비트 라인 커버층(146)이 모두 제거되고, 절연 캡핑 라인(144)의 일부분이 더 제거될 수 있다. 예를 들면, 좁은 폭을 가지는 비트 라인 마스크층(148)의 상측 부분(148T)의 폭은 비트 라인(142)의 폭과 같거나 작은 값을 가질 수 있다.
비트 라인 마스크층(148)의 상측 부분(148T)의 폭을 좁게 하기 위하여, 비트 라인 마스크층(148)의 일부분을 제거하여도 비트 라인(142)이 노출되지 않도록, 비트 라인 마스크층(148)의 상측 부분(148T)과 하측 부분(148B)의 경계는 비트 라인(142)의 상면보다 높은 레벨을 가질 수 있다.
도 14를 참조하면, 제1 몰드층(도 13의 210)을 제거하여 제1 몰드층(210)이 채워져 있던 제1 공간(142H)의 하측 일부분과 제2 공간(142Ha)이 연통된 제3 스페이스(142Hb)을 형성한다. 제1 몰드층(210)은 애싱(ashing) 공정을 통하여 제거될 수 있다. 제1 공간(142H)의 하측 일부분의 폭은 제2 공간(142Ha)의 폭보다 좁기 때문에, 제3 공간(142Hb)은 하측 공간의 폭이 좁고, 상측 공간의 폭이 넓을 수 있다.
비트 라인 마스크층(148)의 하측 부분(148B)보다 상측 부분(148T)의 폭이 좁기 때문에, 서로 인접하는 2개의 비트 라인 마스크층(148) 사이에 배치되는 제3 공간(142Hb)은 하측 부분보다 상측 부분의 폭이 넓을 수 있다.
이후, 제3 공간(142Hb)을 가지는 기판(110) 상을 콘포멀하게 덮는 희생 스페이서층(176)을 형성한다. 희생 스페이서층(176)은 제3 공간(142Hb)의 내면을 덮되, 제3 공간(142Hb)을 모두 채우지 않도록 형성될 수 있다. 희생 스페이서층(176)은 예를 들면 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다.
제3 공간(142Hb)의 하측 부분보다 상측 부분의 폭이 넓기 때문에, 비트 라인 마스크층(148)의 하측 부분(148B)과 상측 부분(148T)의 경계 부근, 즉 비트 라인 마스크층(148)의 폭이 좁아지는 부분의 부근에서 희생 스페이서층(176)은 굴곡을 가지도록 비선형 경로를 따라 연장될 수 있다. 즉, 하나의 제3 공간(142Hb)을 한정하는 서로 인접하는 비트 라인 마스크층(148) 각각의 측벽에 형성되는 희생 스페이서층(176) 사이의 거리는, 비트 라인 마스크층(148)의 하측 부분(148B) 상보다 비트 라인 마스크층(148)의 상측 부분(148T) 상에서 더 넓어진다.
도 15를 참조하면, 도 14에 보인 희생 스페이서층(176)이 형성된 기판(110) 상을 콘포멀하게 덮는 제1 스페이서 커버층(178)을 형성한다. 제1 스페이서 커버층(178)은 제3 공간(142Hb)의 내면을 덮는 희생 스페이서층(176)의 표면을 덮되, 제3 공간(142Hb)을 모두 채우지 않도록 형성될 수 있다. 제1 스페이서 커버층(178)은 예를 들면, 실리콘 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 제1 스페이서 커버층(178)은 예를 들면, 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 16을 참조하면, 도 15에 보인 제3 공간(142Hb)의 하측 일부분을 채우는 제2 몰드층(220)을 형성한다. 제2 몰드층(220)은 예를 들면, 탄소를 포함하는 물질로 이루어질 수 있다. 제2 몰드층(220)은 예를 들면, ACL(Amorphous Carbon Layer) 또는 SOH(Spin-On Hardmark)를 코팅하여 형성할 수 있다.
제2 몰드층(220)의 상면은 비트 라인 마스크층(148)의 상측 부분(148T)보다 넓은 폭을 가지는 하측 부분(148B)의 상면과 유사한 레벨을 가질 수 있다. 즉, 제2 몰드층(220)은 제3 공간(142Hb)의 저면으로부터, 제3 공간(142Hb)의 폭이 넓어지는 경계 부근과 유사한 레벨까지를 채울 수 있다. 제3 공간(142Hb) 중 제2 몰드층(220)이 채워지지 않은 부분은 제4 공간(142Hc)이라 호칭할 수 있다.
도 17을 참조하면, 제4 공간(142Hc)에서 비트 라인 마스크층(148)의 측벽 상에 형성된 제1 스페이서 커버층(178)의 부분을 덮는 제2 스페이서 커버층(179)을 형성한다. 제2 스페이서 커버층(179)은 제2 몰드층(220)이 형성된 기판(110) 상을 콘포멀하게 덮는 예비 스페이서 커버층을 형성한 후, 에치백 공정을 통하여 상기 예비 스페이서 커버층의 일부분을 제거하여 형성할 수 있다.
제2 스페이서 커버층(179)은 희생 스페이서층(176)이 가지는 굴곡을 완화시킬 수 있다. 즉, 제1 스페이서 커버층(178)과 제2 스페이서 커버층(179)을 포함하는 스페이서 커버층(177)은 제4 공간(142Hc) 내에서 연속적인 표면을 가질 수 있다.
도 18을 참조하면, 도 17에 보인 제2 몰드층(220)을 제거하여, 서로 인접하는 비트 라인 마스크층(148) 사이에 제5 공간(142Hd)을 형성한다. 제2 몰드층(220)은 애싱(ashing) 공정을 통하여 제거될 수 있다.
도 19를 참조하면, 제5 공간(142Hd)의 일부를 채우며, 활성 영역(116)과 전기적으로 연결되는 제1 콘택 플러그(160)를 형성한다.
제1 콘택 플러그(160)를 형성하기 위하여 제5 공간(142Hd)을 채우는 절연층(도시 생략)을 형성한 후, 상기 절연층이 형성된 기판(110) 상에 제1 방향(X 방향)으로 서로 이격되며 상호 평행하게 연장되는 마스크층(도시 생략)을 형성한다. 이후, 상기 마스크층과 비트 라인 마스크층(148)을 식각 마스크로 상기 절연층의 일부분을 제거하는 식각 공정을 수행하여 제5 공간(142Hd)의 저면을 노출시킨 후, 그 하부의 제1 스페이서 커버층(178), 희생 스페이서층(176), 비트 라인 커버층(146) 및 절연막 패턴(130) 각각의 일부분을 제거하여, 기판(110), 즉 활성 영역(116)을 노출시킨다. 일부 실시 예에서, 기판(110)의 일부분을 더 제거할 수 있다.
일부 실시 예에서, 제5 공간(142Hd)의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
이후, 저면에 기판(110)이 노출되는 제5 공간(142Hd)을 채우도록 기판(110) 상을 덮는 제1 예비 도전층을 형성한 후, 에치백 공정을 통하여 상기 제1 예비 도전층의 일부분을 제거하여 제5 공간(142Hd)의 하측 부분에만 상기 제1 예비 도전층의 나머지가 잔류하여 제1 콘택 플러그(160)를 형성한다.
제1 콘택 플러그(160)의 상면은 비트 라인(142)의 상면과 같거나 비트 라인(142)의 상면보다 적어도 높은 레벨을 가질 수 있고, 비트 라인 마스크층(148)의 상면보다는 낮은 레벨을 가질 수 있다. 또한 제1 콘택 플러그(160)의 상면은 상대적으로 폭이 큰 비트 라인 마스크층(148)의 하측 부분(148B)의 상단보다 낮은 레벨을 가질 수 있다.
제1 콘택 플러그(160)를 형성하기 위한 식각 공정 및 에치백 공정을 통하여 제1 콘택 플러그(160)의 상면보다 상측에 있는 희생 스페이서층(176)의 부분 및 스페이서 커버층(177)의 부분이 함께 제거될 수 있다. 도 19에는 스페이서 커버층(177) 중 제2 스페이서 커버층(도 18의 179)의 부분이 모두 제거된 것처럼 도시되었으나, 이에 한정되지 않으며 제2 스페이서 커버층(179)의 상측 일부분만 제거될 수도 있다.
제1 콘택 플러그(160)를 형성하기 위한 식각 공정 및 에치백 공정 중에 제2 스페이서 커버층(179)에 의하여 희생 스페이서층(176)의 상측 부분이 잔류할 수 있다. 잔류되는 희생 스페이서층(176)의 상측 부분은 도 21 및 도 22에서 설명하는 제2 에어 스페이서(AGa2)가 형성되기 위한 희생층의 기능을 수행할 수 있다.
또한 제1 콘택 플러그(160)를 형성하는 과정에서 비트 라인 마스크층(148) 상측 일부분도 함께 제거될 수 있다.
도 20을 참조하면, 제5 공간(도 19의 142Hd)을 모두 채우도록 기판(110)을 덮는 제2 예비 도전층(도시 생략, 도 7a 및 도 7b의 180a 참조)을 형성한다. 상기 제2 예비 도전층은 비트 라인 마스크층(148)의 상면을 모두 덮도록 형성할 수 있다.
일부 실시 예에서, 제1 콘택 플러그(160)가 도핑된 폴리실리콘으로 이루어진 경우, 상기 제2 예비 도전층을 형성하기 전에, 노출되는 제1 콘택 플러그(160)의 표면에 금속 실리사이드층을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
이후, 상기 제2 예비 도전층 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 예비 도전층을 식각하여, 복수의 제1 콘택 플러그(160)에 각각 연결되는 복수의 제2 콘택 플러그(180)를 형성하며, 희생 스페이서층(176)의 일부분을 노출시키는 복수의 상부 공간(180H)을 형성한다. 일부 실시예들에서, 상기 복수의 마스크 패턴은, 도 1에 예시한 복수의 랜딩 패드(LP)와 유사하게, 각각 분리되어 있는 아일랜드 형상을 가질 수 있다.
상기 제2 예비 도전층을 식각하는 과정에서 비트 라인 마스크층(148)의 일부분도 함께 제거될 수 있다. 복수의 상부 공간(180H)에 의하여 복수의 제2 콘택 플러그(180)은 서로 분리될 수 있다.
제1 콘택 플러그(160)와 제2 콘택 플러그(180)를 함께 콘택 플러그(160, 180)라 호칭할 수 있다. 비트 라인(142)과 비트 라인(142)을 감싸는 비트 라인 마스크층(148)을 함께 비트 라인 구조체(149)라 호칭할 수 있다.
제1 콘택 플러그(160)는 서로 인접하는 비트 라인 구조체(149) 사이에 위치하고, 제2 콘택 플러그(180)는 서로 인접하는 비트 라인 구조체(149) 사이로부터 비트 라인 구조체(149)의 상면까지 연장될 수 있다. 구체적으로, 제2 콘택 플러그(180)는 도 19에 보인 제5 공간(142Hd)의 내부 및 비트 라인 구조체(149)의 상면 상에 걸쳐서 형성될 수 있다.
복수의 상부 공간(180H)을 형성하는 과정에서 희생 스페이서층(176)의 상측 일부분도 함께 제거될 수 있다. 구체적으로, 복수의 상부 공간(180H)에 해당하는 부분의 희생 스페이서층(176)의 상측 일부분은 제거되고, 제2 콘택 플러그(180) 하측의 희생 스페이서층(176)의 상측 일부분은 제거되지 않을 수 있다. 상측 일부분이 제거되어, 복수의 상부 공간(180H)을 통하여 노출되는 희생 스페이서층(176)의 표면은 에어 패스(AP)가 될 수 있다.
도 21을 참조하면, 복수의 상부 공간(180H)을 통하여 노출되는 복수의 희생 스페이서층(도 20의 176)을 제거하여, 비트 라인 구조체(149)와 콘택 플러그(160, 180) 사이에 에어 스페이서(AGa)를 가지는 반도체 소자(100a)를 형성한다. 에어 스페이서(AGa)는 비트 라인 구조체(149)에 포함되는 비트 라인(142)과 콘택 플러그(160, 180) 사이의 기생 커패시턴스를 감소시킬 수 있다.
복수의 상부 공간(180H)을 통하여 노출되는 희생 스페이서층(176)의 표면은 에어 스페이서(AGa)를 형성하기 위한 에어 패스(APa)가 될 수 있다. 즉, 에어 패스(APa)를 통하여 희생 스페이서층(176)을 제거할 수 있다. 복수의 희생 스페이서층(176)을 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
이후, 기판(110) 상에 절연 물질을 퇴직하여, 상부 공간(180H) 내부를 채우는 매립 캡핑층(도시 생략)을 형성한다. 상기 매립 캡핑층은 에어 스페이서(AGa)의 상측 일부분을 채우며, 에어 패스(APa)를 메울 수 있다. 이를 통하여 외부와 고립되는 에어 스페이서(AGa)를 형성할 수 있다.
일부 실시 예에서, 제2 콘택 플러그(180)와 연결되는 스토리지 노드(도시 생략), 상기 스토리지 노드를 덮는 커패시터 유전막(도시 생략), 및 상기 커패시터 유전막을 덮는 상부 전극(도시 생략)을 포함하는 커패시터를 더 형성할 수 있다.
비트 라인 구조체(149)는 제1 폭(W1)을 가지는 하측 부분과 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 상측 부분으로 이루어질 수 있다.
비트 라인 구조체(149)의 상기 하측 부분의 내부에는 비트 라인(142)이 매립되며, 비트 라인(142)의 측면과 상면은 비트 라인 마스크층(148)이 감쌀 수 있다. 따라서 비트 라인 구조체(149)의 상기 하측 부분에 포함되는 비트 라인 마스크층(148)의 부분, 즉 비트 라인 마스크층(148)의 하측 부분(148B) 또한 제1 폭(W1)을 가질 수 있다. 비트 라인 구조체(149)의 상기 상측 부분에는 비트 라인(142)이 포함되지 않으며, 비트 라인 구조체(149)의 상기 상측 부분, 즉 비트 라인 마스크층(148)의 상측 부분(148T) 또한 제2 폭(W2)을 가질 수 있다.
비트 라인 마스크층(148)의 하측 부분(148B)의 제1 폭(W1)은 실질적으로 일정한 값을 가질 수 있다. 제1 폭(W1)의 가지는 비트 라인 마스크층(148)의 하측 부분(148B)의 상단은 제1 콘택 플러그(160)의 상면과 동일하거나 높은 레벨을 가질 수 있다.
비트 라인 마스크층(148)의 상측 부분(148T)의 제2 폭(W2)은 제1 폭(W1)보다 작은 값을 가지되, 비트 라인 마스크층(148)의 상측 부분(148T)의 적어도 일부분에서 변화하는 값을 가질 수 있다.
에어 스페이서(AGa)는 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽을 따라서 기판(110)의 주면에 대하여 수직 방향(Z 방향)으로 연장되어, 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽의 일부분 상까지 연장될 수 있다. 에어 스페이서(AGa)은 하측에 위치하는 제1 에어 스페이서(AGa1) 및 상측에 위치하며 제1 에어 스페이서(AGa1)와 연통하는 제2 에어 스페이서(AGa2)를 포함할 수 있다. 제1 에어 스페이서(AGa1)는 비트 라인 마스크층(148)의 하측 부분(148B)과 콘택 플러그(160, 180) 사이에 위치할 수 있고, 제2 에어 스페이서(AGa2)는 비트 라인 마스크층(148)의 상측 부분(148T)과 콘택 플러그(160, 180) 사이에 위치할 수 있다. 제1 에어 스페이서(AGa1)의 상단은 제1 콘택 플러그(160)의 상면과 같거나 높은 레벨을 가질 수 있다. 제1 에어 스페이서(AGa1)의 상단은 비트 라인(142)의 상면보다 높은 레벨을 가질 수 있다.
비트 라인 마스크층(148)의 측벽을 따라서 연장되도록 배치되는 에어 스페이서(AGa)는 굴곡을 가지도록, 비트 라인 마스크층(148a)의 하측 부분(148B)과 상측 부분(148T)의 경계 부근, 즉 제1 에어 스페이서(AGa1)와 제2 에어 스페이서(AGa2)가 연통되는 부분에서 비선형 경로를 따라 연장되는 공간 내에 형성될 수 있다. 즉, 에어 스페이서(AGa)는 굴곡을 가지도록, 제1 에어 스페이서(AGa1)가 기판(110)의 주면에 대하여 수직 방향(Z 방향)으로 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽을 따라서 연장되다가 비트 라인 마스크층(148a)의 하측 부분(148B)과 상측 부분(148T)의 경계 부근의 레벨에서 비선형 경로를 따라 연장되는 공간 내에 형성되고, 제2 에어 스페이서(AGa2)가 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽을 따라서 연장될 수 있다.
콘택 플러그(160, 180)는 서로 인접하는 2개의 비트 라인 구조체(149)와 대면하며 사이에 에어 스페이서(AGa)를 가지는 양 측벽을 가질 수 있다. 콘택 플러그(160, 180)의 일 측벽과 대면하는 비트 라인 구조체(149) 사이에 위치하되 상측에 에어 패스(APa)를 가지는 에어 스페이서(AGa)의 높이는, 콘택 플러그(160, 180)의 타 측벽과 대면하는 비트 라인 구조체(149) 사이에 위치하되 상측에 에어 패스(APa)를 가지지 않고 제2 콘택 플러그(180)에 의하여 상단이 덮히는 에어 스페이서(AGa)의 높이보다 작은 값을 가질 수 있다. 제1 에어 스페이서(AGa1)는 실질적으로 동일한 높이를 가지므로, 에어 패스(APa)를 가지는 제2 에어 스페이서(AGa2) 부분의 높이는, 에어 패스(APa)를 가지는 않는 제2 에어 스페이서(AGa2) 부분의 높이보다 작은 값을 가질 수 있다.
즉, 콘택 플러그(160, 180)를 중심으로 하여 양측의 비트 라인 구조체(149)와의 사이에 각각 위치하는 제1 에어 스페이서(AGa1)은 상호 대칭 형상을 가질 수 있고, 제2 에어 스페이서(AGa2)는 상호 비대칭 형상을 가질 수 있다. 따라서 콘택 플러그(160, 180)를 중심으로 하여 양측의 비트 라인 구조체(149)와의 사이에 각각 위치하는 에어 스페이서(AGa)는 상호 비대칭 형상을 가질 수 있다.
도 22는 본 발명의 일 실시 예에 따른 반도체 소자가 포함하는 에어 스페이서 및 에어 스페이서를 형성하기 위한 에어 패스를 나타내는 평면 배치도이다.
도 22를 참조하면, 반도체 소자(100a)는 제2 방향(Y 방향)으로 서로 이격되며 상호 평행하게 연장되는 비트 라인(142)과, 서로 인접하는 2개의 비트 라인(142) 사이의 영역에 적어도 일부분이 배치되는 콘택 플러그(160, 180)를 포함한다. 비트 라인(142)과 콘택 플러그(160, 180) 사이에는 에어 스페이서(AGa)가 형성될 수 있다. 콘택 플러그(160, 180)는 제1 콘택 플러그(160), 및 제1 콘택 플러그(180)와 연결되는 제2 콘택 플러그(180)를 포함한다. 에어 스페이서(AGa)는 제1 에어 스페이서(AGa1), 및 제1 에어 스페이서(AGa1)과 연통하는 제2 에어 스페이서(AGa2)를 포함할 수 있다. 제1 에어 스페이서(AGa1)은 비트 라인 마스크층(148)의 하측 부분(148B)의 측벽 상에 위치하고, 제2 에어 스페이서(AGa2)는 비트 라인 마스크층(148)의 상측 부분(148T)의 측벽 상에 위치할 수 있다.
제2 콘택 플러그(180)는 서로 인접하는 2개의 비트 라인(142) 사이에 하면을 가지며, 하나의 비트 라인 구조체(149)의 측면 및 상면을 따라서 연장되어, 비트 라인 구조체(149)의 상면보다 높은 레벨의 상면을 가질 수 있다.
제1 콘택 플러그(180)의 상면과 연결되는 제2 콘택 플러그(180)의 하면은 제1 콘택 플러그와 유사한 평면 형상을 가질 수 있다. 제2 콘택 플러그(180)의 상면은 하나의 비트 라인 구조체(149) 상에서 원형의 평면 형상을 가지는 것으로 도시되었으나, 복수의 제2 콘택 플러그(180)가 각각 분리되어 있는 아일랜드 형상을 가지는 한 제2 콘택 플러그(180)의 상면의 평면 형상은 이에 한정되지 않는다.
제1 에어 스페이서(AGa1)은 비트 라인(142)의 양측을 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 제2 에어 스페이서(AGa2)는 비트 라인(142)의 양측을 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다.
도 21을 함께 참조하면, 제1 에어 스페이서(AGa1)은 비트 라인 구조체(149)와 제1 콘택 플러그(160) 사이를 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있고, 제2 에어 스페이서(AGa2)는 비트 라인 구조체(149)와 제2 콘택 플러그(180) 사이를 따라서 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 제2 에어 스페이서(AGa2)는 일부분이 제1 에어 스페이서(AGa1)과 중첩되고, 다른 일부분이 제1 에어 스페이서(A1a)와 중첩되지 않으며, 제2 방향(Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 일부 실시 예에서, 제1 및 제2 에어 스페이서(AGa1, AGa2) 중 어느 하나는 다른 하나와 모두 중첩될 수 있다. 제1 에어 스페이서(AGa1)과 제2 에어 스페이서(AGa2)는 평면적으로 서로 중첩되는 부분을 통하여 서로 연통될 수 있다.
적어도 일부분이 서로 중첩되며 각각 라인 형상인 하나의 제1 에어 스페이서(AGa1)과 하나의 제2 에어 스페이서(AGa2)는 제2 방향(Y 방향)을 따라서 연속적으로 연통될 수 있다.
에어 패스(APa)는 제2 에어 스페이서(AGa2)의 상측 일부분에 형성될 수 있다. 에어 패스(APa)는 제2 에어 스페이서(AGa2) 중 상부 공간(180H) 통해서 노출되는 부분에 형성될 수 있다. 따라서 에어 패스(APa)는 제2 콘택 플러그(180)가 제2 에어 스페이서(AGa2)의 상단을 덮고 있는 부분에는 형성되지 않을 수 있다. 일부 실시 예에서, 에어 패스(APa)는 제2 에어 스페이서(AGa2) 상에 단속적으로 형성될 수 있다.
도 21 및 도 22를 함께 참조하면, 본 발명에 따른 반도체 소자(100a)는 제2 콘택 플러그(180)가 제1 콘택 플러그(160)와 연결되기 위한 마진을 확보하기 위하여 비트 라인 구조체(149)의 상측 부분의 폭을 좁게 형성하여도, 제2 에어 스페이서(AGa2)를 통하여 에어 패스(APa)가 확보될 수 있는 바, 공정 마진의 확보 및 소자 특성의 향상을 함께 이를 수 있다.
도 23 내지 도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다. 도 23 내지 도 26에 대한 설명 중 도 11 내지 도 22와 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성 요소를 나타낸다. 구체적으로 도 23은 도 11 이후의 단계를 나타내는 단면도이다.
도 23을 참조하면, 제1 공간(142H)의 저면을 통하여 비트 라인 커버층(146) 및 절연막 패턴(130) 각각의 일부분을 제거하여, 기판(110), 즉 활성 영역(116)을 노출시키며 제1 공간(142H)과 연통되는 콘택홀(160H)을 형성한다. 일부 실시 예에서, 기판(110)의 일부분을 더 제거할 수 있다.
일부 실시 예에서, 콘택홀(160H)의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
도 24를 참조하면, 제1 공간(142H)의 하측 일부분 및 콘택홀(160H)을 채우는 제1 몰드층(212)을 형성한다. 제1 몰드층(212)은 예를 들면, 탄소를 포함하는 물질로 이루어질 수 있다.
제1 몰드층(212)의 상면은 비트 라인(142)의 상면과 같거나 비트 라인(142)의 상면보다 적어도 높은 레벨을 가질 수 있고, 비트 라인 마스크층(148)의 상면보다는 낮은 레벨을 가질 수 있다.
도 25를 참조하면, 비트 라인 마스크층(148)을 제1 몰드층(도 24의 212)으로부터 노출된 표면으로부터 일부분을 제거하여, 비트 라인 마스크층(148)은 하측 부분(148B)보다 상측 부분(148T)이 좁은 폭을 가지도록 한다. 이후 콘택홀(160H)을 채우는 제1 몰드층(212)의 부분인 잔류 몰드층(212a)을 남기도록, 제1 몰드층(212)의 일부분을 제거하여 제2 공간(144H)을 형성한다. 제2 공간(144H)은 하측 공간의 폭이 좁고, 상측 공간의 폭이 넓을 수 있다.
도 26을 참조하면, 제2 공간(144H)을 가지는 기판(110) 상을 콘포멀하게 덮는 희생 스페이서층(176)을 형성한다. 희생 스페이서층(176)은 제2 공간(144H)의 내면을 덮되, 제2 공간(144H)을 모두 채우지 않도록 형성될 수 있다.
제2 공간(144H)의 하측 부분보다 상측 부분의 폭이 넓기 때문에, 비트 라인 마스크층(148)의 하측 부분(148B)과 상측 부분(148T)의 경계, 즉 비트 라인 마스크층(148)의 폭이 좁아지는 부분에서 희생 스페이서층(176)은 굴곡을 가질 수 있다. 즉, 하나의 제2 공간(144H)을 한정하는 서로 인접하는 비트 라인 마스크층(148) 각각의 측벽에 형성되는 희생 스페이서층(176) 사이의 거리는, 비트 라인 마스크층(148)의 하측 부분(148B) 상보다 비트 라인 마스크층(148)의 상측 부분(148T) 상에서 더 넓어진다.
이후, 도 15 내지 도 17에서 설명한 것과 동일한 공정을 수행하고, 도 18에서 설명한 제2 몰드층(220)을 제거하는 과정에서 콘택홀(160H)을 채우는 잔류 몰드층(212a)을 함께 제거한다.
도 19에서 설명한 제1 콘택 플러그(160)를 형성하는 과정에서는, 콘택홀(160H)이 이미 형성되어 있는 바, 도 19에서 설명한 식각 과정을 수행하지 않고 제1 콘택 플러그(160)를 형성할 수 있다.
이후 도 20 및 도 21에서 설명한 과정을 통하여, 도 21 및 도 22에 보인 것과 유사한 형상의 반도체 소자(100a)를 형성할 수 있다.
즉, 도 23 내지 도 26에서 설명하는 반도체 소자의 제조 방법은 콘택홀(160H)을 형성하는 단계가 다른 점을 제외하고는 도 11 내지 도 21에서 설명한 반도체 소자의 제조 방법과 거의 유사한 바, 자세한 설명은 생략하도록 한다.
도 27은 본 발명의 일 실시 예에 따른 반도체 소자를 나타내는 블록도이다.
도 27을 참조하면, 반도체 소자(2)는 메모리 셀 어레이(10), 로우 디코더(20), 센스 앰프(30), 칼럼 디코더(40), 셀프 리프레쉬 제어회로(50), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(70), 어드레스 버퍼(80), 및 데이터 입출력 회로(90)를 구비한다. 반도체 소자(2)는 도 1 내지 도 26을 통하여 설명한 반도체 소자(1, 100, 100a) 중 적어도 하나를 포함한다.
메모리 셀 어레이(10)에는 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열되어 있다. 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 그 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인(BL) 또는 상보 비트 라인(/BL)에 연결되며, 그 소스 및 드레인 중 다른 하나는 셀 커패시터에 연결될 수 있다.
센스 앰프(30)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장한다. 센스 앰프(30)는 비트 라인(BL)과 상보 비트 라인(/BL) 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(90)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(10)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(10)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(90)를 통하여 외부로 출력된다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(80)로 입력된다. 어드레스 버퍼(80)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(20)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(80)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(20)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(80)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 로우 디코더(20)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다.
칼럼 디코더(40)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(80)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(10)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입한다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 종료 명령을 내부적으로 발생한다.
MRS/EMRS 회로(70)는 반도체 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
또한, 도 27에 도시되지는 않았지만, 반도체 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어회로(50)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 반도체 메모리 장치(10)의 셀프 리프레쉬 동작을 제어한다.
커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(20)로 인가할 수 있다. 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
메모리셀 어레이(10) 및 센스 앰프(30)는 메모리 코어부를 구성할 수 있다.
도 28은 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 28을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010)과, 모듈 기판(1010)상에 장착된 제어 칩(1020) 및 복수의 반도체 패키지(1030)를 포함한다. 모듈 기판(1010)에는 복수의 입출력 단자(1150)가 형성되어 있다.
복수의 반도체 패키지(1030)는 도 1 내지 도 26을 통하여 설명한 반도체 소자(1, 100, 100a) 중 적어도 하나를 포함한다.
도 29는 본 발명의 일 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 29를 참조하면, 시스템(2000)은 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)를 포함한다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시 예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(2010)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(2020)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(2030)는 제어기(2010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(2010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(2030)는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자를 포함한다. 예를 들면, 기억 장치(2030)는 도 1 내지 도 26을 통하여 설명한 반도체 소자(1, 100, 100a) 중 적어도 하나를 포함한다.
인터페이스(2040)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)는 버스(2050)를 통해 서로 통신할 수 있다. 시스템(2000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 100, 100a : 반도체 소자, 110 : 기판, ACT, 116 : 활성 영역, WL, 122 :워드 라인, BL, 142 : 비트 라인, 144 : 절연 캡핑 라인, 146 : 비트 라인 커버층, 148 : 비트 라인 마스크층, 149 : 비트 라인 구조체, BC, 160 : 제1 콘택 플러그, LP, 180 : 제2 콘택 플러그, AG, AGa : 에어 스페이스, AG1, AGa1 : 제1 에어 스페이서, AG2, AGa2 : 제2 에어 스페이서, AP, APa : 에어 패스

Claims (20)

  1. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되는 도전 패턴; 및
    상기 복수의 활성 영역 위의 상기 도전 패턴의 양측에서, 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체;를 포함하되,
    상기 제1 및 제2 도전 라인 구조체는 각각, 도전 라인; 및 상기 도전 라인의 상면 및 측벽을 덮는 도전 라인 마스크층;을 포함하고,
    상기 도전 라인 마스크층은 각각 제1 폭을 가지는 하측 부분과 상기 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지고,
    상기 에어 스페이서는, 상기 도전 라인 마스크층의 하측 부분의 측벽 상에 위치하는 제1 에어 스페이서와, 상기 제1 에어 스페이서와 연통하며 상기 도전 라인 마스크층의 상측 부분의 측벽 상에 위치하는 제2 에어 스페이서로 이루어지고,
    상기 에어 스페이서는, 상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계 부근에서 비선형 경로를 따라 연장되는 공간 내에 형성되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계는, 상기 도전 라인의 상면보다 높은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 에어 스페이서는 상기 제1 방향으로 연장되는 라인 형상을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 에어 스페이서는 상단이 실질적으로 일정한 레벨을 가지며 상기 제1 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  6. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되는 도전 패턴; 및
    상기 복수의 활성 영역 위의 상기 도전 패턴의 양측에서, 에어 스페이서를 사이에 두고 상기 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체;를 포함하되,
    상기 제1 및 제2 도전 라인 구조체는 각각, 도전 라인; 및 상기 도전 라인의 상면 및 측벽을 덮는 도전 라인 마스크층;을 포함하고,
    상기 도전 라인 마스크층은 각각 제1 폭을 가지는 하측 부분과 상기 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지고,
    상기 에어 스페이서는, 상기 도전 라인 마스크층의 하측 부분의 측벽 상에 위치하는 제1 에어 스페이서와, 상기 제1 에어 스페이서와 연통하며 상기 도전 라인 마스크층의 상측 부분의 측벽 상에 위치하는 제2 에어 스페이서로 이루어지고,
    상기 제2 에어 스페이서는 상기 도전 패턴의 주위를 링 형상으로 포위하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 에어 스페이서는,
    상기 제1 측벽과 상기 제1 도전 라인 구조체 사이, 및 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에서 각각 상기 제1 에어 스페이서와 연통하는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제2 에어 스페이서는 상기 제1 방향으로 연장되는 라인 형상을 가지는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 에어 스페이서는, 상기 기판의 주면에 대하여 수직 방향으로 상기 제1 에어 스페이서와 중첩되는 제1 부분과, 상기 제1 에어 스페이서와 중첩되지 않는 제2 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제2 에어 스페이서 중 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 부분과 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 부분은, 상기 도전 패턴을 중심으로 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 도전 패턴을 중심으로 하여, 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 상기 제2 에어 스페이서와, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 상기 제2 에어 스페이서는 서로 다른 높이를 가지는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 도전 패턴은 상기 제1 및 제2 도전 라인 구조체 사이에 위치하는 제1 도전 패턴과, 상기 제1 도전 패턴과 연결되고 상기 제1 및 제2 도전 라인 구조체 사이로부터 상기 제1 및 제2 도전 라인 구조체 중 어느 하나의 상면까지 연장되는 제2 도전 패턴으로 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 도전 라인 구조체의 상기 하측 부분의 상단과 상기 제1 도전 패턴의 상면은 동일한 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  14. 제12 항에 있어서,
    상기 도전 라인 구조체의 상기 하측 부분의 상단은, 상기 제1 도전 패턴의 상면보다 높은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  15. 제12 항에 있어서,
    상기 제1 도전 패턴의 상면은 상기 도전 라인의 상면보다 높은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  16. 제12 항에 있어서,
    상기 제2 도전 패턴은 상기 제2 에어 스페이서의 일부분의 상단을 덮는 것을 특징으로 하는 반도체 소자.
  17. 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역 위에 형성되는 도전 패턴; 및
    상기 복수의 활성 영역 위에서, 에어 스페이서를 사이에 두고 상기 도전 패턴의 제1 및 제2 측벽에 각각 대면하고 제1 방향으로 연장되는 제1 및 제2 도전 라인 구조체;를 포함하되,
    상기 제1 및 제2 도전 라인 구조체는 각각, 도전 라인; 및 상기 도전 라인의 상면 및 측벽을 덮으며, 각각 제1 폭을 가지는 하측 부분과 상기 제1 폭보다 좁은 제2 폭을 가지는 상측 부분으로 이루어지는 도전 라인 마스크층;을 포함하고,
    상기 에어 스페이서는, 상기 기판의 주면에 대하여 수직 방향으로 상기 도전 라인 마스크층의 하측 부분의 측벽을 따라서 연장되어, 상기 도전 라인 마스크층의 상기 상측 부분의 측벽의 일부분 상까지 연장되고,
    상기 에어 스페이서는, 상기 도전 라인 마스크층의 상기 하측 부분과 상기 상측 부분의 경계 부근에서 비선형 경로를 따라 연장되는 공간 내에 형성되는 것을 특징으로 하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 도전 패턴을 중심으로 하여, 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 상기 에어 스페이서와, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 상기 에어 스페이서는 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자.
  19. 삭제
  20. 제17 항에 있어서,
    상기 에어 스페이서 중 상기 제1 측벽과 상기 제1 도전 라인 구조체 사이에 위치하는 부분과, 상기 제2 측벽과 상기 제2 도전 라인 구조체 사이에 위치하는 부분은, 상기 도전 패턴을 중심으로 하여 서로 다른 높이를 가지는 것을 특징으로 하는 반도체 소자.
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