JP2020119929A - 半導体装置 - Google Patents

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Abstract

【課題】微細な配線にコンタクトを直接的に接続すること。【解決手段】実施形態の半導体装置は、半導体基板と、半導体基板上に、第１の方向に延び、第１の方向に交わる第２の方向に周期性を有する第１のパターンと、半導体基板上に、第１の方向に延び、第２の方向に周期性を有し、第１のパターン間に配置される第２のパターンと、第１のパターン及び第２のパターン上の第１の領域ならびに第１のパターン及び第２のパターン上の第２の領域に、第１の方向に沿う第３の方向に延び、第２の方向に沿う第４の方向に第１のパターンと等しいピッチで周期性を有し、第１の領域と第２の領域とでは第４の方向に互いに半ピッチずれて配置される第３のパターンと、第１の領域の第３のパターン間に配置され、第１のパターンに接続される第１のコンタクトと、第２の領域の第３のパターン間に配置され、第２のパターンに接続される第２のコンタクトと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の微細化に伴い、半導体装置の配線における微細化も進行している。ラインアンドスペースパターンを有する配線のように、周期的に配列される微細な配線の１つ１つに接続するコンタクトを如何に形成するかが課題となっている。
特開２０１０−０４５２０５号公報
一つの実施形態は、微細な配線にコンタクトを直接的に接続することができる半導体装置を提供することを目的とする。
実施形態の半導体装置は、半導体基板と、前記半導体基板上に、第１の方向に延び、前記第１の方向に交わる第２の方向に周期性を有する第１のパターンと、前記半導体基板上に、前記第１の方向に延び、前記第２の方向に周期性を有し、前記第１のパターン間に配置される第２のパターンと、前記第１のパターン及び前記第２のパターン上の第１の領域ならびに前記第１のパターン及び前記第２のパターン上の第２の領域に、前記第１の方向に沿う第３の方向に延び、前記第２の方向に沿う第４の方向に前記第１のパターンと等しいピッチで周期性を有し、前記第１の領域と前記第２の領域とでは前記第４の方向に互いに半ピッチずれて配置される第３のパターンと、前記第１の領域の前記第３のパターン間に配置され、前記第１のパターンに接続される第１のコンタクトと、前記第２の領域の前記第３のパターン間に配置され、前記第２のパターンに接続される第２のコンタクトと、を備える。
図１は、実施形態にかかる半導体装置の全体構成例を示す斜視図である。 図２は、実施形態にかかるメモリセルの構成例を示す断面図である。 図３は、実施形態にかかる半導体装置におけるビット線の接続例を示す断面図である。 図４は、実施形態にかかる半導体装置におけるビット線の接続例を示す平面図である。 図５は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図７は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図８は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図９は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１０は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１１は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１２は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１３は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１４は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１５は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１６は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。 図１７は、実施形態にかかる半導体装置の製造処理の手順の一例を示すフロー図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
半導体装置においては更なる微細化が望まれている。これに伴い、半導体装置に用いられる配線の微細化も進行している。記憶素子または論理素子等をアレイ状に配列した場合、配線も狭ピッチのラインアンドスペースパターンを有することとなり、これらの微細な配線１つ１つに如何にコンタクトを接続するかが課題となっている。
このような、狭ピッチの微細な配線を有する半導体装置として、主に、メモリセルに可変抵抗素子等を用いたクロスポイント型メモリを例に挙げて、微細な配線にコンタクトを直接的に接続することができる半導体装置について説明する。
（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の全体構成例を示す斜視図である。図１に示すように、実施形態の半導体装置１は、複数のビット線ＢＬと複数のワード線ＷＬとに挟まれた複数のメモリセルＭＣが多段に積まれた構造を有する。半導体装置１は、例えばメモリセルＭＣに可変抵抗素子を用いたクロスポイント型メモリとして構成されている。なお、図１には４段に積まれたメモリセルＭＣが示されているが、メモリセルＭＣは何段に積まれてもよい。
最下段の複数のビット線ＢＬａは、例えばＹ方向に延び、Ｙ方向に交わるＸ方向に所定のピッチで配列される。複数のビット線ＢＬａの上方には、複数のワード線ＷＬｃが、例えばＸ方向に延び、Ｙ方向に所定のピッチで配列される。複数のワード線ＷＬｃの上方には、複数のビット線ＢＬｅが、例えばＹ方向に延び、Ｘ方向に所定のピッチで配列される。複数のビット線ＢＬｅの上方には、複数のワード線ＷＬｇが、例えばＸ方向に延び、Ｙ方向に所定のピッチで配列される。複数のワード線ＷＬｇの上方には、複数のビット線ＢＬｉが、例えばＹ方向に延び、Ｘ方向に所定のピッチで配列される。
このように、複数のビット線ＢＬと複数のワード線ＷＬとは互いに交わる方向に延びる。また、ビット線ＢＬとワード線ＷＬとのピッチは例えば等しい。ビット線ＢＬとワード線ＷＬとは、例えばタングステン（Ｗ）等により構成される。
複数のビット線ＢＬａと複数のワード線ＷＬｃとの間には、複数のメモリセルＭＣｂがマトリクス状に配置される。複数のメモリセルＭＣｂは、それぞれビット線ＢＬａとワード線ＷＬｃとに接続される。複数のワード線ＷＬｃと複数のビット線ＢＬｅとの間には、複数のメモリセルＭＣｄがマトリクス状に配置される。複数のメモリセルＭＣｄは、それぞれワード線ＷＬｃとビット線ＢＬｅとに接続される。複数のビット線ＢＬｅと複数のワード線ＷＬｇとの間には、複数のメモリセルＭＣｆがマトリクス状に配置される。複数のメモリセルＭＣｆは、それぞれビット線ＢＬｅとワード線ＷＬｇとに接続される。複数のワード線ＷＬｇと複数のビット線ＢＬｉとの間には、複数のメモリセルＭＣｈがマトリクス状に配置される。複数のメモリセルＭＣｈは、それぞれワード線ＷＬｇとビット線ＢＬｉとに接続される。
複数のビット線ＢＬａのそれぞれにはコンタクトＣＴａが接続され、電極パッド及び上層配線等に接続されている。複数のワード線ＷＬｃのそれぞれにはコンタクトＣＴｃが接続され、電極パッド及び上層配線等に接続されている。複数のビット線ＢＬｅのそれぞれにはコンタクトＣＴｅが接続され、電極パッド及び上層配線等に接続されている。複数のワード線ＷＬｇのそれぞれにはコンタクトＣＴｇが接続され、電極パッド及び上層配線等に接続されている。複数のビット線ＢＬｉのそれぞれにはコンタクトＣＴｉが接続され、電極パッド及び上層配線等に接続されている。これらのコンタクトＣＴａ，ＣＴｃ，ＣＴｅ，ＣＴｇ，ＣＴｉは、例えばタングステン（Ｗ）等により構成される。
図２は、実施形態にかかるメモリセルＭＣの構成例を示す断面図である。図２は、図１におけるＹ方向に平行な断面図である。
図２に示すように、メモリセルＭＣｂは、ビット線ＢＬａ側からワード線ＷＬｃ側へ向けて、非オーミック素子ＮＯ、可変抵抗素子ＶＲ、電極ＥＬがこの順に積層された構造を有する。非オーミック素子ＮＯはビット線ＢＬａに接続され、電極ＥＬはワード線ＷＬｃに接続される。メモリセルＭＣｄは、ワード線ＷＬｃ側からビット線ＢＬｅ側へ向けて、電極ＥＬ、可変抵抗素子ＶＲ、非オーミック素子ＮＯがこの順に積層された構造を有する。電極ＥＬはワード線ＷＬｃに接続され、非オーミック素子ＮＯはビット線ＢＬｅに接続される。ビット線ＢＬｅ及びビット線ＢＬｉ間では、ワード線ＷＬｇを挟んで、メモリセルＭＣｆ，ＭＣｈにより、メモリセルＭＣｂ，ＭＣｄと同様の構成が繰り返される。
非オーミック素子ＮＯは、ショットキー構造、ＰＮ構造、ＰＩＮ（Ｐ＋Ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋Ｐｏｌｙ−Ｓｉｌｉｃｉｏｎ）構造、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、または、ＳＩＳ（Ｐｏｌｙ−Ｓｉ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ−Ｓｉ）構造等をとる。
可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値が変化することで、データを不揮発に記憶することができる素子である。可変抵抗素子ＶＲには、例えば遷移元素の陽イオンを含む複合化合物を用いることができる。複合化合物としては、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料がある。この場合、可変抵抗素子ＶＲは、陽イオンの移動により抵抗値が変化するＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等として構成される。
電極ＥＬには、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，ＯｔＲｈＯｘ，Ｒｈ／ＴａＡｌＮ等を用いることができる。
（半導体装置の接続例）
次に、図３及び図４を用いて、実施形態の半導体装置１におけるビット線ＢＬ及びワード線ＷＬの接続例について説明する。図３は、実施形態にかかる半導体装置１におけるビット線ＢＬの接続例を示す断面図である。図３は、図１におけるＸ方向に平行な断面図である。
なお、ビット線ＢＬａ，ＢＬｅ，ＢＬｉは全て同一の接続構造を有しており、図３に示すビット線ＢＬはいずれのビット線ＢＬａ，ＢＬｅ，ＢＬｉであっても構わない。また、図３に示すコンタクトＣＴは、いずれかのビット線ＢＬａ，ＢＬｅ，ＢＬｉに接続されるいずれかのコンタクトＣＴａ，ＣＴｅ，ＣＴｉである。図３において、ビット線ＢＬの下部構造は下地層ＵＬとして省略されている。また、これ以降、ビット線ＢＬを例に取り半導体装置１の接続例について説明するが、ワード線ＷＬｃ，ＷＬｇもビット線ＢＬと同様の接続構造を有している。
図３に示すように、下地層ＵＬ上にはビット線ＢＬが所定のピッチＰで配列されている。図３の例では、ビット線ＢＬは、ビット線ＢＬのＸ方向の幅と、隣り合うビット線ＢＬ間の間隔が等しいラインアンドスペース構造を有している。ビット線ＢＬは、例えばＡｒＦエキシマレーザを光源とする液浸露光機の露光限界以下の微細な幅およびピッチＰを有している。各ビット線ＢＬ間には層間絶縁層ＩＬが配置されている。
ビット線ＢＬ上には例えば１つおきに、ビット線ＢＬを覆うようにストッパ層２０が配置されている。すなわち、ストッパ層２０は、例えばビット線ＢＬの倍のピッチ２ＰでＸ方向に配列される。ストッパ層２０は、例えばＳｉＮ等から構成される。
ビット線ＢＬには例えば３つおきに、コンタクトＣＴが接続されている。コンタクトＣＴの上端は、例えばビット線ＢＬの倍のピッチ２Ｐ分の径を有する。ただし、コンタクトＣＴはストッパ層２０間に配置され、コンタクトＣＴの下端の一部はストッパ層２０の肩の部分にかかる。このため、コンタクトＣＴが接続されるビット線ＢＬの両側のビット線ＢＬには、コンタクトＣＴの下端は接触しない。
コンタクトＣＴの上端には、例えば電極パッドＰＤが接続されている。電極パッドＰＤには図示しない上層配線が接続され、ビット線ＢＬは、コンタクトＣＴ及び電極パッドＰＤを介して上層配線に接続されている。ただし、コンタクトＣＴの上端に上層配線が直接接続されてもよい。
コンタクトＣＴが接続されていないストッパ層２０間のビット線ＢＬ上には、ビット線ＢＬを覆うようにガイド層１０が配置されている。ガイド層１０は、例えばＳｉＯ２等から構成される。また、コンタクトＣＴが接続されていないストッパ層２０間には、ガイド層１０及びストッパ層２０を覆うように層間絶縁層１３が配置されている。層間絶縁層１３は、例えばＳｉＯ２等から構成される。
以上のような構成が、ビット線ＢＬの配列方向に１ピッチずつずれて４列配置されることで、全てのビット線ＢＬがコンタクトＣＴと接続されることとなる。その様子を図４に示す。
図４は、実施形態にかかる半導体装置１におけるビット線ＢＬの接続例を示す平面図である。図４の平面図では、図３の断面図より広い範囲が示されている。図４においては、ガイド層１０，層間絶縁層１３、コンタクトＣＴ、及び電極パッドＰＤが省略されている。また、図４においては、コンタクトＣＴの位置が円で示されている。
図４に示すように、コンタクトＣＴは例えばビット線ＢＬの両端部にそれぞれ４列ずつ配列される。
具体的には、第１のコンタクトとしての１列目のコンタクトＣＴ−１及び第１のコンタクトとしての２列目のコンタクトＣＴ−２は、例えば第１の領域としての領域ＡＲ−１に配置され、第１のパターンとしてのビット線ＢＬ−１に接続される。
第２のコンタクトとしての３列目のコンタクトＣＴ−３及び第２のコンタクトとしての４列目のコンタクトＣＴ−４は、例えば第２の領域としての領域ＡＲ−２に配置され、第２のパターンとしてのビット線ＢＬ−２に接続される。
ビット線ＢＬ−１は、Ｘ方向に周期的に配列されるビット線ＢＬのうち、１つおきに配列され、コンタクトＣＴ−１，ＣＴ−２に接続されるビット線ＢＬである。ビット線ＢＬ−２は、ビット線ＢＬ−１間に配置され、コンタクトＣＴ−３，ＣＴ−４に接続されるビット線ＢＬである。
第３のパターンとしてのストッパ層２０は、少なくとも領域ＡＲ−１，ＡＲ−２内においては、ビット線ＢＬ上に、ビット線ＢＬに沿ってＹ方向に並列に配列される。しかし、領域ＡＲ−１，ＡＲ−２外では、ストッパ層２０は、一部または全部がビット線ＢＬ上から外れ、指紋の隆線に似た不規則な配列を有する。ただし、領域ＡＲ−１，ＡＲ−２内外で、ストッパ層２０のピッチは略一定であり、例えば、ビット線ＢＬのピッチＰの倍のピッチ、すなわち、ビット線ＢＬ−１のピッチ２Ｐと等しいピッチを保っている。
より具体的には、領域ＡＲ−１においては、第２のストッパ層としてのストッパ層２０が、それぞれＹ方向にピッチ２Ｐで離間して、ビット線ＢＬ−２上に配置される。これにより、ビット線ＢＬ−２がコンタクトＣＴ−１，ＣＴ−２に接触することなく、ビット線ＢＬ−１とコンタクトＣＴ−１，ＣＴ−２とが電気的に接続される。領域ＡＲ−２においては、第１のストッパ層としてのストッパ層２０が、それぞれＹ方向にピッチ２Ｐで離間して、ビット線ＢＬ−１上に配置される。これにより、ビット線ＢＬ−１がコンタクトＣＴ−３，ＣＴ−４に接触することなく、ビット線ＢＬ−２とコンタクトＣＴ−３，ＣＴ−４とが電気的に接続される。
第４のパターンとしてのガイド層１０（図３参照）は、ストッパ層２０の配置される領域以外の、ビット線ＢＬ及び層間絶縁層ＩＬ上に配置されている。
（半導体装置の製造処理の例）
次に、図５〜図１７を用いて、実施形態の半導体装置１の製造処理の例について説明する。図５〜図１７は、実施形態にかかる半導体装置１の製造処理の手順の一例を示すフロー図である。
図５（ａ）に示すように、所定の下地層ＵＬ上に、所定のピッチＰを有するビット線ＢＬを形成する。このとき、ビット線ＢＬのピッチＰは例えばＡｒＦエキシマレーザを光源とする液浸露光機の露光限界以下とする。露光限界以下のピッチＰを有するビット線ＢＬの配列は、例えば、ＳＡＱＰ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）等の側壁プロセス、または、自己組織化（ＤＳＡ：Ｄｉｒｅｃｔｅｄ Ｓｅｌｆ−Ａｃｃｅｍｂｌｙ）リソグラフィ等を用いて形成することができる。その他、ナノインプリント技術またはＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−Ｖｉｏｌｅｔ）露光技術等により、微細なビット線ＢＬの配列を形成してもよい。ナノインプリント技術は、テンプレートの微細パターンをレジストに転写してナノレベルの微細パターンを形成する技術である。側壁プロセス及び自己組織化リソグラフィについては後の工程で詳述する。
形成されたビット線ＢＬを覆うように絶縁層を形成し、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により絶縁層を平坦化して、ビット線ＢＬ間に埋め込まれた層間絶縁層ＩＬを形成する。
図５（ｂ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により絶縁層１０ｂを形成する。絶縁層１０ｂは、例えばＳｉＯ２層等である。
図５（ｃ）に示すように、絶縁層１０ｂ上に、例えばスピンコート等でＳＯＣ（Ｓｐｉｎ ｏｎ Ｃａｒｂｏｎ）層１１ｂを形成する。ＳＯＣ層１１ｂ上には、例えばスピンコート等でＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）層１２ｂを形成する。
図６（ａ）に示すように、ＳＯＧ層１２ｂ上にレジストを塗布して、例えばＡｒＦエキシマレーザを光源とする液浸露光等によりレジストパターン３１を形成する。レジストパターン３１は、Ｙ方向に延びるビット線ＢＬ上の一部分を覆ってＹ方向に延び、Ｘ方向にビット線ＢＬの４倍のピッチ４Ｐで配列されるパターンを有する。このとき、所定のビット線ＢＬが、レジストパターン３１の幅方向（Ｘ方向）の中心位置にくるように、レジストパターン３１が配置されることが好ましい。ただし、Ｘ方向において、ビット線ＢＬのピッチＰの４分の１程度（Ｐ／４）のずれは許容される。
図６（ｂ）に、このときの上面図を示す。図６（ｂ）の上面図では、図６（ａ）の断面図より広い範囲が示されている。図中、ビット線ＢＬが点線で示されている。図６（ｂ）に示すように、レジストパターン３１は、ビット線ＢＬの両端部に２列ずつ島状に形成される。このとき、互いの配列が、ビット線ＢＬのピッチＰと同じピッチだけずれるようにレジストパターン３１を配列する。
図７（ａ）に示すように、例えばＯ２プラズマ等によりレジストパターン３１をスリミングして、Ｘ方向の幅がビット線ＢＬのピッチＰと同程度となったレジストパターン３１ｓを形成する。
図７（ｂ）に示すように、レジストパターン３１ｓをマスクに、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等を用いてＳＯＧ層１２ｂを加工して、ＳＯＧパターン１２を形成する。
図８（ａ）に示すように、例えばＲＩＥ等により、ＳＯＧパターン１２をマスクとして、Ｘ方向の幅がビット線ＢＬのピッチＰとなったＳＯＣパターン１１を形成する。なお、ＳＯＣパターン１１のＸ方向の幅は、レジストパターン３１のスリミング、ＳＯＧパターン１２の形成、及びＳＯＣパターン１１の形成を通して、ビット線ＢＬのピッチＰと等しくなるよう調整されればよい。
図８（ｂ）に、このときの上面図を示す。図８（ｂ）の上面図では、図８（ａ）の断面図より広い範囲が示されている。図中、ビット線ＢＬが点線で示されている。図８（ｂ）に示すように、ビット線ＢＬの両端部に、ＳＯＧパターン１２及びＳＯＣパターン１１が、互いに１ピッチずれて２列ずつ島状に形成されている。
図９〜図１１に示すように、例えば側壁プロセスにより絶縁層１０ｂを加工する。側壁プロセスは、以下に説明するように、ＳＯＣパターン１１を芯材として、ＳＯＣパターン１１よりも微細なパターンを得る技術である。
図９（ａ）に示すように、例えばＣＶＤ等により、絶縁層１０ｂ上に、ＳＯＧパターン１２及びＳＯＣパターン１１を覆う絶縁層２１ｂを形成する。絶縁層２１ｂは、例えばＳｉＮ層等である。絶縁層２１ｂは、例えばＳＯＣパターン１１のＸ方向の幅と同程度の層厚とする。
図９（ｂ）に示すように、例えばＲＩＥ等を用いたエッチバックにより絶縁層２１ｂを膜減りさせて絶縁層パターン２１を形成し、芯材であるＳＯＣパターン１１を露出させる。
図１０（ａ）に示すように、露出させたＳＯＣパターン１１を除去する。これにより、Ｘ方向において、ビット線ＢＬの２倍の線幅を有し、ビット線ＢＬの２倍のピッチ２Ｐを有する絶縁層パターン２１が形成される。
図１０（ｂ）に、このときの上面図を示す。図１０（ｂ）の上面図では、図１０（ａ）の断面図より広い範囲が示されている。図中、ビット線ＢＬが点線で示されている。図１０（ｂ）に示すように、絶縁層パターン２１は、上面視で、ＳＯＣパターン１１が除去された跡が穴状に残るリング状となっている。
図１１（ａ）に示すように、例えばＲＩＥ等により、絶縁層パターン２１をマスクに絶縁層１０ｂを加工し、その後、絶縁層パターン２１を、例えばウェット処理等により除去する。これにより、Ｘ方向において、ビット線ＢＬの２倍の線幅を有し、ビット線ＢＬの２倍のピッチ２Ｐを有するガイド層１０が形成される。
図１１（ｂ）に、このときの上面図を示す。図１１（ｂ）の上面図では、図１１（ａ）の断面図より広い範囲が示されている。図１１（ｂ）に示すように、ガイド層１０は、絶縁層パターン２１と同様、上面視でリング状となっている。このとき、上述の領域ＡＲ−１に相当する領域ではビット線ＢＬ−２が露出し、領域ＡＲ−２に相当する領域ではビット線ＢＬ−１が露出した状態となっている。
以上、図９〜図１１に示す側壁プロセスにより、Ｘ方向において、ビット線ＢＬのピッチＰと同じ線幅を有し、当初のレジストパターン３１と同じピッチ４Ｐを有するＳＯＣパターン１１から、ＳＯＣパターン１１と同じ線幅を有し、２分の１のピッチ２Ｐを有するガイド層１０が得られる。
図１２に示すように、例えば自己組織化リソグラフィにより、２つのブロックから構成されるパターンを形成する。自己組織化リソグラフィは、以下に説明するように、ブロック共重合体（ＢＣＰ：Ｂｌｏｃｋ Ｃｏ−Ｐｏｌｙｍｅｒ）を用いて微細なパターンを得る技術である。
以下の例では、ブロック共重合体として例えばＰＳ−ｂ−ＰＭＭＡ（ポリスチレン−ブロック−ポリメチルメタクリレート）を用いる。なお、ブロック共重合体は、２つのブロックから構成されるパターンにおけるピッチの目標値に合わせて選定することができる。本例での目標値はピッチ２Ｐである。
まず、例えばスピン塗布等により、ガイド層１０の形成されたビット線ＢＬ及び層間絶縁層ＩＬ上に、ＰＳ−ｂ−ＰＭＭＡを塗布する。ＰＳ−ｂ−ＰＭＭＡの塗布厚は例えば３０ｎｍ〜９０ｎｍとすることができる。その後、例えば窒素雰囲気にて所定温度で所定時間加熱し、ＰＳ−ｂ−ＰＭＭＡを相分離させる。
ところで、Ｗ等の金属から構成されるビット線ＢＬと、ＳｉＯ２等の絶縁材から構成されるガイド層１０とは、異なる表面エネルギーを有している。よって、ガイド層１０はＰＳ−ｂ−ＰＭＭＡの自己組織化における化学ガイドとして機能する。より具体的には、ＰＳ−ｂ−ＰＭＭＡにおけるＰＳは、疎水性のガイド層１０をガイドパターンとしてガイド層１０上に整列する。一方、ＰＭＭＡは、親水性のビット線ＢＬとの親和性が高く、主にビット線ＢＬ上に整列する。
図１２（ａ）に、このように自己整合的に形成されたＰＳのブロック３２ａとＰＭＭＡのブロック３２ｂとを示す。上記のように、ブロック３２ａ，３２ｂはそれぞれ自己整合的に配列される。このため、図６に示すレジストパターン３１の形成時に多少の位置ずれ（Ｐ／４程度）が生じていても、図１２（ａ）示すように、ブロック３２ａ，３２ｂは隣り合うビット線ＢＬ上に交互に配置される。
図１２（ｂ）に、このときの上面図を示す。図１２（ｂ）の上面図では、図１２（ａ）の断面図より広い範囲が示されている。図１２（ｂ）に示すように、領域ＡＲ−１，ＡＲ−２内においては、ガイド層１０がピッチ２Ｐで配列されているため、ブロック３２ａ，３２ｂは、それぞれ等しいピッチ２Ｐで周期的に配列されている。一方、領域ＡＲ−１，ＡＲ−２外においては、ガイド層１０がピッチ２Ｐから外れ、あるいは、ガイド層１０自体が存在しない。このため、ＰＳ−ｂ−ＰＭＭＡが目標とするピッチ２Ｐに合わず、ブロック３２ａ，３２ｂは、周期的な配列とはならない。つまり、ブロック３２ａ，３２ｂは、ピッチ２Ｐを維持しつつもランダムな配置を取る。
以上、図１２に示す自己組織化リソグラフィにより、領域ＡＲ−１，ＡＲ−２内では、ブロック３２ａとブロック３２ｂとが、それぞれピッチ２Ｐで周期的に配列され、領域ＡＲ−１，ＡＲ−２外では、ブロック３２ａとブロック３２ｂとが、それぞれピッチ２Ｐを保ったまま無秩序に配置されたパターンが得られる。
図１３（ａ）に示すように、例えばＲＩＥ等により、ブロック３２ｂを選択的に除去する。
図１３（ｂ）に示すように、例えばＣＶＤ等により、ビット線ＢＬ及び層間絶縁層ＩＬ上に、ブロック３２ａを覆う絶縁層２０ｂを形成する。絶縁層２０ｂは、ブロック３２ａ間が充填されるに足る層厚、例えばブロック３２ａのピッチの半分（Ｐ）とする。絶縁層２０ｂは、例えばＳｉＮ層等である。
図１３（ｃ）に示すように、例えばＣＭＰ等により、絶縁層２０ｂを平坦化してブロック３２ａを露出させる。絶縁層２０ｂは、ブロック３２ａにより分断されてストッパ層２０となる。
図１４（ａ）に示すように、例えばＯ２アッシング等により、露出したブロック３２ａを除去する。これにより、Ｘ方向にピッチ２Ｐを有するストッパ層２０が得られる。
図１４（ｂ）に、このときの上面図を示す。図１４（ｂ）の上面図では、図１４（ａ）の断面図より広い範囲が示されている。ストッパ層２０は、図１３（ａ）で除去されたブロック３２ｂと一致する位置に形成され、ブロック３２ｂと同じパターンを有する。すなわち、領域ＡＲ−１，ＡＲ−２内では、ストッパ層２０がピッチ２Ｐで周期的に配列され、領域ＡＲ−１，ＡＲ−２外では、ストッパ層２０がピッチ２Ｐを保ったまま無秩序に配置されたパターンが得られる。このとき、領域ＡＲ−１内のストッパ層２０はビット線ＢＬ−２を覆い、領域ＡＲ−２内のストッパ層２０はビット線ＢＬ−１を覆っている。
図１５（ａ）に示すように、例えばＣＶＤ等により所望の層厚で、ガイド層１０及びストッパ層２０を覆う絶縁層１３ｂを形成する。
図１５（ｂ）に示すように、例えばスピンコート等でＳＯＣ層１４ｂを形成する。ＳＯＣ層１４ｂ上には、例えばスピンコート等でＳＯＧ層１５ｂを形成する。
図１６（ａ）に示すように、ＳＯＧ層１５ｂ上にレジストを塗布して、例えばＡｒＦエキシマレーザを光源とする液浸露光等によりレジストパターン３３を形成する。レジストパターン３３は、図４に示すコンタクトＣＴの形成位置に、ビット線ＢＬのピッチＰの２倍の径のホールパターンを有する。このとき、所定のビット線ＢＬが、レジストパターン３３のホール（開口）の中心位置にくるように、レジストパターン３３が配置されることが好ましい。ただし、Ｘ方向において、ビット線ＢＬのピッチＰの２分の１程度（Ｐ／２）のずれは許容される。
図１６（ｂ）に示すように、レジストパターン３３をマスクに、例えばＲＩＥ等を用いてＳＯＧ層１５ｂ及びＳＯＣ層１４ｂを加工し、ホールパターンを有するＳＯＧパターン１５及びＳＯＣパターン１４を形成する。
図１７（ａ）に示すように、ＳＯＣパターン１４をマスクに、例えばＲＩＥ等を用いて絶縁層１３ｂを加工して、層間絶縁層１３を形成する。このとき、ストッパ層２０の選択比を取りながら絶縁層１３ｂを加工する。例えばＳｉＯ２等から構成される絶縁層１３ｂに対し、例えばＳｉＮ等から構成されるストッパ層２０の選択比を取るには、ＲＩＥ条件として、Ｃ４Ｆ８、Ｏ２、及びＡｒの混合ガス、Ｃ４Ｆ６、Ｏ２、及びＡｒの混合ガス、または、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｏ２、及びＡｒの混合ガス等を用いることができる。
これにより、ＳＯＣパターン１４の開口部において、ストッパ層２０が少なくとも完全に除去されることはなく、絶縁層１３ｂ、及び絶縁層１３ｂと同種の材料から構成されるガイド層１０が除去され、ストッパ層２０間にホールＨＬが形成される。
図１７（ｂ）に、このときの上面図を示す。図１７（ｂ）の上面図では、図１７（ａ）の断面図より広い範囲が示されている。図１７（ｂ）に示すように、ＳＯＣパターン１４及びその下地の層間絶縁層１３は、図４に示すコンタクトＣＴの形成位置に、ホールＨＬを有する。このとき、領域ＡＲ−１では、１つのホールＨＬ内に、複数のビット線ＢＬ−１のうちの１つだけが露出した状態となっている。また、領域ＡＲ−２では、１つのホールＨＬ内に、複数のビット線ＢＬ−２のうちの１つだけが露出した状態となっている。
これ以降、ＳＯＣパターン１４を除去し、Ｗ等の導電材料をホールＨＬ内に埋め込んで、コンタクトＣＴを形成する。以上により、実施形態の半導体装置１の製造処理が終了する。
（比較例）
記憶素子がアレイ状に配列されたメモリデバイスや、論理素子がアレイ状に配列されたロジックデバイスにおいては、これらの素子に接続される配線がラインアンドスペース構造のような微細で狭ピッチの周期的な配列を取ることがある。このような配線にコンタクトを接続する場合、配線の寸法より大きな電極パッド等を配線から引き出して、電極パッドとコンタクトとを接続することで、間接的に配線との電気的な導通を取っている。このため、セルアレイの外側に電極パッドを配置するためのスペースを確保しなければならず、セルアレイの面積が圧迫され、あるいは、半導体装置のサイズが増大してしまう。上述のクロスポイント型メモリ等のようにメモリセルとそれに接続される配線が多段積みされる構成では、このような弊害がより顕著に表れる。
しかしながら、周期的な配列を有する微細で狭ピッチの配線に直接的にコンタクトを接続することは非常に困難である。微細な配線上にコンタクトを形成しようとしても、しばしば位置ずれが生じてしまうからである。配線に対してコンタクトの位置ずれが生じると、コンタクトと隣の配線とがショートしてしまう。また、Ｈｏｌｅ Ｓｈｒｉｎｋプロセスによりリソグラフィ時の寸法から大きく寸法を縮小させるプロセスはプロセスマージンが狭く、歩留まりの低下を招く。
実施形態の半導体装置１では、ストッパ層２０により所定のビット線ＢＬに隣接するビット線ＢＬとの接触を避けつつ、所定のビット線ＢＬにコンタクトＣＴを直接的に接続する。これにより、例えばビット線ＢＬから寸法の大きな電極パッドを引き出す必要が無く、セルアレイの面積を拡大させたり、半導体装置１のサイズを小さくしたりすることができる。
実施形態の半導体装置１では、ストッパ層２０が配置されることで、ビット線ＢＬのピッチＰよりも大きな径を有するコンタクトＣＴを直接、ビット線ＢＬに接続することができる。また、コンタクトＣＴ形成時のレジストパターン３３に多少の位置ずれが生じていても、ストッパ層２０により他のビット線ＢＬへの接触が抑制されるので、位置ずれによる影響を抑制することができる。
実施形態の半導体装置１では、ストッパ層２０は自己組織化リソグラフィを利用して形成される。これにより、ストッパ層２０を所望のビット線ＢＬ上に、より確実に配置することができ、コンタクトＣＴと、コンタクトＣＴに接続するビット線ＢＬに隣接するビット線ＢＬとのショートを抑制することができる。
実施形態の半導体装置１では、自己組織化リソグラフィで用いるガイドパターンであるガイド層１０を、例えば側壁プロセスにより形成する。これにより、より簡便に微細で狭ピッチのガイド層１０を得ることができる。また、ガイド層１０を形成するためのレジストパターン３１に多少の位置ずれが生じていても、その後に自己組織化リソグラフィを用いることで、位置ずれによる影響を抑制することができる。
なお、上述の実施形態では、メモリセルＭＣは、ビット線ＢＬ側からワード線ＷＬ側へ向けて、非オーミック素子ＮＯ、可変抵抗素子ＶＲ、電極ＥＬがこの順に積層された構造を有するものとしたがこれに限られない。メモリセルは、ビット線側からワード線側へ向けて、電極、可変抵抗素子、非オーミック素子がこの順に積層された構造を有していてもよい。また、非オーミック素子から可変抵抗素子、電極へと、それらの断面積を小さくしていくことで、可変抵抗素子における電流密度を向上させてもよい。
また、上述の実施形態では、ガイド層１０を側壁プロセスにより形成することとしたがこれに限られない。ガイド層は、自己組織化リソグラフィ、ナノインプリント技術、またはＥＵＶ露光技術等を用いて形成されてもよい。
また、上述の実施形態では、半導体装置１をクロスポイント型メモリとしたがこれに限られない。実施形態の手法は、その他のメモリデバイスや、トランジスタ等を有するロジックデバイス等において、周期的な配列を有する微細で狭ピッチの配線に対して適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…ガイド層、１３…層間絶縁層、２０…ストッパ層、ＢＬ…ビット線、ＣＴ…コンタクト、ＥＬ…電極、ＩＬ…層間絶縁層、ＭＣ…メモリセル、ＮＯ…非オーミック素子、ＶＲ…可変抵抗素子、ＷＬ…ワード線。

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に、第１の方向に延び、前記第１の方向に交わる第２の方向に周期性を有する第１のパターンと、
    前記半導体基板上に、前記第１の方向に延び、前記第２の方向に周期性を有し、前記第１のパターン間に配置される第２のパターンと、
    前記第１のパターン及び前記第２のパターン上の第１の領域ならびに前記第１のパターン及び前記第２のパターン上の第２の領域に、前記第１の方向に沿う第３の方向に延び、前記第２の方向に沿う第４の方向に前記第１のパターンと等しいピッチで周期性を有し、前記第１の領域と前記第２の領域とでは前記第４の方向に互いに半ピッチずれて配置される第３のパターンと、
    前記第１の領域の前記第３のパターン間に配置され、前記第１のパターンに接続される第１のコンタクトと、
    前記第２の領域の前記第３のパターン間に配置され、前記第２のパターンに接続される第２のコンタクトと、を備える、
    半導体装置。
  2. 前記第３のパターンは、自己組織化リソグラフィに起因する不規則パターンを含む、
    請求項１に記載の半導体装置。
  3. 前記第３のパターンは、前記第３のパターン間の層間絶縁層に対してエッチング選択比を有する材質で形成されている、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第３のパターンは、ＳｉＮを主成分とする、
    請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 半導体基板上に、第１の方向に延び、前記第１の方向に交わる第２の方向に周期性を有する第１のパターンと、前記第１の方向に延び、前記第２の方向に周期性を有し、前記第１のパターン間に配置される第２のパターンと、
    前記第１のパターン及び前記第２のパターン上の第１の領域に配置され、前記第１のパターンに接続される第１のコンタクトと、
    前記第１のパターン及び前記第２のパターン上の第２の領域に配置され、前記第２のパターンに接続される第２のコンタクトと、を備え、
    前記第１の領域では前記第１のコンタクトに接続予定の前記第１のパターンの両側の前記第１のパターン上に、前記第２の領域では前記第２のコンタクトに接続予定の前記第２のパターンの両側の前記第２のパターン上に、それぞれ第４のパターンを形成し、
    前記第４のパターンをガイドパターンとして自己組織化リソグラフィによりブロック共重合体の自己組織化を行い、
    前記第１の領域では前記第１のコンタクトに接続予定の前記第１のパターンの両隣の前記第２のパターン上のブロックを除去し、前記第２の領域では記第２のコンタクトに接続予定の前記第２のパターンの両隣の前記第１のパターン上のブロックを除去し、
    前記ブロックが除去された跡に埋め込まれた第３のパターンをストッパ層として、
    前記第１のコンタクトが前記第１のパターンに接続され、前記第２のコンタクトが前記第２のパターンに接続されている、
    半導体装置。
  6. 半導体基板と、
    前記半導体基板上であって、第１の方向に延び、前記第１の方向に交わる第２の方向にそれぞれ交互に離間して配置された第１の配線および第２の配線と、
    前記第１の配線上であって、前記第１の方向に沿う第３の方向に延び、前記第２の方向に沿う第４の方向に第１のピッチで離間して配置された第１のストッパ層と、
    前記第２の配線上であって、前記第３の方向に延び、前記第４の方向に前記第１のピッチで離間して配置された第２のストッパ層と、
    前記第１の配線および前記第２のストッパ層上に配置され、前記第１の配線と電気的に接続される第１のコンタクトと、
    前記第２の配線および前記第１のストッパ層上に配置され、前記第２の配線と電気的に接続される第２のコンタクトと、を備える、
    半導体装置。
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