TW201318045A - 半導體元件和製造其之方法 - Google Patents
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Abstract
提供了一種半導體元件以及一種製造其之方法以使位元線能夠容易形成，增加了位元線製程裕度，並減少相鄰的位元線之間的電容。半導體元件包括：一第一柱和一第二柱，其各者從半導體基板垂直延伸，並包括垂直通道區域；一第一位元線，其位於第一柱和第二柱內的垂直通道區域的下部中；以及一層間絕緣膜，其位於包括第一位元線的第一柱和第二柱之間。
Description
本申請案主張2011年10月31日申請的韓國專利申請號10-2011-112418的優先權，其藉由參考方式全篇併入。
本發明的概念大致相關於一種半導體元件和製造其之方法，尤其是一種包括垂直通道電晶體的半導體元件和製造其之方法。
一般而言，半導體(如同藉由導電率的材料分類所決定的一種屬於在導體和非導體之間的中間範圍中的材料)具有相似於純的非導體的性質，但其導電率可以透過另外增加雜質或其他操作而增加。半導體材料藉由添加雜質和連接元件組件而被用於產生如電晶體的半導體元件。一種半導體裝置是指這種使用具有各種功能的半導體元件製造的裝置。半導體裝置的典型的例子是一種半導體記憶體裝置。
一種半導體記憶體裝置包括複數個包含電容器和電晶體的單位單元。電容器是用來存儲數據，並且電晶體是用來回應控制訊號(字線)以在電容器和位元線之間傳輸數據，控制訊號係使用根據條件而變化的導電率的半導體性質。電晶體具有包括閘極、源極和汲極的三個部分。根據輸入到閘極的控制訊號，電荷在源極和汲極之間移動。電荷係使用半導體性質在源極和汲極之間移動以通過通道區域。
當傳統的電晶體被製作在半導體基板上時，閘極是形成在半導體基板上，然後源極和汲極是藉由植入雜質到半導體基板來形成。在這種情況下，在閘極下方的源極和汲極之間的空間是電晶體的通道區域。這種具有垂直通道區域的電晶體佔據了半導體基板的一給定區域。在一複雜的半導體記憶體裝置中，難以藉由包含在半導體記憶體裝置中的複數個電晶體來降低整體面積。
如果減少半導體記憶體裝置的整體面積，每片晶圓可以生產的半導體記憶體裝置的數量會增加以提高生產力。為了減少半導體記憶體裝置的整體面積，已經建議出各種方法。其中一個方法使用具有垂直通道區域的垂直電晶體，而不是具有水平通道區域的傳統的水平電晶體。
在垂直電晶體中，源極和汲極是形成在垂直延伸的柱的上與下區域，並且通道是以沿著柱的由上下的方向(垂直)來形成在源極和汲極之間。垂直電晶體的優點是在比水平電晶體還窄的面積中製造一個半導體單元。
本發明的各種實施例指向提供一種半導體元件和製造其之方法，其包括形成在柱中的位元線以增加位元線製程裕度和減少在相鄰的位元線之間的電容。
根據示範性實施例的一個態樣，半導體元件包括：一第一柱和一第二柱，其各自從一半導體基板垂直延伸，並且各自包括一垂直通道區域；一第一位元線，其位於該第一柱和該第二柱內的該垂直通道區域的下部中；以及一層間絕緣膜，其位於包含該第一位元線的該第一柱和該第二柱之間。
該第一位元線包括金屬矽化物，並且該金屬矽化物包括一鈷矽化物(CoSi2)。
該第一位元線配置在該第一柱和該第二柱的兩側處。
該半導體元件進一步包括一第二位元線，其位在與該第一位元線接觸的該些第一和第二柱的一側壁處。
該第二位元線包括氮化鈦膜(TiN)、鎢(W)膜和氮化鎢膜(WN)，或者具有包括選自氮化鈦膜(TiN)、鎢(W)膜和氮化鎢膜(WN)的至少兩個或更多個的一堆疊結構。
該第二位元線被配置在該第一柱和該第二柱的兩側處。
該半導體元件進一步包括：上接面區域，其位於該第一柱和該第二柱中的該垂直通道區域的上部中；以及一下接面區域，其位在該第一柱和該第二柱中的該垂直通道區域的下方。
該第一位元線位於該下接面區域內。
該半導體元件進一步包括一壁氧化物層，其位在該第一柱和該第二柱的表面上。該壁氧化物層係位於該第一柱和該第二柱的該垂直通道區域和該上接面區域中。
該半導體元件進一步包括位於該第一柱和該第二柱的左側和右側表面上的一間隔物。該間隔物包括氮化物膜。
該上接面區域和該下接面區域是N型區域，並且該垂直通道區域是P型區域，或者該上接面區域和該下接面區域是P型區域，並且該垂直通道區域是N型區域。
該半導體元件進一步包括一氮化物膜，其位在該第一柱和該第二柱的上部中。
該層間絕緣膜包括：一第一層間絕緣膜；以及一第二層間絕緣膜，其位於該第一層間絕緣膜的上部中。
該第一柱和該第二柱包括線圖案。
該半導體元件進一步包括一閘極，其位在對應於該垂直通道區域的一區域中，並延伸而與該垂直通道區域接觸。
該半導體元件進一步包括一電容器，其位在該第一柱和該第二柱的上部，並且與該上接面區域連接。
根據示範性實施例的一個態樣，一種製造一半導體元件的方法包括：在一半導體基板上方形成一第一柱和一第二柱；在該第一柱和該第二柱內形成一第一位元線；以及在包含該第一位元線的該第一柱和該第二柱之間形成一層間絕緣膜。
該形成一第一柱和一第二柱包括：在該半導體基板上方形成一柱硬遮罩；以及以該柱硬遮罩作為一遮罩來蝕刻該半導體基板。
該形成一第一柱和一第二柱包括在該半導體基板上方磊晶生長矽。
在形成該第一柱和該第二柱之後，該方法進一步包括在該第一柱和該第二柱的表面上執行一氧化製程，以形成一壁氧化物層。
在形成該第一位元線之前，該方法進一步包括在該第一柱和該第二柱的下方形成一下接面區域。
該形成一下接面區域包括以磷(Ph)或砷(As)執行一離子佈植製程或一電漿摻雜製程。
該形成一下接面區域包括：移除配置在該半導體基板上方的該壁氧化物層；以及蝕刻該半導體基板到一給定深度。
該形成一第一位元線包括：在該第一柱和該第二柱的整個表面上方形成一第一導電層；移除配置在該半導體基板上方的該第一導電層；以及執行一快速熱退火製程。
該快速熱退火製程包括該第一導電層的金屬材料與該第一柱和該第二柱的矽反應。
該移除該第一導電層包括蝕刻該半導體基板到一給定深度。
該第一導電層包括鈷(Co)。
在移除配置在該半導體基板上方的該第一導電層之後，該方法進一步包括在該第一柱和該第二柱上執行一傾斜蝕刻製程，以蝕刻形成在該第一柱和該第二柱的一側表面上的第一導電層。
在形成該第一位元線之後，該方法進一步包括在與該第一位元線接觸的該第一柱和該第二柱的側表面上形成一第二位元線。
該形成一第二位元線包括：在該第一位元線所形成之處的該第一柱和該第二柱的整個表面上方形成一第二導電層；移除配置在該半導體基板上的第二導電層；在該第一柱和該第二柱之間以一給定高度來形成一第一層間絕緣膜；以及移除配置在該第一層間絕緣膜上方的該第二導電層。
該以一給定高度來形成一第一層間絕緣膜包括：平坦化配置在該第一柱和該第二柱的整個表面上方的該第一層間絕緣膜；以及在該第一層間絕緣膜上執行一回蝕製程。
該第一層間絕緣膜的表面具有與該第一位元線的上端的表面相同或更高的高度。
在形成該第一位元線之後，該方法進一步包括在該第一柱和該第二柱的側壁處形成包括氮化物膜的一間隔物。
該方法進一步包括：在該第一柱和該第二柱上執行一通道離子佈植製程，以形成一垂直通道區域；以及在該第一柱和該第二柱上執行一上接面區域離子佈植製程，以形成上接面區域。
該方法進一步包括形成與該垂直通道區域接觸的一閘極。
該方法進一步包括在該第一柱和該第二柱的上部中形成一電容器。
本發明的示範性實施例將參考附圖來詳細介紹。
圖12是說明了根據本發明實施例的一種半導體元件的橫截面視圖。
參照圖12，柱12和14自半導體基板10延伸在垂直方向上。彼此相鄰的兩柱12和14被分別指定為第一柱12和第二柱14。上接面區域12a及14a係形成在柱12和14的上部，垂直通道區域12b和14b係形成在柱12和14的中間部分，以及下接面區域15係形成在柱12和14的下部。因此，電晶體的通道係沿著在上接面區域12a和下接面區域15之間的垂直通道區域12b來形成。
下接面區域的15可形成為N型區域或P型區域。當下接面區域15形成為N型區域時，如圖12所示，上接面區域12a及14a也形成為N型區域並且垂直通道區域12b和14b形成為P型區域。另一方面，下接面區域15形成為P型時，上接面區域12a及14a形成為P型區域並且垂直通道區域12b和14b形成為N型區域。
第一位元線22是配置在柱12或14的垂直通道12b或14b的下部，最好在下接面區域15內。第一位元線22並非形成在相鄰柱12和14之間，而是形成在兩個柱12和14的一者或兩者內。第一位元線22包括金屬矽化物，其可包括鈷矽化物(CoSi2)。形成第一位元線22在柱12或14的左側壁和右側壁以降低位元線電阻是所要的，但第一位元線22可形成在柱12或14的只有一個側壁處。
在柱12和14的第一位元線22外側，第二位元線26可形成以與第一位元線22接觸。第二位元線26包括金屬材料，其可包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或者具有其之堆疊結構(例如，包括氮化鎢膜和鎢的堆疊結構)。形成第二位元線26在柱12或14在左側壁和右側壁上以降低位元線電阻是所要的，但是第二位元線26可在柱12或14的只有一個側壁處形成。
在柱12或14中，壁氧化物層18形成在上接面區域12a及14a的左側壁和右側壁以及垂直通道區域12b和14b上，但不形成在下接面區域15上。可具有與閘極絕緣膜相同結構的壁氧化物層18係形成以保護包含矽材料的柱12和14的表面，並可藉由在諸如SiO、ONO、HfO2x、ZrO或PZT材料的高K材料上執行化學氣相沉積(CVD)製程或是在一爐管中加熱半導體基板來獲得。再者，壁氧化物膜18可藉由透過原子層沉積(ALD)製程沉積諸如Zr或Hf的高K材料在柱12和14的表面上以受到自然氧化來獲得。
在壁氧化物層18所形成的柱12或14的左側壁和右側壁上，間隔物40係沿著壁氧化物層18的外表面來形成。再者，間隔物40係形成以保護柱12和14的表面，並可包括具有低蝕刻選擇性的氮化物膜。
在根據本發明實施例的半導體元件中，由於位元線22不是形成在柱12和14之間，而是形成在柱12和14內，確保在相鄰位元線22之間的廣闊的空間是可能的，從而提高位元線22的製程裕度並且減少在相鄰位元線22之間所產生的寄生電容。
為了進一步說明由以上所述的實施例所示的本發明優點，本發明的特點將進一步探討。根據本發明實施例，第一柱12係形成以從半導體基板延伸。第一位元線22係形成在第一柱12的至少兩個側壁處。第一位元線22分別包括金屬矽化物膜。第一位元線22係形成在第一和第二側壁處。第一側壁可以是相對於第二側壁。第一位元線22是透過快速熱退火製程來形成。
下接面區域15係形成在第一柱12的下部。第一位元線22耦接到下接面區域15。
第二位元線26可分別形成在第一位元線22上方。第二位元線26分別耦接到第一位元線22。第二位元線可包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或者其之組合。
閘極可形成在第一柱12的第三側壁上方。閘極被耦接到第一位元線22。上接面區域12a係形成在第一柱12的上部。閘極被耦接到垂直通道區域12b。
在本發明的另一個實施例，第一柱12係形成在半導體基板上方。將第一柱12的至少兩個側壁轉變成導電膜，以形成第一位元線22。該等導電膜可以是金屬矽化物膜。
將第一柱12側壁轉變成導電膜的步驟可包括：(i)在第一柱12的兩個側壁上方形成金屬層24，以及(ii)在金屬層24上執行快速熱退火製程以將第一柱12的兩個側壁轉變成導電膜。第二位元線26分別形成在第一位元線22上方，並且耦接到第一位元線22。
第一柱12具有下接面區域12b，並且第一位元線22耦接到下接面區域12b。
圖1-12是說明了根據本發明實施例的一種製造半導體元件的方法的橫截面視圖。
下文，根據本發明實施例的形成半導體元件的方法將參考圖1-12來更詳細地描述。
參照圖1，半導體基板10係被圖案化以形成第一柱12和第二柱14。雖然圖1顯示了一橫截面視圖，這些柱12和14可以是以沿著前後方向(向前或向後)延伸的線圖案來形成，或者可以是以具有從半導體基板10的柱形狀的垂直延伸的結構來形成。
具有各種用於形成柱12和14的方法。正如圖1所示，在一實施例中，柱硬遮罩16係形成在半導體基板10上方，並且半導體基板10係使用作為遮罩的柱硬遮罩16來蝕刻以獲得柱12和14。對於硬遮罩16，諸如光阻膜、氧化物膜、氮化物膜、氮氧化矽膜或非晶碳層的具有對包括矽(Si)材料的半導體基板10不同蝕刻選擇性的各種材料可被使用。雖然沒有顯示，但在一實施例中，在半導體基板10上方的矽選擇性磊晶生長製程可用於獲得柱12和14。在形成柱12和14之後，氧化製程係執行在柱12和14上，以在柱12和14的表面上形成壁氧化物層18。
如圖2所示，各向異性蝕刻製程或間隔物蝕刻製程係被執行以移除配置在半導體基板10上方的壁氧化物層18，同時保持在柱12和14的側壁上設置的氧化物層18。再者，由各向異性蝕刻製程，半導體基板10進一步蝕刻到一給定深度以暴露包括矽Si的半導體基板10。柱12和14的高度可以被調整，使得不包含壁氧化物層18的柱12和14的下部可以在之後進一步形成。
下接面區域15係形成在柱12和14的下部。具有用於形成下接面區域15的各種方法。例如，離子佈植製程或電漿摻雜製程可被使用。可以磷(Ph)或砷(As)來執行電漿摻雜製程。同時，如上所述，下接面區域15可形成為N型或P型。
參照圖3，第一導電層24係形成在柱12和14的整個表面上方，其包括下接面區域15。第一導電層24包括金屬材料。具體來說，在一實施例中，第一導電層24可包括鈷(Co)。第一導電層24均勻地形成在包含柱12和14的側壁的整個表面上方，並且可透過化學氣相沉積(CVD)製程或原子層沉積(ALD)製程來沉積。
如圖4所示，各向異性刻蝕(或間隔物蝕刻)製程係執行以移除形成在半導體基板10上方的第一導電層24。雖然配置在柱12和14的頂部表面上方的第一導電層24可以被一起移除，但是配置在柱12和14的側壁處的第一導電層24被保留。在此製程中，下接面區域的15被分為兩個。此外，當配置在柱12和14之間的半導體基板10係被蝕刻至一給定深度時，在半導體基板上方的下接面區域15被移除，而配置在柱12和14的下部中的下接面區域15被保留。
參照圖5，快速熱退火(RTA)製程係執行以形成在柱12和14內的第一位元線22。如果執行RTA製程，第一導電層24的金屬材料與柱12和14的矽Si發生反應，以形成在柱12和14內的金屬矽化物。如果是金屬材料是鈷(Co)時，所形成的金屬矽化物是鈷矽化物(CoSi2)。金屬矽化物是以半導體元件的位元線來運作，並且被指定為第一位元線22。在RTA製程之後，第一導電層24保留在柱12和14的側壁處。也就是說，由於壁氧化物層18而還沒有與矽反應(不形成矽化物)的第一導電層24係藉由清洗製程來移除。
雖然第一位元線22係如圖5所示般形成在柱12和14的左側壁和右側壁上，它可以形成在柱12和14的只有一個側壁上。在這種情況下，僅在柱12和14之一個側壁上形成第一導電層24是必要的。例如，在圖4中，傾斜蝕刻製程係執行以移除形成在柱12和14的一個側壁(左側表面或右側表面)上的第一導電層24。此後，如圖4所示的RTA製程係執行以在柱12和14的只有一個側壁上形成第一位元線22。
如圖6所示，第二導電層28係形成在包含第一位元線22的柱12和14的整個表面上方。第二導電層28也包括導電材料，如金屬，並可包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或包含氮化鈦膜(TiN)、鎢(W)膜和氮化鎢膜(WN)之中至少有兩個或更多個的堆疊結構。第二導電層28均勻地形成在包括柱12和14的側壁的整個表面上方，並且可透過化學氣相沉積(CVD)製程或原子層沉積(ALD)製程來沉積。
參照圖7，各向異性蝕刻(間隔物蝕刻)製程係執行以移除形成在半導體基板10上方的第二導電層28。半導體基板10也可被蝕刻到一給定深度，使得柱12和14的高度也可相對較高。結果，配置在兩個相鄰的柱12和14的表面上的第二導電層可被彼此電性隔離。
如圖8所示，第一層間絕緣膜32係配置在半導體基板上，並填滿在柱12和14的之間的空間。然後第一層間絕緣膜32被平坦化。因此，形成在相鄰柱12和14的側壁處的第二導電層28彼此絕緣。第一層間絕緣膜32可包括SiO2、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、四乙基矽酸鹽(TEOS)、未摻雜的矽酸鹽玻璃(USG)、旋塗式玻璃(SOG)、高密度電漿(HDP)、旋塗式介電質(SOD)、電漿加強式四乙基矽酸鹽(PE-TEOS)或富含矽的氧化物(SROx)。
參照圖9，第一層間絕緣膜32係部分移除。被保留的第一層間絕緣膜32的頂部表面是與第一位元線22的上端或下接面區域15的上端同水平、或是高於第一位元線22的上端或下接面區域15的上端。
如圖10所示，保留在柱12和14的側壁上方的部分第二導電層28係藉由清洗製程來移除。結果，第二導電層28依然是和第一層間絕緣膜32一樣高。被保留的第二導電層28成為第二位元線26。雖然第二位元線26不是位於柱12和14內部而是在外部，但是第二位元線26與第一位元線22接觸以減少整個位元線22和26的電阻。
然而，如圖6-10所示的用於形成第二位元線26的製程在本發明的一實施例中是可選的。也就是說，根據本發明之一實施例的半導體元件的運作可以是僅以形成在柱12和14內的第一位元線22來執行。第二位元線26可以另外形成在第一位元線之外，以進一步減少第一位元線22的電阻。
參照圖11，間隔物材料被沉積在柱12和14的整個表面上方，其為第二導電層28已經被移除之處。執行回蝕刻製程以僅在柱12和14的側壁形成間隔物40。對於這種間隔物材料，氮化物膜可以使用。作為保護者的間隔物40沿著具有柱硬遮罩16來保護柱12和14的表面。
如圖12所示，第二層間絕緣膜34係形成在柱12和14的整個表面以及間隔物40上方，以與包括柱12和14的整體結構同水平。
雖然未顯示在圖式中，通道離子佈植和上接面區域離子佈植製程係在柱12和14上執行，以在與垂直通道區域12b和14b對應的區域中形成與垂直通道區域12b和14b接觸的閘極。在平面視圖中，閘極在對位元線22和26垂直的方向上延伸，並可形成以環繞柱12和14，或者閘極可形成為與柱12或14的兩個側壁接觸的雙閘極。此後，配置在柱12或14上方的柱硬遮罩16係移除，以形成與上接面區域12a和14a連接的電容器。
根據本發明之一實施例的上述用於製造半導體元件的方法可以很容易在柱12或14內部形成位元線22，以確保分別耦接到相鄰的柱12和14的鄰近位元線22之間的廣闊空間。因此，製程裕度可以增加，並且可以減少鄰近位元線22之間的寄生電容。
根據本發明之一實施例的記憶體元件可應用於動態隨機存取記憶體(DRAM)，但它並不局限於此，並且其可應用於靜態隨機存取記憶體(SRAM)、快閃記憶體、鐵電隨機存取記憶體(FeRAM)、磁性隨機存取記憶體(MRAM)或相變隨機存取記憶體(PRAM)。
隨著技術的不斷發展，根據本發明之一實施例的上述記憶體元件可以在例如桌上型電腦、可攜式電腦、在伺服器中用的計算記憶體、有各種規格的圖形記憶體和可移動的電子裝置中被使用。再者，上述半導體元件可係提供至各種數位應用，諸如包括記憶棒、多媒體卡(MMC)、安全數位(SD)、緊湊型閃存(CF)、尖端數位(xD)圖像卡和通用序列匯流排(USB)閃存裝置的可移動記錄媒體，以及諸如MP3P、可攜式多媒體播放器(PMP)、數位相機、攝影機、手機等各種應用。半導體元件可應用於諸如多晶片封裝(MCP)、晶片上磁碟(DOC)或嵌入式裝置的技術。半導體元件可應用至CMOS圖像感測器以提供至如照相手機、網絡攝影機和小規模的醫學圖像捕捉設裝置的各個領域。
如上所述，根據本發明之一實施例的半導體元件和製造其之方法可以使位元線能夠容易形成，增加位元線製程裕度，並減少相鄰的位元線之間的電容。
本發明的上述實施例是說明性而非限制性。各種替代物和等效物是可能的。本發明不受此處所述的實施例限制。本發明也不受限於半導體元件的任何特定類型的。鑑於本發明的揭露內容而言，其他的補充、刪減或修改是明顯的，並且意圖落入所附的申請專利範圍的範疇中。
10．．．半導體基板
12．．．柱
12a．．．上接面區域
12b．．．垂直通道區域
14．．．柱
14a．．．上接面區域
14b．．．垂直通道區域
15．．．下接面區域
16．．．柱硬遮罩
18．．．壁氧化物層
22．．．第一位元線
24．．．第一導電層
26．．．第二位元線
28．．．第二導電層
32．．．第一層間絕緣膜
34．．．第二層間絕緣膜
40．．．間隔物
本揭露內容的主題的上述及其他態樣、功能和其他優勢將結合考慮所附圖式而從下面的詳細描述更加清楚地了解，其中：
圖1-12是說明了根據本發明實施例的一種製造半導體元件的方法的橫截面視圖。
10．．．半導體基板
12．．．柱
14．．．柱
16．．．柱硬遮罩
18．．．壁氧化物層
Claims (57)
- 一種半導體元件，其包括：一第一柱和一第二柱，其各自從一半導體基板垂直延伸，並且各自包括一垂直通道區域；一第一位元線，其位於該第一柱和該第二柱任一者內的該垂直通道區域的下部中；以及一層間絕緣膜，其位於該第一柱和該第二柱之間。
- 根據申請專利範圍第1項的半導體元件，其中該第一位元線包括一金屬矽化物。
- 根據申請專利範圍第2項的半導體元件，其中該金屬矽化物包括一鈷矽化物(CoSi2)。
- 根據申請專利範圍第1項的半導體元件，其中該第一位元線配置在該第一柱和該第二柱任一者的一第一側壁和一第二側壁處。
- 根據申請專利範圍第1項的半導體元件，該元件進一步包括一第二位元線26，其位在與該第一位元線接觸的該些第一和第二柱的任一者的側壁。
- 根據申請專利範圍第5項的半導體元件，其中該第二位元線包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或者其之組合。
- 根據申請專利範圍第5項的半導體元件，其中該第二位元線被配置在該第一柱和該第二柱任一者的一第一側壁和一第二側壁處。
- 根據申請專利範圍第1項的半導體元件，該元件進一步包括：一上接面區域12a，其位於該第一柱和該第二柱任一者的該垂直通道區域的上部中；一下接面區域15，其位在該第一柱和該第二柱任一者的該垂直通道區域下方。
- 根據申請專利範圍第8項的半導體元件，其中該第一位元線位於該下接面區域內部。
- 根據申請專利範圍第1項的半導體元件，該元件進一步包括一壁氧化物層，其位在該第一柱和該第二柱任一者的一表面上方。
- 根據申請專利範圍第10項的半導體元件，其中該壁氧化物層係位於該第一柱和該第二柱任一者的該垂直通道區域的側壁表面上方並且在該上接面區域上方延伸。
- 根據申請專利範圍第1項的半導體元件，該元件進一步包括位於該第一柱和該第二柱任一者的側壁上方的一間隔物。
- 根據申請專利範圍第12項的半導體元件，其中該間隔物包括氮化物膜。
- 根據申請專利範圍第8項的半導體元件，其中該上接面區域和該下接面區域是N型區域，並且該垂直通道區域是P型區域。
- 根據申請專利範圍第8項的半導體元件，其中該上接面區域和該下接面區域是P型區域，並且該垂直通道區域是N型區域。
- 根據申請專利範圍第1項的半導體元件，其進一步包括一氮化物膜，其位在該第一柱和該第二柱的任一上部的上方。
- 根據申請專利範圍第1項的半導體元件，其中該層間絕緣胺包括：一第一層間絕緣膜；以及一第二層間絕緣膜，其位於該第一層間絕緣膜的一上部的上方。
- 根據申請專利範圍第1項的半導體元件，其中該第一柱和該第二柱分別包括線圖案。
- 根據申請專利範圍第1項的半導體元件，該元件進一步包括一閘極，其位在對應於該垂直通道區域的一區域中，並與該垂直通道區域接觸。
- 根據申請專利範圍第8項的半導體元件，該元件進一步包括一電容器，其耦接到該第一柱和該第二柱任一者的該上接面區域。
- 一種製造一半導體元件的方法，該方法包括：在一半導體基板上方形成一第一柱12和一第二柱14；在該第一柱和該第二柱任一者的內部形成一第一位元線22；以及在該第一柱和該第二柱之間形成一層間絕緣膜32。
- 根據申請專利範圍第21項的方法，其中形成該第一柱和該第二柱包括：在該半導體基板上方形成一柱硬遮罩；以及使用該柱硬遮罩作為一遮罩來蝕刻該半導體基板。
- 根據申請專利範圍第21項的方法，其中形成該第一柱和該第二柱包括在該半導體基板上方磊晶生長矽。
- 根據申請專利範圍第21項的方法，該方法進一步包括在形成該第一柱和該第二柱之後，在該第一柱和該第二柱任一者的表面上執行一氧化製程，以形成一壁氧化物層。
- 根據申請專利範圍第21項的方法，該方法進一步包括在形成該第一位元線之前，在該第一柱和該第二柱任一者的下部中形成一下接面區域。
- 根據申請專利範圍第25項的方法，其中形成該下接面區域包括以磷(Ph)或砷(As)執行一離子佈植製程或一電漿摻雜製程。
- 根據申請專利範圍第25項的方法，其中形成該下接面區域包括：移除配置在該半導體基板上方的該壁氧化物層；以及蝕刻該半導體基板到一給定深度。
- 根據申請專利範圍第21項的方法，其中形成該第一位元線包括：在該第一柱和該第二柱任一者的側壁上方形成一第一導電層；移除配置在該半導體基板上方的該第一導電層；以及執行一快速熱退火製程。
- 根據申請專利範圍第28項的方法，其中在該快速熱退火製程中，該第一導電層的金屬材料與該第一柱和該第二柱任一者的矽反應。
- 根據申請專利範圍第28項的方法，其中移除該第一導電層包括蝕刻該半導體基板到一給定深度。
- 根據申請專利範圍第28項的方法，其中該第一導電層包括鈷(Co)。
- 根據申請專利範圍第28項的方法，該方法進一步包括在移除配置在該半導體基板上方的該第一導電層之後，在該第一柱和該第二柱任一者上執行一傾斜蝕刻製程，以蝕刻配置在該第一柱和該第二柱任一者的側壁上方的第一導電層。
- 根據申請專利範圍第21項的方法，該方法進一步包括在形成該第一位元線之後，在該第一柱和該第二柱任一者的側壁上方形成一第二位元線，使得該第二位元線與該第一位元線接觸。
- 根據申請專利範圍第33項的方法，其中形成該第二位元線包括：在該第一位元線所形成之處的該第一柱和該第二柱任一者的側壁上方形成一第二導電層；移除配置在該半導體基板上的第二導電層；在該第一柱和該第二柱之間以一給定高度來形成一第一層間絕緣膜；以及部分移除該第二導電層，使得該第二導電層是對該第一層間絕緣膜同水平的。
- 根據申請專利範圍第34項的方法，其中形成該第一層間絕緣膜包括：平坦化配置在該第一柱和該第二柱任一者的側壁上方的該第一層間絕緣膜；以及在該第一層間絕緣膜上執行一回蝕製程。
- 根據申請專利範圍第34項的方法，其中該第一層間絕緣膜的一頂部表面具有與該第一位元線的上端的表面相同或更高的高度。
- 根據申請專利範圍第21項的方法，該方法進一步包括在形成該第一位元線之後，在該第一柱和該第二柱任一者的側壁處形成包括一氮化物膜的一間隔物。
- 根據申請專利範圍第21項的方法，該方法進一步包括：在該第一柱和該第二柱任一者上執行一離子佈植製程，以形成一垂直通道區域；以及在該第一柱和該第二柱任一者上執行一離子佈植製程，以形成上接面區域。
- 根據申請專利範圍第38項的方法，該方法進一步包括形成與該垂直通道區域接觸的一閘極。
- 根據申請專利範圍第21項的方法，該方法進一步包括在該第一柱和該第二柱任一者的上部中形成一電容器。
- 一種半導體元件，其包括：一第一柱12，其從一半導體基板延伸；以及第一位元線22，其形成在該第一柱12的至少兩個側壁內部，其中該第一位元線分別包括金屬矽化物膜。
- 根據申請專利範圍第41項的半導體元件，其中該第一位元線22形成在第一和第二側壁處，以及其中該第一側壁是與該第二側壁相對。
- 根據申請專利範圍第41項的半導體元件，該元件進一步包括一下接面區域15，其形成在該第一柱12的一下部的下方，其中該第一位元線耦接到該下接面區域15。
- 根據申請專利範圍第41項的半導體元件，該元件進一步包括第二位元線26，其分別形成在該第一位元線22上方，其中該第二位元線分別耦接到該第一位元線。
- 根據申請專利範圍第44項的半導體元件，其中該第二位元線包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或其之組合。
- 根據申請專利範圍第42項的半導體元件，該元件進一步包括一閘極，其形成在該第一柱12的第三側壁上方，其中該閘極耦接到該第一位元線22。
- 根據申請專利範圍第46項的半導體元件，該元件進一步包括一上接面區域12a，其形成在該第一柱12的一上部處，其中該閘極耦接到該上接面區域12a。
- 根據申請專利範圍第41項的半導體元件，其中該第一位元線22是藉由一快速熱退火製程來形成。
- 一種形成一半導體元件的方法，其包括：在一半導體基板上方形成一第一柱12；將該第一柱12的至少兩個側壁轉變成導電膜，以形成第一位元線22。
- 根據申請專利範圍第49項的方法，其中該導電膜是金屬矽化物膜。
- 根據申請專利範圍第49項的方法，其中該轉變的步驟包括：在該第一柱12的至少兩個側壁上方形成金屬層24；以及在該金屬層上執行一快速熱退火製程，以將該第一柱的至少兩個側壁轉變成該導電膜。
- 根據申請專利範圍第49項的方法，該方法進一步包括：在該第一位元線22上方分別形成第二位元線26，以耦接到該第一位元線22。
- 根據申請專利範圍第49項的方法，其中該第一柱12進一步包括一下接面區域12，以及其中該第一位元線耦接到該下接面區域。
- 一種半導體元件，其包括：一第一柱12，其從一半導體基板延伸；以及一第一位元線22，其設置在該第一柱12的側壁內部。
- 根據申請專利範圍第54項的半導體元件，其中該第一位元線包括一金屬矽化物膜。
- 一種形成一半導體元件的方法，其包括：在一半導體基板上方形成一第一柱12；以及將該第一柱12的一側壁轉變成一導電膜，以形成一第一位元線22。
- 根據申請專利範圍第56項的方法，其中該轉變的步驟包括：在該第一柱12的側壁上方形成一金屬層24；以及執行一快速熱退火製程到該金屬層，以將該第一柱的側壁轉變成該導電膜。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR960016773B1 (en) * | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6074960A (en) * | 1997-08-20 | 2000-06-13 | Micron Technology, Inc. | Method and composition for selectively etching against cobalt silicide |
| JP4593960B2 (ja) * | 2004-04-14 | 2010-12-08 | 白土 猛英 | 半導体記憶装置 |
| US7355230B2 (en) * | 2004-11-30 | 2008-04-08 | Infineon Technologies Ag | Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array |
| US7326611B2 (en) | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
| TWI291218B (en) * | 2006-03-10 | 2007-12-11 | Promos Technologies Inc | Vertical-type surrounding gate semiconductor device |
| KR100908819B1 (ko) * | 2007-11-02 | 2009-07-21 | 주식회사 하이닉스반도체 | 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법 |
| US7935598B2 (en) * | 2007-12-24 | 2011-05-03 | Hynix Semiconductor Inc. | Vertical channel transistor and method of fabricating the same |
| KR100949265B1 (ko) * | 2008-04-01 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100971411B1 (ko) * | 2008-05-21 | 2010-07-21 | 주식회사 하이닉스반도체 | 반도체 장치의 수직 채널 트랜지스터 형성 방법 |
| US7838925B2 (en) * | 2008-07-15 | 2010-11-23 | Qimonda Ag | Integrated circuit including a vertical transistor and method |
| JP2010141259A (ja) * | 2008-12-15 | 2010-06-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101087877B1 (ko) * | 2008-12-23 | 2011-11-30 | 주식회사 하이닉스반도체 | 고집적 반도체 장치의 제조 방법 및 반도체 장치 |
| KR20100099912A (ko) * | 2009-03-04 | 2010-09-15 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR101077445B1 (ko) * | 2009-05-28 | 2011-10-26 | 주식회사 하이닉스반도체 | 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| KR101205173B1 (ko) * | 2009-07-28 | 2012-11-27 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
| KR101087895B1 (ko) * | 2009-07-31 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101164955B1 (ko) * | 2009-09-30 | 2012-07-12 | 에스케이하이닉스 주식회사 | 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법 |
| KR101116354B1 (ko) * | 2009-09-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법 |
| KR101149043B1 (ko) * | 2009-10-30 | 2012-05-24 | 에스케이하이닉스 주식회사 | 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법 |
| KR101110545B1 (ko) * | 2009-11-10 | 2012-01-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101096187B1 (ko) * | 2009-11-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| KR101140093B1 (ko) * | 2010-04-26 | 2012-04-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
| KR101129955B1 (ko) * | 2010-06-10 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101669261B1 (ko) * | 2010-06-14 | 2016-10-25 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 |
| KR20120012593A (ko) * | 2010-08-02 | 2012-02-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8207032B2 (en) * | 2010-08-31 | 2012-06-26 | Micron Technology, Inc. | Methods of forming pluralities of vertical transistors, and methods of forming memory arrays |
| KR101160036B1 (ko) * | 2010-11-26 | 2012-06-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
| KR101140057B1 (ko) * | 2010-12-16 | 2012-05-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101168338B1 (ko) * | 2011-02-28 | 2012-07-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR101227339B1 (ko) * | 2011-05-12 | 2013-01-28 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| US8994084B2 (en) * | 2011-08-30 | 2015-03-31 | Winbond Electronics Corp. | Dynamic random access memory and method for fabricating the same |
-
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- 2011-10-31 KR KR1020110112418A patent/KR20130047409A/ko not_active Application Discontinuation
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