JP2015053337A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】配線ＰＬの形成時にストレージノードコンタクトプラグＳＣがダメージを受けることを防止する。【解決手段】半導体装置１は、半導体基板２の表面に形成された層間絶縁膜４６と、層間絶縁膜４６内に配置され、それぞれの上面が層間絶縁膜４６の上面に露出する周辺コンタクトプラグＰＣ及びストレージノードコンタクトプラグＳＣと、層間絶縁膜４６の上面に形成されたシリコン窒化膜７０と、底面で周辺コンタクトプラグＰＣの上面と接し、かつ、側面の少なくとも一部分がシリコン窒化膜７０によって囲まれてなる配線ＰＬと、シリコン窒化膜７０の上面に形成され、配線ＰＬの側面の他の一部分及び配線ＰＬの上面を覆うシリコン窒化膜７５と、底面でストレージノードコンタクトプラグＳＣの上面と接し、かつ、側面の少なくとも一部分がシリコン窒化膜７０，７５によって囲まれてなる下部電極８６とを備える。【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、ストレージノードコンタクトプラグの上面と周辺コンタクトプラグの上面とが同一平面内に位置する半導体装置及びその製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、それぞれセルトランジスタ及びストレージノードを有する複数のメモリセルが形成されるメモリセル領域と、メモリセル領域内の各メモリセルに対してリードやライトなどの動作を行うための各種回路が形成される周辺回路領域とが、半導体基板の主面に形成された構造を有している。
特許文献１には、メモリセルを構成するセルトランジスタと、周辺回路領域に形成されるトランジスタ（周辺トランジスタ）とのそれぞれについて、構造の具体的な例が開示されている。
特開２０１２−９９７９３号公報
ところで、特許文献１に記載されている半導体装置では、半導体基板の表面に第１層間絶縁膜３３が形成されており、その内部に、ビット線３０と、セルトランジスタの被制御電極をセルキャパシタの下部電極３５に接続するための容量コンタクトプラグ３４（ストレージノードコンタクトプラグ）と、周辺トランジスタの被制御電極を上層の配線３５ａに接続するためのソース／ドレインコンタクトプラグ３４ａ（周辺コンタクトプラグ）とが埋め込まれている。ビット線３０の上面はカバー絶縁膜２８によって、側面はサイドウォール絶縁膜３１ａによってそれぞれ覆われており、カバー絶縁膜２８及びサイドウォール絶縁膜３１ａの全体も第１層間絶縁膜３３の内部に埋め込まれている。特許文献１には詳しく書かれていないが、このような構造の半導体装置におけるビット線３０の形成から下部電極３５の形成までの製造手順は、次のようなものとなる。
すなわち、まずビット線３０を構成する導電膜及びカバー絶縁膜２８を構成する絶縁膜を成膜し、これらをパターニングすることによって、ビット線３０及びカバー絶縁膜２８を得る。次いで、全面に絶縁膜を形成してエッチバックすることにより、サイドウォール絶縁膜３１ａを形成する。続いて、カバー絶縁膜２８を覆う膜厚で第１層間絶縁膜３３を成膜し、上面を平坦化した後、第１層間絶縁膜３３に容量コンタクトプラグ３４及びソース／ドレインコンタクトプラグ３４ａを埋め込むためのスルーホールを設ける。そして、このスルーホールを埋める膜厚で導電膜を成膜し、第１層間絶縁膜３３の上面が露出する程度まで表面を平坦化することにより、容量コンタクトプラグ３４及びソース／ドレインコンタクトプラグ３４ａを形成する。
次に、再度導電膜を成膜してパターニングすることによって、第１層間絶縁膜３３の上面に、下面でソース／ドレインコンタクトプラグ３４ａと接触する配線３５ａを形成する。さらに、配線３５ａを覆う絶縁膜を全面に形成し、この絶縁膜を貫通するスルーホールを形成した後、その内表面を導電膜で覆うことによって、下面で容量コンタクトプラグ３４と接触する下部電極３５を形成する。
しかしながら、以上の製造手順には、配線３５ａの形成時に、容量コンタクトプラグ３４がダメージを受けるとともに、ビット線３０の上面を覆う絶縁膜（カバー絶縁膜２８及び第１層間絶縁膜３３）の膜厚が薄くなり、ビット線３０とシリコン酸化膜の間のショートマージンが小さくなってしまうという問題がある。これは、配線３５ａを形成するための導電膜のエッチングが、容量コンタクトプラグ３４と、ビット線３０の上面を覆う絶縁膜にも及んでしまうことによるものである。つまり、導電膜の膜厚やエッチング速度は表面内で完全に均一とはならないため、配線３５ａを形成するための導電膜のパターニングを行う際、一部の領域では、配線３５ａが完全に除去された後にもエッチングが継続されることになる。配線３５ａが完全に除去された後の表面には容量コンタクトプラグ３４及びビット線３０の上面を覆う絶縁膜が露出しているため、これらにもエッチングが及び、その結果として上記のような問題が発生することになる。
本発明の一側面による半導体装置は、半導体基板の表面に形成された第１の絶縁層と、前記第１の絶縁層内に配置され、それぞれの上面が前記第１の絶縁層の上面に露出する第１及び第２のコンタクトプラグと、前記第１の絶縁層の上面に形成された第２の絶縁層と、底面で前記第１のコンタクトプラグの上面と接し、かつ、側面の少なくとも一部分が前記第２の絶縁層によって囲まれてなる第１の導電層と、前記第２の絶縁層の上面に形成され、前記第１の導電層の前記側面の他の一部分及び前記第１の導電層の上面を覆う第３の絶縁層と、底面で前記第２のコンタクトプラグの上面と接し、かつ、側面の少なくとも一部分が前記第２及び第３の絶縁層によって囲まれてなる第２の導電層とを備えることを特徴とする。
本発明の他の一側面による半導体装置は、メモリセル領域及び周辺回路領域が区画された半導体基板と、それぞれ前記周辺回路領域に配置されたソース領域及びドレイン領域を含む周辺トランジスタと、前記メモリセル領域内に配置されたアクセストランジスタと、下部電極を含む情報蓄積素子と、前記メモリセル領域及び前記周辺回路領域を覆う第１の層間絶縁層と、前記第１の層間絶縁層内に配置され、前記周辺トランジスタの前記ソース領域及び前記ドレイン領域のいずれか一方と接続される第１のコンタクトプラグと、前記第１のコンタクトプラグと接続された配線層と、前記第１の層間絶縁層内に配置され、前記アクセストランジスタ及び前記下部電極を相互に接続する第２のコンタクトプラグと、前記第１の層間絶縁層の上面に形成され、前記配線層の側面の一部及び前記下部電極の側面の一部を覆う第２の層間絶縁層と、前記第２の層間絶縁層の上面に形成され、前記配線層の上面及び前記下部電極の側面の他の一部を覆う第３の層間絶縁層とを備えることを特徴とする。
本発明のさらに他の一側面による半導体装置は、半導体基板の表面に第１の絶縁層を形成する工程と、前記第１の絶縁層に第１及び第２のコンタクトホールを形成する工程と、前記第１及び第２のコンタクトホールを埋設する導電材料を堆積する工程と、前記導電材料のうち前記第１の絶縁層の上面に形成された部分を除去し、前記第１及び第２のコンタクトホール内にそれぞれ第１及び第２のコンタクトプラグを形成する工程と、前記第１の絶縁層の上面に第２の絶縁層を形成する工程と、前記第２の絶縁層に前記第１のコンタクトプラグの上面を露出させる配線溝を形成する工程と、前記配線溝を第１の導電層で埋設する工程と、前記第２の絶縁層の上面に第３の絶縁層を形成する工程と、少なくとも前記第２及び第３の絶縁層を貫通して、前記第２のコンタクトプラグの上面を露出させる開口部を形成する工程と、前記開口部の内表面に第２の導電層を形成する工程とを備えることを特徴とする。
本発明によれば、第１のコンタクトプラグに接続される第１の導電層を、第２のコンタクトプラグを覆う第２の絶縁層が形成されている状態で形成することが可能になる。したがって、第１の導電層の形成時に第２のコンタクトプラグがダメージを受けることを防止することが可能になる。
（ａ）は、本発明の好ましい実施の形態による半導体装置１の上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、図１に示した半導体装置１の製造途中における上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、本発明の好ましい実施の形態の第１の変形例による半導体装置１の上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。 （ａ）は、本発明の好ましい実施の形態の第２の変形例による半導体装置１の上面図であり、（ｂ）〜（ｆ）はそれぞれ、（ａ）に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する半導体装置１の断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
本実施の形態に係る半導体装置１は例えばＤＲＡＭであり、図１（ｂ）に示すように、半導体基板２を備えている。この半導体基板２の主面には、図１（ａ）に示すように、メモリセル領域ＭＡ及び周辺回路領域ＰＡが区画される。なお、図１（ａ）にメモリセル領域ＭＡ及び周辺回路領域ＰＡとして示した領域は、実際の半導体装置に設けられるこれらの領域の一部分である。また、周辺回路領域ＰＡ内のトランジスタの構造は本実施の形態の説明のために例示したものであり、実際のトランジスタの構造とは必ずしも一致していない。
半導体基板２の主面には、ＳＴＩ(shallow trench isolation)法における素子分離領域Ｉを構成する絶縁膜が埋め込まれている。素子分離領域Ｉにより、メモリセル領域ＭＡには複数の活性領域ＫＭが、周辺回路領域ＰＡに複数の活性領域ＫＰが、それぞれ形成される。
複数の活性領域ＫＭはそれぞれ、２組の対辺のうちの一方がｙ方向に沿って延び、他方がｘ方向及びｙ方向に対して傾斜しているｘ'方向に延びる平行四辺形であり、ｘ方向及びｙ方向に繰り返し配置されてマトリクスを構成している。各活性領域ＫＭには、２つのメモリセルが形成される。ただし、メモリセル領域ＭＡの端に位置する活性領域ＫＭについては、１つのメモリセルのみが形成される。なお、ｘ'方向に延びる１組の対辺の幅が露光機の解像限界に近い場合は、平行四辺形の頂点が丸まり、その位置が不明瞭となったり、ｘ'方向に延びる対辺の直線部分が判別できなくなる場合もある。
メモリセル領域ＭＡには、複数のワード線ＷＬと、複数のビット線ＢＬとが形成される。
各ワード線ＷＬは、半導体基板２の主面に設けられたゲートトレンチの内部に埋め込まれた導電体であり、この導電体とゲートトレンチの内表面との間にはゲート絶縁膜１５が形成される。各ワード線ＷＬはゲートトレンチの下部のみに埋め込まれており、ゲートトレンチの上部にはワード線ＷＬの上面を覆うシリコン窒化膜１８（キャップ絶縁膜）が埋め込まれている。シリコン窒化膜１８は、後述するストレージノードコンタクトプラグＳＣやビット線ＢＬとワード線ＷＬとの間の絶縁を確保する役割を果たす。各ワード線ＷＬはｙ方向に沿って直線状に延設されており、１つの活性領域ＫＭを２本のワード線ＷＬが通過するように配置される。ただし、図１（ａ）（ｂ）に示すように、メモリセル領域ＭＡの端に位置する各活性領域ＫＭを通過するワード線ＷＬは１本のみとなる。
一方、各ビット線ＢＬは、半導体基板２の主面の上方に形成された導体パターンによって構成される。各ビット線ＢＬは、ｘ方向に並ぶ各活性領域ＫＭの中央部を通過するように折れ曲がりながら、全体として見ればｘ方向に延設されている。各ビット線ＢＬの上面はハードマスク膜３４（カバー絶縁膜）で覆われており、ハードマスク膜３４の上面は後述する層間絶縁膜４６の上面に露出している。ハードマスク膜３４は、セルキャパシタＣとビット線ＢＬとの間を絶縁する役割を果たす。また、各ビット線ＢＬの側面は、いずれも絶縁膜であるシリコン窒化膜３６及びライナー膜４５によって覆われている。これらシリコン窒化膜３６及びライナー膜４５は、後述するストレージノードコンタクトプラグＳＣとビット線ＢＬとの間を絶縁する役割を果たす。
活性領域ＫＭ内の構造について説明すると、各活性領域ＫＭ内に相当する半導体基板２内の表面近傍領域にはＰ型のウエル（不図示）が形成され、このウエル内の半導体基板２の表面に近い領域にはＮ型の不純物拡散層１２が形成される。これらはいずれも、半導体基板２に不純物イオンを注入することによって形成される。図１（ｂ）に示すように、活性領域ＫＭ内の不純物拡散層１２は、対応する２本のワード線ＷＬによって３つの部分に分割される。このうち２本のワード線ＷＬの間に位置する部分（第３の拡散層）は、対応する２つのメモリセルを構成する２つのセルトランジスタ（アクセストランジスタ）に共通のソース／ドレイン領域となり、ビット線コンタクトプラグＢＣを介して、対応するビット線ＢＬに接続される。一方、他の２つの部分（第２の拡散層）はそれぞれ、上記２つのセルトランジスタのもう一方のソース／ドレイン領域を構成し、ストレージノードコンタクトプラグＳＣ（第２のコンタクトプラグ）を介して、対応するセルキャパシタＣ（容量素子、情報蓄積素子）の下部電極８６（第２の導電層）に接続される。
半導体基板２の主面には層間絶縁膜４６（第１の絶縁層、第１の層間絶縁層）が形成されており、ビット線ＢＬは、この層間絶縁膜４６の内部に形成される。層間絶縁膜４６の上面の位置は、ビット線ＢＬの上面を覆うハードマスク膜３４の上面と同じ位置となるように調整される。ストレージノードコンタクトプラグＳＣは層間絶縁膜４６を貫通するように形成され、下面で対応する不純物拡散層１２と接触し、上面で対応するセルキャパシタＣの下部電極８６と接触している。ストレージノードコンタクトプラグＳＣは下層コンタクトプラグと上層コンタクトプラグとによって構成されるが、この点については、後ほど製造工程を説明する際に詳しく説明する。素子分離領域Ｉを挟んで隣接するストレージノードコンタクトプラグＳＣの間の絶縁は、層間絶縁膜４６と同層に形成されるシリコン窒化膜５６によって確保される。
層間絶縁膜４６の上面には、本発明の特徴のひとつを構成するシリコン窒化膜７０（第２の絶縁層、第２の層間絶縁層）が形成され、さらにその上面にはシリコン窒化膜７５（第３の絶縁層、第３の層間絶縁層）が形成される。これらは、周辺回路領域ＰＡに形成される配線ＰＬ（後述）の形成時に、ストレージノードコンタクトプラグＳＣ及びハードマスク膜３４がダメージを受けることを防止するために設けられているものである。詳しくは、後ほど製造工程の説明と合わせて説明する。シリコン窒化膜７５の上面には、さらにシリコン酸化膜９２が形成される。
セルキャパシタＣは、下部電極８６の他、容量絶縁膜８７（第４の絶縁層）と、上部電極８８，８９，９０（第３の導電層）とによって構成される。
下部電極８６は、セルキャパシタＣごとに設けられる有底円筒形状の導電体である。詳しくは後述するが、下部電極８６は、製造時に一時的に形成される絶縁膜（後述する図４８に示すシリコン酸化膜８１と層間絶縁膜８０）及びシリコン窒化膜７０，７５を貫通するシリンダーホールを設けた後、その内表面を覆うように形成されたものである。下部電極８６の側面のうちシリコン窒化膜７０，７５の高さに位置する部分は、シリコン窒化膜７０，７５によって囲まれている（覆われている）。
各下部電極８６は、図１（ａ）に示すように、対応するストレージノードコンタクトプラグＳＣと平面的に見て概ね重なる位置に配置されており、図１（ｂ）に示すように、下面でストレージノードコンタクトプラグＳＣと接触している。下部電極８６の下端は、ストレージノードコンタクトプラグＳＣ内にめり込むような形で配置される。
下部電極８６の上端の一部分には、図１（ｂ）に示すように、他の下部電極８６との間を連結するシリコン窒化膜８２（サポート膜）が形成される。シリコン窒化膜８２は、細長い形状を有する下部電極８６が互いに支え合えるように設けられているもので、これによってセルキャパシタＣの形成の途中（後述するシリコン酸化膜８１及び層間絶縁膜８０を除去した後）における下部電極８６の倒壊が防止されている。
容量絶縁膜８７は、下部電極８６の表面のうち、有底円筒の内側に相当する部分の全体と、その他の部分のうちシリコン窒化膜７５の上側に位置する部分とを覆う薄い絶縁膜である。また、上部電極８８は、容量絶縁膜８７を介して下部電極８６と対向するように形成された導電体である。つまり、セルキャパシタＣは、下部電極８６と上部電極８８とが容量絶縁膜８７を挟んで対向する構造を有している。上部電極８９は、上部電極８８間の隙間領域を埋めるように形成される導電体であり、上部電極９０は、上部電極８９の表面を覆う導電体である。上部電極９０の表面は、図１（ｂ）に示すように、シリコン酸化膜９１によって覆われている。上述したシリコン酸化膜９２は、シリコン酸化膜９１の形成まで完了した後、シリコン酸化膜９１の上面を覆う膜厚で形成される。
次に、周辺回路領域ＰＡには、複数の配線ＰＬ（第１の導電層、配線層）と、複数のメタルゲートＭＧとが形成される。
各配線ＰＬは、層間絶縁膜４６の上面に形成された導体パターンによって構成される。図１では、各配線ＰＬをＹ方向に延設された導体パターンとして描いているが、実際の配線ＰＬはより複雑なパターンを描いている。各配線ＰＬはシリコン窒化膜７０を貫通するように形成されており、その上面はシリコン窒化膜７５によって覆われている。
一方、各メタルゲートＭＧは、半導体基板２の主面にゲート絶縁膜２１を介して形成された導体パターンによって構成される。図１では、各メタルゲートＭＧもＹ方向に延設された導体パターンとして描いているが、実際のメタルゲートＭＧはより複雑なパターンを描いている。各メタルゲートＭＧの上面は、ビット線ＢＬと同じくハードマスク膜３４によって覆われている。ここでのハードマスク膜３４は、配線ＰＬと各メタルゲートＭＧとの間を絶縁する役割を果たす。一方、各メタルゲートＭＧの側面は、シリコン窒化膜３６、シリケートグラス膜３９、及びライナー膜４５によって覆われている。各メタルゲートＭＧの側面を覆うこれらの膜は、後述する周辺コンタクトプラグＰＣとメタルゲートＭＧとの間を絶縁する役割を果たす。
活性領域ＫＰ内の構造について説明する。活性領域ＫＰには、Ｎチャンネル型ＭＯＳトランジスタが形成されるものと、Ｐチャンネル型ＭＯＳトランジスタが形成されるものとがあるが、図１及び後掲の各図には、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰのみを示している。以下、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに着目して説明するが、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰについても、ウエル及び不純物拡散層の導電型が変更される点を除き、同様の構成を有している。
Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ内に相当する半導体基板２内の表面近傍領域には、Ｐ型のウエル（不図示）が形成される。このウエル内の半導体基板２の表面に近い領域には、Ｎ型の不純物拡散層４１（第１の拡散層）が形成される。なお、不純物拡散層４１は、Ｎ型の低濃度不純物拡散層３８を形成した後、同じ領域に高濃度のＮ型の不純物を注入することによって形成されたものである。
ここで図１に示した活性領域ＫＰに着目すると、この活性領域ＫＰはそれぞれｙ方向に延在する２本のメタルゲートＭＧに対応しており、不純物拡散層４１は、平面的に見てこれら２本のメタルゲートＭＧの間に位置する領域と、平面的に見てこれら２本のメタルゲートＭＧの両側に位置する２つの領域との計３領域に分割して配置される。各不純物拡散層４１は、周辺コンタクトプラグＰＣ（第１のコンタクトプラグ）を介して、それぞれ配線ＰＬに接続される。なお、図１では各不純物拡散層４１が互いに異なる配線ＰＬに接続されるように描いているが、実際には同じ配線ＰＬに接続される場合もある。以上の構成により、活性領域ＫＰには、メタルゲートＭＧをゲート電極とし、その両側の不純物拡散層４１をソース／ドレインとする周辺トランジスタが形成される。
次に、以上の構成を有する半導体装置１の製造方法について、図２〜図４９を参照しながら説明する。
初めに、図２に示すように、全面にパッド酸化膜３及びシリコン窒化膜４を形成する。そして、これらのうち後に素子分離領域Ｉとする領域に形成された部分をエッチングによって除去することにより、素子分離溝ｔ１を形成する。なお、パッド酸化膜３の形成は、半導体基板２の表面を熱酸化することによって行うことが好適である。一方、シリコン窒化膜４の形成は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法又はプラズマＣＶＤ(Plasma Chemical Vapor Deposition)法によって行うことが好適である。シリコン窒化膜４に代え、パッド酸化膜３に近い側から順にシリコン窒化膜、アモルファスカーボン膜、シリコン窒化膜、及びシリコン酸化膜を積層してなる積層膜を用いてもよい。この場合、１層目のシリコン窒化膜はＬＰＣＶＤ法により、３層目のシリコン窒化膜及び４層目のシリコン酸化膜はプラズマＣＶＤ法により、それぞれ形成することが好ましい。
次に、図３に示すように、素子分離溝ｔ１の内表面を含む全面にラジカル酸化膜５を成膜する。ラジカル酸化膜５の成膜は、ＩＳＳＧ(In-Situ Steam Generation)法又はＬＰＲＯ(Low Pressure Radical Oxidation)法によって行うことが好適である。
続いて、図４に示すように、全面にシリコン酸化膜６，７を順次成膜する。シリコン酸化膜６の成膜はＦ−ＣＶＤ(Flowable Chemical Vapor Deposition)法によって行い、シリコン酸化膜７の成膜はＨＤＰ−ＣＶＤ(High-Density Plasma Chemical Vapor Deposition)法によって行うことが好適である。なお、シリコン酸化膜６の成膜後には、一度アニールを行う。Ｆ−ＣＶＤ法によって成膜されるシリコン酸化膜６の膜厚は、相対的に狭いメモリセル領域ＭＡの素子分離溝ｔ１がシリコン酸化膜６によって埋め尽くされる一方、相対的に広い周辺回路領域ＰＡの素子分離溝ｔ１はシリコン酸化膜６によって埋め尽くされない程度となる。シリコン酸化膜７は、素子分離溝ｔ１のうち、シリコン酸化膜６によって埋め尽くされなかった領域を埋める役割を果たす。
シリコン酸化膜７の成膜まで完了したら、次にシリコン窒化膜４をストッパーとするＣＭＰ(Chemical Mechanical Polishing)を行うことにより、図５に示すように、シリコン酸化膜６及びシリコン酸化膜７の上面がシリコン窒化膜４の上面と同じ高さとなるようにする。ここまでの工程により、ラジカル酸化膜５、シリコン酸化膜６、及びシリコン酸化膜７によって構成される素子分離領域Ｉの形成が完了する。
次に、シリコン窒化膜４をウエットエッチングにより除去することにより、図６に示すように、パッド酸化膜３を露出させる。なお、図６及び以降の図面では、ラジカル酸化膜５、シリコン酸化膜６、及びシリコン酸化膜７をまとめて素子分離領域Ｉとして図示している。このとき、素子分離領域Ｉの上面もエッチングされ、結果的に、素子分離領域Ｉの上面の高さとパッド酸化膜３の上面の高さとがほぼ同じ位置となる。
この段階で、図７（ｂ）に示すように、半導体基板２の表面にウエルＷ１〜Ｗ３を形成する。なお、図７（ｂ）以外の図面では、ウエルＷ１〜Ｗ３の図示を省略している。ウエルＷ１〜Ｗ３の形成について具体的に説明すると、まず周辺回路領域ＰＡをレジスト（不図示）により保護し、その状態で高エネルギーでリンの注入を行うことにより、素子分離領域Ｉより深い位置にＮ型のウエルＷ１（Ｎウエル）を形成する。周辺回路領域ＰＡがレジストによって保護されているため、このウエルＷ１はメモリセル領域ＭＡのみに形成される。
次に、周辺回路領域ＰＡのうちＮチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジスト（不図示）により保護し、その状態で高エネルギーでボロンの注入を行う。これにより、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに、Ｐ型のウエルＷ２（Ｐウエル）が形成される。その後、ウエルＷ２内に、低エネルギーでリンをさらに注入することにより、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧を所望の値に調節する。続いて、図示していないが、周辺回路領域ＰＡのうちＰチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジスト（不図示）により保護し、その状態で高エネルギーでリンの注入を行う。これにより、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに、Ｎ型のウエル（Ｎウエル。不図示）が形成される。その後、このＮ型のウエル内に、低エネルギーでボロンをさらに注入することにより、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧を所望の値に調節する。
次に、再度周辺回路領域ＰＡをレジスト（不図示）により保護し、その状態で高エネルギーでボロンの注入を行うことにより、ウエルＷ１より浅い位置にＰ型のウエルＷ３（Ｐウエル）を形成する。このウエルＷ３も、メモリセル領域ＭＡのみに形成されることになる。ウエルＷ３の形成後リンをさらに注入することにより、活性領域ＫＭを構成する半導体基板２の表面に、Ｎ型の不純物拡散層１２を形成する。
次に、ウエットエッチングによってパッド酸化膜３を除去した後、熱酸化によって、図７に示すように、全面に数ｎｍの厚さの熱酸化膜１０を形成する。なお、周辺回路領域ＰＡについては、パッド酸化膜３を残したまま、熱酸化膜１０を形成することとしてもよい。熱酸化膜１０を形成した後には、図７に示すように、全面にシリケートグラス膜１１を成膜する。シリケートグラス膜１１は、具体的には、テトラエトキシシラン（ＴＥＯＳ）を含む混合ガスを用いるＬＰＣＶＤ法によって成長させたノンドープのシリケートグラス膜とすることが好適である。
次に、図１に示したワード線ＷＬの形成を行う。具体的には、まず図８に示すように、ワードトレンチｔ２を形成する。ワードトレンチｔ２の形成は、図示しないレジストパターンを用いてまずシリケートグラス膜１１をワードトレンチｔ２の平面形状にパターニングし、その後、このシリケートグラス膜１１をマスクとして熱酸化膜１０、素子分離領域Ｉ、及び半導体基板２をエッチングすることによって行うことが好適である。こうして形成したワードトレンチｔ２は、図８（ｄ）に示すように、素子分離領域Ｉで相対的に深く、活性領域ＫＭで相対的に浅くなる。ワードトレンチｔ２の底面からフィン状の活性領域ＫＭが突出した構造となり、突出した部分はサドルフィン２ａと呼ばれる。
次に、熱酸化を行うことにより、図９に示すように、ワードトレンチｔ２の内表面のうち半導体基板２が露出した部分（活性領域ＫＭに相当する部分）にゲート絶縁膜１５を形成する。続いて、図１０に示すように、全面に窒化チタン膜１６及びタングステン膜１７を順次成膜する。ここで成膜する窒化チタン膜１６の膜厚は、ゲート絶縁膜１５の表面が薄く覆われる程度とする。一方、タングステン膜１７の膜厚は、ワードトレンチｔ２の全体が埋め尽くされる程度とする。タングステン膜１７の成膜まで終了したら、次に、窒化チタン膜１６及びタングステン膜１７のエッチバックを行う。このエッチバックは、窒化チタン膜１６及びタングステン膜１７の上面が不純物拡散層１２の下端より数ｎｍ上に位置する程度まで行う。エッチバック後にワードトレンチｔ２内に残存する窒化チタン膜１６及びタングステン膜１７により、ワード線ＷＬが構成される。
続いて、図１２に示すように、ワードトレンチｔ２の上部を埋める膜厚のシリコン窒化膜１８を成膜する。なお、図１２及び以降の図面では、窒化チタン膜１６及びタングステン膜１７をまとめてワード線ＷＬとして図示している。シリコン窒化膜１８は、ＬＰＣＶＤ法によって成膜されたシリコン窒化膜と、ＡＬＤ(Atomic Layer Deposition)法によって成膜されたシリコン窒化膜との積層膜とすることが好適である。シリコン窒化膜１８の成膜後には、シリケートグラス膜１１が露出する程度までシリコン窒化膜をエッチバックすることにより、図１３に示すように、ワードトレンチｔ２の内部のみにシリコン窒化膜１８を残す。
次に、図１４に示すように、メモリセル領域ＭＡのみをレジスト２０によって保護する。そして、ウエットエッチングにより、周辺回路領域ＰＡに形成されていたシリケートグラス膜１１及び熱酸化膜１０を除去する。これにより、活性領域ＫＰは、半導体基板２の表面が露出した状態となる。
次に、レジスト２０を除去した後、熱酸化を行うことにより、図１５に示すように活性領域ＫＰの表面にゲート絶縁膜２１を形成し、さらに、図１６に示すように、全面にノンドープのアモルファスシリコン膜２２を成膜する。アモルファスシリコン膜２２の膜厚は、周辺回路領域ＰＡにおけるアモルファスシリコン膜２２の上面が、メモリセル領域ＭＡに残存するシリケートグラス膜１１の上面と同一平面を構成するように調節する。
次に、アモルファスシリコン膜２２のうちＮチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに形成された部分を、図１７に示すようにＮ型不純物がドープされたポリシリコン膜２４に変化させる。また、アモルファスシリコン膜２２のうちＰチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに形成された部分を、Ｐ型不純物がドープされたポリシリコン膜（不図示）に変化させる。これらの形成について具体的に説明すると、まず、図１７に示すように、周辺回路領域ＰＡのうちＮチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジスト２３により保護し、その状態で露出しているアモルファスシリコン膜２２に対して、低エネルギーでリンの注入を行う。次に、図示していないが、周辺回路領域ＰＡのうちＰチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジストにより保護し、その状態で露出しているアモルファスシリコン膜２２に対して、低エネルギーでボロンの注入を行う。次に、レジストを除去した後、ＲＴＰ(Rapid Thermal Process)法による熱処理を行い、注入したリン及びボロンを活性化すると共にアモルファスシリコン膜２２を多結晶化する。これにより、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰでは、アモルファスシリコン膜２２が、Ｎ型不純物がドープされたポリシリコン膜２４に、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰでは、アモルファスシリコン膜２２が、Ｐ型不純物がドープされたポリシリコン膜に、それぞれ変化する。また、メモリセル領域ＭＡ内などのアモルファスシリコン膜２２は、ポリシリコン膜２７に変化する。
次に、図１８に示すように、シリコン酸化膜２５を、プラズマＣＶＤ法を用いて全面に成膜する。その後、周辺回路領域ＰＡをレジスト２６によって保護し、その状態でシリコン酸化膜及びポリシリコン膜のエッチングを行う。これにより、図１９に示すように、シリコン酸化膜２５及びポリシリコン膜２７のうちメモリセル領域ＭＡに形成された部分が除去される。シリコン酸化膜２５及びポリシリコン膜２７の除去が完了した後には、レジスト２６の除去を行う。
次に、図１に示したビット線コンタクトプラグＢＣ及びビット線ＢＬ並びにメタルゲートＭＧの形成を行う。具体的には、まず図２０に示すように、シリケートグラス膜１１のうちビット線コンタクトプラグＢＣが接続される不純物拡散層１２と平面的に見て重なる位置にある部分を露出させる位置に開口部を有するビット線コンタクトマスク３０を形成する。なお、このビット線コンタクトマスク３０の形成にあたっては、ＲＥＬＡＣＳ(Resolution Enhancement Lithography Assisted by Chemical Shrink)と呼ばれるホールパターン縮小プロセスを用いることが好ましい。その後、このビット線コンタクトマスク３０をマスクとするドライエッチングによってシリケートグラス膜１１及び熱酸化膜１０を順次選択的に除去することにより、図２１に示すように、開口部内に半導体基板２の表面（不純物拡散層１２の表面）を露出させる。なお、ここで露出した不純物拡散層１２の露出面に再度不純物のイオン注入を行うことにより、不純物拡散層１２のうちビット線コンタクトプラグＢＣに接続される部分の不純物濃度を上昇させることとしてもよい。
次に、ビット線コンタクトマスク３０を除去した後、ＣＶＤ法によって、図２２に示すように、不純物がドープされたポリシリコン膜３１を全面に成膜する。そして、シリケートグラス膜１１の表面が現れるまでポリシリコン膜３１をエッチバックし、さらに、周辺回路領域ＰＡに形成されているシリコン酸化膜２５をエッチングによって除去する。この工程により、図２３に示すように、同一の活性領域ＫＭを通過する２本のワード線ＷＬの間の領域のみにポリシリコン膜３１が残存するとともに、ポリシリコン膜２４（及び、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに形成される、Ｐ型不純物がドープされたポリシリコン膜）及びシリケートグラス膜１１の各表面が露出する。なお、この工程におけるエッチング量及び選択比は、露出した各表面が同一平面を構成するように調節することが好ましい。
次に、図２４に示すように、タングステンシリサイド膜、タングステンナイトライド膜、タングステン膜を順に積層してなる導電材料３３と、シリコン窒化膜及びシリコン酸化膜を順に積層してなるハードマスク膜３４と、アモルファスカーボン膜（不図示）と、シリコン酸窒化膜（不図示）と、シリコン酸化膜３５とを、順次全面に成膜する。そして、まずフォトリソグラフィ法によってビット線ＢＬ及びメタルゲートＭＧのパターンをシリコン酸化膜３５、シリコン酸窒化膜、アモルファスカーボン膜、及びハードマスク膜３４に転写し、その後、ハードマスク膜３４への転写後まで残存するアモルファスカーボン膜及びハードマスク膜３４をマスクとするドライエッチングにより、図２５に示すように、導電材料３３をビット線ＢＬ及びメタルゲートＭＧの形状にパターニングする。このパターニングでは、ビット線ＢＬの下側に位置するポリシリコン膜３１が、ビット線コンタクトプラグＢＣの形状にパターニングされる。また、周辺回路領域ＰＡでは、ポリシリコン膜２４（及び、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰに形成される、Ｐ型不純物がドープされたポリシリコン膜）も、メタルゲートＭＧの形状にパターニングされる。メタルゲートＭＧは、こうしてパターニングされたポリシリコン膜及び導電材料３３の積層膜により構成される。
次に、図２６に示すように、薄いオフセットスペーサとしてのシリコン窒化膜３６を全面に成膜する。なお、図２６及び以降の図面では、ポリシリコン膜２４及び導電材料３３をまとめてメタルゲートＭＧとして図示している。次いで、図２７に示すように、周辺回路領域ＰＡのうちＮチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジスト３７により保護する。そして、その状態でＮ型不純物の注入を行うことにより、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ内に相当する半導体基板２の表面に、Ｎ型の低濃度不純物拡散層３８を形成する。その後さらに、シリコン窒化膜３６のエッチバック及びゲート絶縁膜２１のエッチングを行うことによって、シリコン窒化膜３６をサイドウォール形状に加工するとともに、活性領域ＫＰの表面に形成されているゲート絶縁膜２１のうち、メタルゲートＭＧ及びサイドウォール形状となったシリコン窒化膜３６の真下の領域に形成されている部分のみを残し、他の部分を除去する。レジスト３７は、ここまでの工程が終了した後に除去する。図示していないが、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰについても、同様の工程により、Ｐ型の低濃度不純物拡散層の形成並びにシリコン窒化膜３６及びゲート絶縁膜２１の加工を行う。
次に、図２８に示すように、全面にシリケートグラス膜３９を成膜する。シリケートグラス膜３９は、具体的には、シリケートグラス膜１１と同様、テトラエトキシシラン（ＴＥＯＳ）を含む混合ガスを用いるＬＰＣＶＤ法によって成長させたノンドープのシリケートグラス膜とすることが好適である。その後、図２９に示すように、周辺回路領域ＰＡのうちＮチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ以外の領域と、メモリセル領域ＭＡとをレジスト４０により保護する。そして、その状態でＮ型不純物の注入を行うことにより、Ｎチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰ内に相当する半導体基板２の表面に、Ｎ型の不純物拡散層４１を形成する。その後さらに、シリケートグラス膜３９のエッチバックを行うことによって、シリケートグラス膜３９をサイドウォール形状に加工する。レジスト４０は、ここまでの工程が終了した後に除去する。図示していないが、Ｐチャンネル型ＭＯＳトランジスタが形成される活性領域ＫＰについても、同様の工程により、Ｐ型の不純物拡散層の形成並びにシリケートグラス膜３９の加工を行う。
次に、図３０に示すように、周辺回路領域ＰＡをレジスト４２で保護する。そして、その状態で、シリケートグラス膜３９のウエットエッチング、シリコン窒化膜３６のエッチバック、シリケートグラス膜１１及びシリコン窒化膜１８のエッチングを順次行う。これにより、図３０に示すように、メモリセル領域ＭＡ内において、まずシリケートグラス膜３９が完全に除去される。また、シリコン窒化膜３６は、ビット線ＢＬ、ビット線コンタクトプラグＢＣ、及びハードマスク膜３４の各側面を覆うサイドウォール形状の絶縁膜としてのみ残存し、その他の部分は除去される。さらに、シリケートグラス膜１１は、ビット線ＢＬ及びサイドウォール形状となったシリコン窒化膜３６の真下の領域に形成されている部分のみが残り、その他の部分は除去される。この工程の終了後のメモリセル領域ＭＡ内では、シリコン窒化膜１８、熱酸化膜１０、及び素子分離領域Ｉの各上面が同一平面を構成する。
次に、図３１に示すように、シリコン窒化膜であるライナー膜４５（ＳＯＤライナー）を全面に成膜した後、図３２に示すように、スピンオン絶縁膜（ＳＯＤ）である層間絶縁膜４６（第１の絶縁層）を全面に成膜する。層間絶縁膜４６の形成は、ポリシラザンを含有する塗布膜を全面に塗布した後、熱処理によってこれを改質することにより行うことが好適である。
層間絶縁膜４６を形成した後には、ＣＭＰ(Chemical Mechanical Polishing)などの方法により、図３３に示すように、ライナー膜４５の上面が露出する程度まで表面を平坦化する。その後、テトラエトキシシラン（ＴＥＯＳ）を含む混合ガスを用いるＬＰＣＶＤ法によってシリケートグラス膜４７を全面に成膜し、さらに、ポリシリコン膜４８を全面に成膜する。
続いて、図１に示したストレージノードコンタクトプラグＳＣ及び周辺コンタクトプラグＰＣの形成を行う。具体的には、まず、図３４に示すレジスト５０を全面に成膜し、このレジスト５０に、図３４（ａ）に示すように、メモリセル領域ＭＡ内でｙ方向に延在する素子分離領域Ｉを中心としてｘ方向の両側に広がる開口部を設ける。そして、開口部を設けたレジスト５０をマスクとするエッチングを行うことにより、図３４に示すように、ポリシリコン膜４８、シリケートグラス膜４７、及び層間絶縁膜４６を貫通するストレージノードコンタクトサックホールｔ３を形成する。こうして形成されたストレージノードコンタクトサックホールｔ３の底面には、ライナー膜４５が露出する。
次に、全面にシリコン窒化膜を成膜し、その後エッチバックを行うことにより、図３５に示すように、ストレージノードコンタクトサックホールｔ３の内側面を覆うサイドウォール絶縁膜５１を形成する。このエッチバックでは、ストレージノードコンタクトサックホールｔ３の底面に露出するライナー膜４５と、その直下にある熱酸化膜１０とについても、シリコン窒化膜のうち水平面に形成された部分とともに除去される。
次に、Ｎ型不純物がドープされたポリシリコン膜５３を成膜し、エッチバックを行うことにより、図３５に示すように、ストレージノードコンタクトサックホールｔ３の下部にポリシリコン膜５３を埋設する。ポリシリコン膜５３の残存膜厚は、ポリシリコン膜５３の上面が、ビット線ＢＬの上面より高く、ハードマスク膜３４の上面より高いところに位置するように設定することが好適である。
次に、ＣＶＤ法を用いて、図３６に示すように、全面にシリコン窒化膜５５を形成する。そして、シリコン窒化膜５５のエッチバックを行うことにより、図３７に示すようにシリコン窒化膜５５をストレージノードコンタクトサックホールｔ３の内側面にのみ残した後、これをマスクとするドライエッチングにより、ポリシリコン膜５３をエッチングする。このエッチングは、ポリシリコン膜５３がｘ方向に分割され、ストレージノードコンタクトサックホールｔ３の底面に素子分離領域Ｉが完全に露出する程度まで行う。
次に、ＣＶＤ法を用いて、図３８に示すように、全面にシリコン窒化膜５６を形成する。シリコン窒化膜５６の成膜量は、ストレージノードコンタクトサックホールｔ３内の空間（ｘ方向に分割されたポリシリコン膜５３の間の領域）がシリコン窒化膜５６によって埋め尽くされる程度とする。シリコン窒化膜５６を成膜した後には、図３９に示すように、ポリシリコン膜５３の上面が露出する程度まで、ＣＭＰによる研磨を行う。
次に、ポリシリコン膜５３を選択的にエッチバックすることにより、図４０に示すように、ポリシリコン膜５３の上側に凹部ｔ４（第２のコンタクトホール）を形成する。さらに、図示しないマスクパターンを形成し、これをマスクとして層間絶縁膜４６及びライナー膜４５をエッチングすることにより、周辺コンタクトプラグＰＣの形成領域に、不純物拡散層４１を露出させる周辺コンタクトホールｔ５（第１のコンタクトホール）を形成する。
その後、まずスパッタにより、凹部ｔ４及び周辺コンタクトホールｔ５の各底面を含む全面にコバルト膜（不図示）を成膜した後、熱処理によって、シリコン又はポリシリコンと接する部分のコバルト膜をコバルトシリサイド膜に変化させる。これにより、凹部ｔ４及び周辺コンタクトホールｔ５の各底面に、図４２に示したコバルトシリサイド膜６２が形成される。コバルトシリサイド膜６２に変化しなかったコバルト膜は、上記熱処理の後、ウエットエッチングによってすべて除去する。
次に、図４２に示すように、ＣＶＤ法により、窒化チタンとチタンの積層膜６３と、タングステン膜６４とを、それぞれ全面に順次成膜する。そして、シリコン窒化膜５６が露出する程度までＣＭＰによる研磨を行う。これにより、図４３に示すように、ストレージノードコンタクトプラグＳＣ（第２のコンタクトプラグ）と、周辺コンタクトプラグＰＣ（第１のコンタクトプラグ）とがそれぞれ形成される。こうして形成されたストレージノードコンタクトプラグＳＣの構造は、ポリシリコン膜５３によって構成される下層コンタクトプラグと、コバルトシリサイド膜６２、窒化チタンとチタンの積層膜６３、及びタングステン膜６４によって構成される上層コンタクトプラグとからなる２層構造となる。一方、周辺コンタクトプラグＰＣは、コバルトシリサイド膜６２、窒化チタンとチタンの積層膜６３、及びタングステン膜６４によって構成される。
続いて、図１に示した配線ＰＬの形成を行う。具体的には、まず図４４に示すように、層間絶縁膜４６の上面を含む全面に、シリコン窒化膜７０（第２の絶縁層）とシリコン酸化膜７１とを順次成膜する。なお、図４４及び以降の図面では、ポリシリコン膜５３、コバルトシリサイド膜６２、窒化チタンとチタンの積層膜６３、及びタングステン膜６４をまとめてストレージノードコンタクトプラグＳＣとして図示し、コバルトシリサイド膜６２、窒化チタンとチタンの積層膜６３、及びタングステン膜６４をまとめて周辺コンタクトプラグＰＣとして図示している。
次いで、フォトリソグラフィ及びエッチングにより、シリコン窒化膜７０及びシリコン酸化膜７１に、図４５に示すように、配線ＰＬのパターンを有する配線溝ｔ６を形成する。配線溝ｔ６の深さは、シリコン窒化膜７０及びシリコン酸化膜７１を貫通する深さを少し超える程度とする。これにより、配線溝ｔ６の底面には、周辺コンタクトプラグＰＣの上面が露出する。
次に、ＣＶＤ法によって窒化チタン膜及びタングステン膜を順次成膜し、シリコン酸化膜７１の上面が露出する程度までＣＭＰによる研磨を行うことにより、図４６に示すように、配線溝ｔ６を窒化チタン膜７３とタングステン膜７４の積層膜（第１の導電層）で埋設する。こうして配線溝ｔ６の内部に形成された積層膜が、配線ＰＬを構成する。配線ＰＬが形成された後には、エッチングによってシリコン酸化膜７１を選択的に除去し、その後、図４７に示すように、全面にシリコン窒化膜７５（第３の絶縁層）を成膜する。シリコン窒化膜７５の膜厚は、配線ＰＬの側面及び上面がシリコン窒化膜７５によって完全に覆われる程度とする。
本発明の主たる効果は、このような配線ＰＬの形成工程によって奏されるものである。すなわち、上記工程では、導電膜をパターニングすることによって配線ＰＬを形成するのではなく、まずシリコン窒化膜７０を成膜してそこに配線溝ｔ６を形成し、その中に導電膜を埋め込むことによって配線ＰＬを形成している。したがって、配線ＰＬを構成する導電膜のエッチングを行う時点では、ストレージノードコンタクトプラグＳＣやハードマスク膜３４がシリコン窒化膜７０によって覆われていることになるので、配線ＰＬを構成する導電膜の形成時にストレージノードコンタクトプラグＳＣやハードマスク膜３４がダメージを受けることが、好適に防止されていると言える。
続いて、図１に示したセルキャパシタＣの形成を行う。具体的には、まず図４８に示すように、ＢＰＳＧ(Boron Phosphorus Silicon Glass)である層間絶縁膜８０、シリコン酸化膜８１、シリコン窒化膜８２、マスク膜としてのシリコン膜８３、マスク膜としてのシリコン酸化膜８４を順次成膜する。その後、シリコン酸化膜８４の上面にさらにレジスト８５を形成し、セルキャパシタＣの形成領域に開口部を設ける。そして、まずレジスト８５をマスクとするエッチングによってシリコン酸化膜８４及びシリコン膜８３にセルキャパシタＣの形成パターンを転写し、次いで、シリコン酸化膜８４及びシリコン膜８３をマスクとするエッチングによって、シリコン窒化膜８２、シリコン酸化膜８１、及び層間絶縁膜８０にセルキャパシタＣの形成パターンを転写する。これにより、図４９に示すように、シリコン窒化膜８２、シリコン酸化膜８１、及び層間絶縁膜８０を貫通するシリンダホールｔ７（開口部）が、セルキャパシタＣの形成領域ごとに形成される。シリンダホールｔ７の底面には、対応するストレージノードコンタクトプラグＳＣの上面が露出する。
次に、全面に窒化チタンとチタンの積層膜を成膜し、さらにＰ型不純物をドープしたシリコン酸化膜（不図示）を成膜する。Ｐ型不純物をドープしたシリコン酸化膜はカバレッジが悪いため、シリンダホールｔ７の内部には入り込まず、シリンダホールｔ７の上端を閉塞させる。その状態で、全面にレジスト（不図示）を塗布し、フォトリソグラフィ及びエッチングにより、図１を参照して説明したサポート膜のパターンにシリコン窒化膜８２をパターニングする。このエッチングでは、窒化チタンとチタンの積層膜のエッチングも同時に行う。これにより、成膜した窒化チタンとチタンの積層膜のうちシリンダホールｔ７の外に形成された部分が除去され、シリンダホールｔ７ごとにその内表面を覆う有底円筒型の下部電極８６が形成される。こうして形成された下部電極８６は、対応するストレージノードコンタクトプラグＳＣの上面と、下面で接触している。
続いて、シリコン酸化膜８１及び層間絶縁膜８０をエッチングにより除去した後、図１に示したように、ＣＶＤ法により、非晶質の酸化ジルコニウム膜と酸化アルミニウムの積層膜（ＬＡＺＯ膜）である容量絶縁膜８７（第４の絶縁層）、窒化チタン膜である上部電極８８（第３の導電層）、及び、ボロンをドープしたポリシリコン膜である上部電極８９を順次全面に形成し、さらに、スパッタリングによって、タングステン膜である上部電極９０、及び、シリコン酸化膜９１を順次全面に形成する。ここまでの工程により、セルキャパシタＣが完成する。その後、フォトリソグラフィ及びエッチングにより、上記の各膜のうち周辺回路領域ＰＡに形成された部分を除去し、全面にシリコン酸化膜９２をさらに成膜してＣＭＰによって表面を平坦化することにより、図１に示した半導体装置１が完成する。
以上説明したように、本実施の形態による半導体装置１及びその製造方法によれば、周辺コンタクトプラグＰＣに接続される配線ＰＬを、ストレージノードコンタクトプラグＳＣ及びハードマスク膜３４を覆うシリコン窒化膜７０が形成されている状態で形成することが可能になる。したがって、配線ＰＬの形成時にストレージノードコンタクトプラグＳＣやハードマスク膜３４がダメージを受けることを防止することが可能になる。そしてこれにより、ビット線ＢＬと下部電極８６の間のショートマージンが小さくなってしまうことも防止される。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態では、配線ＰＬの幅が周辺コンタクトプラグＰＣのｘ方向の幅より大きく、周辺コンタクトプラグＰＣの上面の全体が配線ＰＬの下面に接していたが、図５０に示すように、配線ＰＬの幅を周辺コンタクトプラグＰＣのｘ方向の幅より小さく設定し、周辺コンタクトプラグＰＣの上面の一部のみが配線ＰＬの下面に接するように構成してもよい。
また、上記実施の形態では、配線ＰＬを埋め込むための配線溝ｔ６を形成する前にシリコン窒化膜７０だけでなくシリコン酸化膜７１も成膜し、これらを貫通するように配線溝ｔ６を形成したが、図５１に示すように、シリコン窒化膜７０を厚めに形成し、シリコン窒化膜７０のみに配線溝ｔ６を形成することとしてもよい。この場合、シリコン酸化膜７１及びシリコン窒化膜７５は使用しない。ただし、このようにすると、製造工程が簡略化される一方で、エッチングストッパーとしてのシリコン窒化膜７０が厚くなりすぎるため、ビット線ＢＬと下部電極８６の間のショートマージンを確保することは、上記実施の形態に比べて難しくなる。
１ 半導体装置
２ 半導体基板
２ａ サドルフィン
３ パッド酸化膜
４ シリコン窒化膜
５ ラジカル酸化膜
６，７ シリコン酸化膜
１０ 熱酸化膜
１１，３９ ノンドープのシリケートグラス膜
１２ 不純物拡散層
１５，２１ ゲート絶縁膜
１６ 窒化チタン膜
１７ タングステン膜
１８ シリコン窒化膜
２０，２３，２６，３７，４０，４２，５０，８５ レジスト
２２ ノンドープのアモルファスシリコン膜
２４，５３ Ｎ型不純物がドープされたポリシリコン膜
２５，８１，９１，９２ シリコン酸化膜
２７ ノンドープのポリシリコン膜
３０ ビット線コンタクトマスク
３１ 不純物がドープされたポリシリコン膜
３３ タングステンシリサイド膜、タングステンナイトライド膜、及びタングステン膜を順に積層してなる導電材料
３４ シリコン窒化膜及びシリコン酸化膜を順に積層してなるハードマスク膜
３５，７１，８４ シリコン酸化膜
３６，５５，５６，７０，７５，８２ シリコン窒化膜
３８ 低濃度不純物拡散層
４１ 不純物拡散層
４５ ライナー膜
４６ スピンオン絶縁膜（ＳＯＤ）である層間絶縁膜
４７ シリケートグラス膜
４８ ポリシリコン膜
５１ サイドウォール絶縁膜
６２ コバルトシリサイド膜
６３ 窒化チタンとチタンの積層膜
６４，７４ タングステン膜
７３ 窒化チタン膜
８０ ＢＰＳＧである層間絶縁膜
８３ シリコン膜
８６ 下部電極
８７ 容量絶縁膜
８８，８９，９０ 上部電極
ＢＣ ビット線コンタクトプラグ
ＢＬ ビット線
Ｃ セルキャパシタ
Ｉ 素子分離領域
ＫＭ，ＫＰ 活性領域
ＭＡ メモリセル領域
ＭＧ メタルゲート
ＰＡ 周辺回路領域
ＰＣ 周辺コンタクトプラグ
ＰＬ 配線
ＳＣ ストレージノードコンタクトプラグ
ｔ１ 素子分離溝
ｔ２ ワードトレンチ
ｔ３ ストレージノードコンタクトサックホール
ｔ４ 凹部
ｔ５ 周辺コンタクトホール
ｔ６ 配線溝
ｔ７ シリンダホール
Ｗ１ Ｎウエル
Ｗ２，Ｗ３ Ｐウエル
ＷＬ ワード線

Claims (13)

  1. 半導体基板の表面に形成された第１の絶縁層と、
    前記第１の絶縁層内に配置され、それぞれの上面が前記第１の絶縁層の上面に露出する第１及び第２のコンタクトプラグと、
    前記第１の絶縁層の上面に形成された第２の絶縁層と、
    底面で前記第１のコンタクトプラグの上面と接し、かつ、側面の少なくとも一部分が前記第２の絶縁層によって囲まれてなる第１の導電層と、
    前記第２の絶縁層の上面に形成され、前記第１の導電層の前記側面の他の一部分及び前記第１の導電層の上面を覆う第３の絶縁層と、
    底面で前記第２のコンタクトプラグの上面と接し、かつ、側面の少なくとも一部分が前記第２及び第３の絶縁層によって囲まれてなる第２の導電層と
    を備えることを特徴とする半導体装置。
  2. それぞれ前記半導体基板の表面内に形成された第１及び第２の拡散層をさらに備え、
    前記第１及び第２のコンタクトプラグはそれぞれ前記第１及び第２の拡散層に接続される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のコンタクトプラグは、底面で前記第２の拡散層と接する下層コンタクトプラグと、底面で前記下層コンタクトプラグと接し、かつ上面で前記第２の導電層と接する上層コンタクトプラグとによって構成される
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の導電層を覆う第４の絶縁層と、
    前記第４の絶縁層を介して前記第２の導電層と対向する第３の導電層と
    をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第２及び第３の導電層並びに前記第４の絶縁層は、容量素子を構成する
    ことを特徴とする請求項４に記載の半導体装置。
  6. メモリセル領域及び周辺回路領域が区画された半導体基板と、
    それぞれ前記周辺回路領域に配置されたソース領域及びドレイン領域を含む周辺トランジスタと、
    前記メモリセル領域内に配置されたアクセストランジスタと、
    下部電極を含む情報蓄積素子と、
    前記メモリセル領域及び前記周辺回路領域を覆う第１の層間絶縁層と、
    前記第１の層間絶縁層内に配置され、前記周辺トランジスタの前記ソース領域及び前記ドレイン領域のいずれか一方と接続される第１のコンタクトプラグと、
    前記第１のコンタクトプラグと接続された配線層と、
    前記第１の層間絶縁層内に配置され、前記アクセストランジスタ及び前記下部電極を相互に接続する第２のコンタクトプラグと、
    前記第１の層間絶縁層の上面に形成され、前記配線層の側面の一部及び前記下部電極の側面の一部を覆う第２の層間絶縁層と、
    前記第２の層間絶縁層の上面に形成され、前記配線層の上面及び前記下部電極の側面の他の一部を覆う第３の層間絶縁層と
    を備えることを特徴とする半導体装置。
  7. 前記アクセストランジスタは、前記メモリセル領域に配置されたソース領域及びドレイン領域を含み、
    前記第２のコンタクトプラグは、前記アクセストランジスタの前記ソース領域及び前記ドレイン領域のいずれか一方と接続される
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記情報蓄積素子は、前記下部電極を覆う容量絶縁膜と、前記容量絶縁膜を介して前記下部電極を覆う上部電極とを有する容量素子である
    ことを特徴とする請求項６又は７に記載の半導体装置。
  9. 半導体基板の表面に第１の絶縁層を形成する工程と、
    前記第１の絶縁層に第１及び第２のコンタクトホールを形成する工程と、
    前記第１及び第２のコンタクトホールを埋設する導電材料を成膜する工程と、
    前記導電材料のうち前記第１の絶縁層の上面に形成された部分を除去し、前記第１及び第２のコンタクトホール内にそれぞれ第１及び第２のコンタクトプラグを形成する工程と、
    前記第１の絶縁層の上面に第２の絶縁層を形成する工程と、
    前記第２の絶縁層に前記第１のコンタクトプラグの上面を露出させる配線溝を形成する工程と、
    前記配線溝を第１の導電層で埋設する工程と、
    前記第２の絶縁層の上面に第３の絶縁層を形成する工程と、
    少なくとも前記第２及び第３の絶縁層を貫通して、前記第２のコンタクトプラグの上面を露出させる開口部を形成する工程と、
    前記開口部の内表面に第２の導電層を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  10. 半導体基板の表面内に不純物を注入することによって第１及び第２の拡散層を形成する工程をさらに備え、
    前記第１及び第２のコンタクトプラグはそれぞれ前記第１及び第２の拡散層に接続される
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２の導電層を覆う第４の絶縁層を形成する工程と、
    前記第４の絶縁層を介して前記第２の導電層と対向する第３の導電層を形成する工程と
    をさらに備えることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記第２及び第３の導電層並びに前記第４の絶縁層は、容量素子を構成する
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 半導体基板の表面内に不純物を注入することによって第３の拡散層を形成する工程と、
    前記第１の絶縁層を形成する前に、前記第３の拡散層に接続される配線層を形成する工程と
    をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
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