JP2013069779A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2013069779A JP2013069779A JP2011206233A JP2011206233A JP2013069779A JP 2013069779 A JP2013069779 A JP 2013069779A JP 2011206233 A JP2011206233 A JP 2011206233A JP 2011206233 A JP2011206233 A JP 2011206233A JP 2013069779 A JP2013069779 A JP 2013069779A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- contact
- forming
- semiconductor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】半導体基板上に第1の半導体層と、前記第1の半導体層の下面と接する前記第1の半導体層よりも低い不純物濃度である第2の半導体層とを形成する工程と、前記第1の半導体層及び前記第2の半導体層から成る活性領域を少なくとも2つの領域に分ける溝内にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記第1の半導体層の上面の一部を露出させるコンタクトホールに導電膜を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。
【選択図】図25
Description
このようにして形成された不純物半導体層の構成によれば、特に電界が集中する高濃度不純物半導体層と、高濃度不純物半導体層の下に形成された低濃度不純物半導体層との界面の接触面積が拡大される。その結果、コンタクトプラグと高濃度不純物半導体層との接触抵抗が低減される。
従って、トランジスタ毎の第1の半導体層の不純物濃度を均一にすることができる。また、第1の半導体層と第2の半導体層との界面がブロードになることがなく、各半導体層の不純物濃度の制御を容易に行うことができる。
先ず、本発明を適用した一実施形態であるDRAM(半導体装置)60の構成について説明する。本実施形態のDRAM60はメモリセル領域と、周辺回路領域とから構成されている。図1はDRAM60のメモリセル領域の構成を示す平面図であり、図2は図1に示すA−A´線における断面図である。なお、本実施形態のDRAM60は、図1に示すように、6F2セル配置(Fは半導体装置の最小加工寸法)で構成されている。
本実施形態のDRAM60のメモリセルは、埋め込みゲート電極23と活性領域2に囲まれた半導体基板1に形成された、埋め込みゲート型トランジスタとビット線30とキャパシタ52の積層構造体である。
なお、本実施形態のDRAM60においては、一例として下部電極46の内壁のみを電極として用いるシリンダ型のキャパシタ52を示しているが、この形態に限定されるものではない。例えば、下部電極の内壁及び外壁を電極として用いてもよい。
次に、図3〜6に示すように、高濃度不純物半導体層10aを形成する。高濃度不純物半導体層10aとしては、n型の半導体である砒素ドープシリコンを用いることができる。このとき、砒素ドープシリコン膜の膜厚は50nm程度とすることが好ましい。また、砒素ドープシリコン膜の砒素の濃度は5×1019〜2×1021/cm3程度とすることが好ましく、抵抗値の関係から5×1020/cm3とすることがより好ましい。
ここでは、上記のような砒素ドープシリコン膜を半導体基板1上に堆積することで、高濃度不純物半導体層10aを形成する。堆積は、CVD法やエピタキシャル成長法などにより行うことができる。また、例えば周辺回路領域のように当該高濃度不純物半導体層10aを形成したくない領域がある場合、当該領域を保護膜で覆ってから砒素ドープシリコン膜を堆積する。その後、通常のリソグラフィ法およびエッチング法により保護膜上の砒素ドープシリコン膜を除去し、保護膜を除去することで、所望の領域に選択的に高濃度不純物半導体層10aを形成できる。保護膜としては、例えば、半導体基板を熱酸化することで得られる10nm程度の熱酸化膜を、通常のリソグラフィ法およびエッチング法により所望の領域を覆うようにパターニングしたものを適用できる。また、本願の高濃度不純物半導体層10aは砒素ドープシリコン膜に限定されず、同じn型半導体であれば、リンやアンチモンなどのドナーイオンがドープされたシリコン膜であってもよい。更に、適用して望ましい導電型がp型であれば、ホウ素などのアクセプタイオンがドープされたシリコン膜を適用してもよい。更に、本願の高濃度半導体層10aは、多結晶シリコン膜であっても単結晶シリコン膜であってもよい。以後、特記しない限り、半導体層については同様であるとする。
次に、フォトリソグラフィとドライエッチングにより、高濃度不純物半導体層10aのパターニングを行い、半導体基板1に活性領域2を区画するための図示しない素子分離溝を形成する。
続いて、素子分離溝内に露出した半導体基板1の表面を覆うように酸化シリコン膜を形成する。具体的には、素子分離溝内のシリコン基板1と活性領域2の表面を被覆する窒化シリコン膜の上に、熱酸化処理等の方法によって酸化シリコン膜を形成する。窒化シリコンを素子分離溝の内部を充填するように堆積し、エッチバックを行い、素子分離溝の底部に窒化シリコン膜を残存させる。CVD法によって、酸化シリコンを素子分離溝の内部を充填するように堆積した後、CMP法によりマスク用の窒化シリコン膜が露出するまで半導体基板1の表面を研磨すると共に平坦化し、酸化シリコン膜を形成する。このような工程により、図7に示すように、STI素子分離膜8が形成され、同時に高濃度不純物半導体層10aが区分される。
次に、区分された高濃度不純物半導体層10aの上方から基板内部に向けて不純物イオンを注入し、図8〜10に示すように、高濃度不純物半導体層10aの下面に接する低濃度不純物半導体層10bを形成する。低濃度不純物半導体層10bの不純物としては、n型半導体であるリンと砒素の混合イオンを用いることができる。また、不純物イオンの濃度は1×1017〜5×1018/cm3であることが好ましい。
なお、不純物半導体層10の形成方法は、上記の方法に限るものではない。例えば、STI素子分離膜8の形成後に、半導体基板1のエッチバックを行い、選択エピタキシャル成長により高濃度不純物半導体層10aを形成し、in−situドーピングにより低濃度不純物半導体層10bを形成してもよい。
次に、図11〜図14に示すように、STI素子酸化膜8により区画され、高濃度不純物半導体層10aと低濃度不純物半導体層10bから成る活性領域2を規定する。続いて、従来の6F2型DRAMの製造方法と同様に、活性領域2に交差するゲート電極形成用の溝を形成する。ゲート電極形成用の溝の内壁と、高濃度不純物半導体層10a及びSTI素子分離膜8を覆うように、酸化シリコン膜等からなるゲート絶縁膜15を形成する。その後、ゲート電極形成用の溝内のゲート絶縁膜15上に導電膜を埋め込み、埋め込みゲート電極23を形成する。そして、ゲート絶縁膜15及び埋め込みゲート電極23を覆うように、酸化シリコン膜から成る層間絶縁膜24を形成する。
図11及び図12に示すように、ゲート電極形成用の溝が形成される際に、各活性領域2の不純物半導体膜10は、埋め込みゲート電極23間の不純物半導体層と、埋め込みゲート電極23とSTI素子分離膜8との間の不純物半導体層とに分割される。これらの不純物半導体層は、それぞれ埋め込みゲート型トランジスタのソースドレイン領域25,37として機能する。
次いで、ビット線と接続する活性領域部分、即ち、ソースドレイン領域25の高濃度不純物半導体層25aの上面を露出させるように、ビットコンタクト絶縁膜24のパターニングを行い、図示略のビット線形成用の開口部を形成する。そして、ビット線形成用の開口部に導電膜とキャップ用の窒化シリコン膜27を形成し、パターニングを行うことにより、図15,図16に示すようなX方向に延在するビット線30を形成する。
次に、図15〜図18に示すように、フォトリソグラフィとエッチングにより、コンタクトホール35を形成する。コンタクトホール35は、ビット線30の上面及び側面に形成された窒化シリコン膜27及びライナー膜28をサイドウォールとして用いたラインSAC(self alignment contact)法によって形成することができる。具体的には、キャパシタコンタクトプラグ間絶縁膜33に、例えば埋め込みゲート電極23の延在方向と同一の方向(Y方向)に延在するライン状の開口パターンを形成する。この開口パターンを形成する際に、キャパシタコンタクトプラグ間絶縁膜33をエッチングすると、ビット線30の周囲に形成された窒化シリコン膜27及びライナー膜28に、X方向に延在する開口が自己整合的に形成される。その後、この開口から露出する窒化シリコン膜27、ライナー膜28、キャパシタコンタクトプラグ間絶縁膜33をエッチングで除去することにより、図16に示すコンタクトホール35が形成される。
また、図18に示すように、Y方向においてコンタクトホール35と活性領域2とが重なる部分では、コンタクトホール35の底面にゲート絶縁膜15が露出される。
次に、ALD法を用いて窒化シリコンをコンタクトホール35内に形成し、その窒化シリコンのエッチバックを行う。この工程により、図19〜図22に示すように、コンタクトホール35の側壁にサイドウォールスペーサ36が形成される。
続いて、露出されたゲート絶縁膜15と、サイドウォールスペーサ36と、キャパシタコンタクトプラグ間絶縁膜33を覆うように、キャパシタコンタクトプラグ形成用の導電膜を形成する。キャパシタコンタクトプラグ形成用の導電膜としては、高濃度の不純物ドープシリコン、ポリシリコン、金属膜、シリサイド、もしくはそれらの積層膜を用いることができる。CMP法により、キャパシタコンタクトプラグ用層間絶縁膜33の上面が露出するまでキャパシタコンタクトプラグ形成用の導電膜の上部を除去しながら平坦化する。このような工程により、図20及び図22に示すように、導電膜からなるキャパシタコンタクトプラグ41を形成する。
次に、キャパシタコンタクトプラグ41と、ライナー膜28と、キャパシタコンタクトプラグ間絶縁膜33を覆うように、窒化タングステンとタングステンを順次堆積して積層膜を形成する。続いて、この積層膜のパターニングを行い、図2に示すようなキャパシタコンタクトパッド42を形成する。後にキャパシタコンタクトパッド42上に形成するキャパシタ52は、図1に示すようにメモリセル領域に均等な間隔で配置する必要がある。そのため、キャパシタコンタクトパッド42は、図2に示すようにキャパシタコンタクトプラグ41の直上からずれた位置に形成される。キャパシタコンタクトパッド42は、キャパシタコンタクトパッド42の底面とキャパシタコンタクトプラグ41の上面とが重なる面で、キャパシタコンタクトプラグ41と、その下に形成されている高濃度不純物半導体層37aに接する。
その後、犠牲酸化膜とストッパ膜44を貫通するシリンダ孔を形成し、シリンダ孔の底面にキャパシタコンタクトパッド42の上面を露出させる。次に、シリンダ孔の内壁面と露出されたキャパシタコンタクトパッド42の上面を覆うようにして、窒化チタンから成る下部電極46を形成する。これにより、下部電極46の底部は、容量コンタクトパッド42の上面に接続される。
続いて、下部電極46を覆うようにしてキャパシタ絶縁膜47を形成する。キャパシタ絶縁膜47としては、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム及びこれらの積層膜を用いることができる。次に、キャパシタ絶縁膜47の表面を覆うように、窒化チタンから成る上部電極48を形成する。
このような工程により、キャパシタコンタクトパッド42上に、下部電極46と、キャパシタ絶縁膜47と、上部電極48から成る埋め込みゲート型トランジスタのキャパシタ52を形成する。更に、上部電極48を覆うようにプレート導電膜49を形成する。
以上の工程により、図1及び図2に示す本実施形態のDRAM60が完成する。
次いで、本発明を適用した第2の実施形態であるDRAM(半導体装置)61の構成について説明する。図28及び図29に示すDRAM61の構成要素において、図1及び図2に示すDRAM60の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。図28はDRAM61のメモリセル領域の構成を示す平面図であり、図29は図28に示すA−A´線における断面図である。
なお、本実施形態のDRAM61の製造方法における各工程で、第1実施形態のDRAM60の製造方法における各工程と同様の内容については、その説明を省略する。
その後、図7〜14に示す第1実施形態のDRAM60の製造方法におけるコンタクトホール形成工程まで同様の工程を行う。
以上の工程により、図28及び図29に示す本実施形態のDRAM61が完成する。
従って、本実施形態のDRAM61の製造方法によれば、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触面積を増やすことができ、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触抵抗を低減することができる。
Claims (8)
- 半導体基板の主面上に第1の半導体層を形成する工程と、
前記第1の半導体層と同じ導電型であって、前記第1の半導体層よりも低い不純物濃度である第2の半導体層を、前記第1の半導体層の下面と接するように形成する工程と、
前記半導体基板に前記第1の半導体層及び前記第2の半導体層を含む活性領域を規定する工程と、
前記活性領域を横断して、前記第1の半導体層及び前記第2の半導体層を前記活性領域内で少なくとも2つの領域に分ける溝を形成する工程と、
前記溝内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第1の半導体層の上面の一部を露出させるコンタクトホールを形成する工程と、
前記コンタクトホールを導電膜で埋め込んでコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記コンタクトホールを前記第1の半導体層の一部がえぐられるまで開口させて、前記コンタクトホール内に前記導電膜を充填することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体基板にシリコン基板を用い、
前記第1の半導体層及び前記第2の半導体層として砒素ドープシリコンを用いることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 - 前記第1の半導体層の上面と接するようにビット線を形成する工程と、
前記コンタクトプラグの上面と接するようにキャパシタを形成する工程と、
を有することを特徴とする請求項1〜請求項3のいずれかの請求項に記載の半導体装置の製造方法。 - 半導体基板の主面上に形成された第1の半導体層と、
前記第1の半導体層の下面と接するように形成された、前記第1の半導体層と同じ導電型であって、前記第1の半導体層よりも低い不純物濃度である第2の半導体層と、
前記第1の半導体層と前記第2の半導体層を有する活性領域と、
前記活性領域を横断して、前記第1の半導体層及び前記第2の半導体層を前記活性領域内で少なくとも2つの領域に分ける溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第1の半導体層の上面の一部を露出させるように形成されたコンタクトホールに導電膜が埋め込まれることにより形成されたコンタクトプラグと、
を有することを特徴とする半導体装置。 - 前記コンタクトホールが前記第1の半導体層の一部をえぐるように形成され、前記コンタクトプラグの底部が前記第1の半導体層内に埋め込まれていることを特徴とする請求項5に記載の半導体装置。
- 前記半導体基板にシリコン基板が用いられ、
前記第1の半導体層及び前記第2の半導体層として砒素ドープシリコンが用いられることを特徴とする請求項5または請求項6に記載の半導体装置。 - 前記第1の半導体層の上面に接するように形成されたビット線と、
前記コンタクトプラグの上面に接するように形成されたキャパシタと、
を有することを特徴とする請求項5〜請求項7のいずれかの請求項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011206233A JP2013069779A (ja) | 2011-09-21 | 2011-09-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011206233A JP2013069779A (ja) | 2011-09-21 | 2011-09-21 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013069779A true JP2013069779A (ja) | 2013-04-18 |
Family
ID=48475157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011206233A Withdrawn JP2013069779A (ja) | 2011-09-21 | 2011-09-21 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013069779A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017076795A (ja) * | 2015-10-13 | 2017-04-20 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体素子及びその製造方法 |
-
2011
- 2011-09-21 JP JP2011206233A patent/JP2013069779A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017076795A (ja) * | 2015-10-13 | 2017-04-20 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体素子及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100714900B1 (ko) | 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법 | |
US8921930B2 (en) | Semiconductor device with buried bit line and method for fabricating the same | |
US8716774B2 (en) | Semiconductor device having a buried gate type MOS transistor and method of manufacturing same | |
KR101609254B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR101168336B1 (ko) | 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법 | |
TWI553778B (zh) | 具有埋入式位元線之半導體裝置 | |
JP2011129771A (ja) | 半導体装置及びその製造方法 | |
JP2011187652A (ja) | 半導体装置及びその製造方法 | |
JP2015053337A (ja) | 半導体装置及びその製造方法 | |
US8928073B2 (en) | Semiconductor devices including guard ring structures | |
JP2011243948A (ja) | 半導体装置及びその製造方法 | |
JP2013168569A (ja) | 半導体装置及びその製造方法 | |
KR20120078917A (ko) | 반도체 소자 및 그 형성 방법 | |
JP2012238642A (ja) | 半導体装置及びその製造方法 | |
US20160086956A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US20160027785A1 (en) | Semiconductor device and method for manufacturing same | |
JP2012019035A (ja) | 半導体装置及びその製造方法 | |
US9508723B2 (en) | Semiconductor device having buried gate and manufacturing method thereof | |
JP6054046B2 (ja) | 半導体装置及びその製造方法 | |
JP2013069779A (ja) | 半導体装置及びその製造方法 | |
JP2016219596A (ja) | 半導体装置 | |
JP4044525B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP2012064627A (ja) | 半導体装置の製造方法 | |
JP2012054454A (ja) | 半導体装置の製造方法 | |
WO2023245716A1 (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141202 |