KR101213885B1 - 반도체 소자 및 반도체 셀 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 매립형 비트라인 형성 공정 시 측벽 콘택과 반대되는 부분에 에어-갭을 형성하거나 절연막의 두께를 증가시켜 비트라인과 인접한 비트라인 사이의 커플링 캐패시턴스를 감소시킴으로써, 소자의 특성을 향상시키는 기술이다.
본 발명에 따른 반도체 소자는 측벽 콘택을 포함하는 복수의 라인 패턴과, 라인 패턴들 사이의 저부에 매립된 비트라인과, 비트라인 일측의 상기 라인 패턴 내에 형성된 비트라인 접합영역과, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭(Air-Gap)을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 반도체 셀{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR CELL}
본 발명은 반도체 소자 및 반도체 셀에 관한 것이다. 보다 상세하게는 매립형 비트라인(Buried Bit Line)을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
그러나, 최근 수직 채널 트랜지스터 구조를 형성하는 과정에서 소자의 크기가 감소됨에 따라 매립형 비트라인과 인접한 비트라인의 접합영역이 맞닿게 되어 비트라인 간의 커플링 캐패시턴스 값이 증가하는 문제점이 발생하고 있다. 이렇게, 커플링 캐패시턴스 값이 증가함에 따라 반도체 소자 동작 시 매립형 비트라인을 선택하여 전압을 인가하면 주변의 다른 매립형 비트라인의 전압도 상승하게 되어 셀에 저장된 데이터를 센스 앰프(Sense Amplifier)에서 증폭할 때 발생하는 노이즈(Noise)로 인해 데이터가 제대로 읽히지 않는 문제가 발생하게 된다.
본 발명은 매립형 비트라인 형성 공정 시 측벽 콘택과 반대되는 부분에 에어-갭을 형성하거나 절연막의 두께를 증가시켜 비트라인과 인접한 비트라인 사이의 커플링 캐패시턴스를 감소시킴으로써, 소자의 특성을 향상시키는 반도체 소자 및 반도체 셀을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 측벽 콘택을 포함하는 복수의 라인 패턴과, 라인 패턴들 사이의 저부에 매립된 비트라인과, 비트라인 일측의 상기 라인 패턴 내에 형성된 비트라인 접합영역과, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭(Air-Gap)을 포함하는 것을 특징으로 한다.
나아가, 라인 패턴은 반도체 기판을 식각하여 형성된 것을 특징으로 하고, 라인 패턴 표면에 라이너 절연막을 더 포함하는 것을 특징으로 하며, 비트라인은 티타늄, 티타늄 질화막, 도핑된 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 비트라인 접합영역은 측벽 콘택을 통해 비트라인과 연결되는 것을 특징으로 하고, 에어-갭은 비트라인 측면에 형성된 것을 특징으로 하며, 에어-갭에 절연막이 매립된 것을 특징으로 한다.
또한, 에어-갭을 포함하는 비트라인 상부에 캡핑막을 더 포함하며, 캡핑막은 질화막을 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 셀은 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트와 교차되도록 배열되며 일측이 비트라인 접합영역과 연결되는 비트라인을 포함하되, 비트라인 타측과 라인 패턴 사이에 형성된 에어-갭을 포함하는 것을 특징으로 한다.
나아가, 게이트 접합 영역과 연결되는 저장부를 더 포함하며, 이 저장부는 캐패시터인 것을 특징으로 한다.
또한, 게이트는 라인 패턴 상측이 식각되어 형성된 다수의 필라 패턴 양측에 형성된 수직형 게이트(Vertical Gate)인 것을 특징으로 하고, 비트라인은 티타늄, 티타늄 질화막, 도핑된 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
나아가, 에어-갭은 비트라인 측면에 형성된 것을 특징으로 하고, 에어-갭에 절연막이 매립된 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자는 코어 회로 영역과, 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 캐패시터와, 수직형 게이트와 교차되도록 배열되며 일측이 비트라인 접합영역과 연결되는 비트라인을 포함하되, 비트라인 타측과 필라 패턴 사이에 형성된 에어-갭을 포함하는 반도체 셀 어레이를 포함하는 것을 특징으로 한다.
여기서, 코어 회로 영역은 반도체 셀의 워드라인들 중에서 하나를 선택하기 위한 로우 디코더, 반도체 셀의 비트라인들 중에서 하나를 선택하기 위한 컬럼 디코더 및 로우 디코더 및 컬럼 디코더에 의해 선택된 반도체 셀에 저장된 데이터를 센싱하기 위한 센스 앰프를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 모듈은 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 캐패시터와, 수직형 게이트와 교차되도록 배열되며 일측이 비트라인 접합영역과 연결되는 비트라인을 포함하되, 상기 비트라인 타측과 상기 필라 패턴 사이에 형성된 에어-갭을 포함하는 반도체 셀 어레이 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 반도체 소자 및 외부 입출력 라인을 포함한다.
더욱 바람직하게는 반도체 소자는 데이타 입력 버퍼, 커맨드/어드레스 입력 버퍼 및 저항부를 더 포함하며, 커맨드/어드레스 입력버퍼로 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 저항부를 더 포함하는 것을 특징으로 한다.
또한, 외부 입출력 라인은 반도체 소자와 전기적으로 연결되는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 시스템은 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 캐패시터와, 수직형 게이트와 교차되도록 배열되며 일측이 비트라인 접합영역과 연결되는 비트라인을 포함하되, 비트라인 타측과 필라 패턴 사이에 형성된 에어-갭을 포함하는 반도체 셀 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 반도체 소자, 코맨드 링크와 데이터 링크를 포함하는 다수의 반도체 모듈과, 반도체 모듈과 데이터 및 커맨드/어드레스를 통신하는 콘트롤러를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 라인 패턴을 형성하는 단계와, 라인 패턴들 사이의 저부에 비트라인을 매립하는 단계와, 비트라인 타측의 상기 라인 패턴 내에 비트라인 접합 영역을 형성하는 단계와, 비트라인 일측과 상기 라인 패턴 사이에 에어-갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 라인 패턴을 형성하는 단계 이후, 라인 패턴 표면에 제 1 라이너 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계는 라인 패턴들 사이의 저부에 제 1 비트라인 도전층을 형성하는 단계와, 제 1 비트라인 도전층 상부에 제 2 비트라인 도전층을 형성하는 단계와, 제 2 비트라인 도전층 일측의 라인 패턴 표면에 희생 도전막을 형성하는 단계와, 희생 도전막이 형성된 제 2 비트라인 도전층 상부에 제 3 비트라인 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 제 2 비트라인 도전층을 형성하는 단계는, 제 1 비트라인 도전층 상부에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층에 의해 노출된 상기 제 1 라이너 절연막 표면에 제 2 라이너 절연막을 증착하는 단계와, 폴리실리콘층을 더 식각하여 제 2 라이너 절연막 하부의 제 1 라이너 절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 하고, 비트라인은 티타늄, 티타늄 질화막, 도핑된 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
나아가, 제 2 비트라인 도전층 일측의 상기 라인 패턴 표면에 희생 도전막을 형성하는 단계는 제 2 비트라인 도전층 상부의 라인 패턴 측벽에 티타늄 질화막을 형성하는 단계와, 티타늄 질화막이 형성된 상기 라인 패턴들 사이에 절연막을 매립하는 단계와, 제 2 비트라인 도전층 타측의 라인 패턴 표면의 티타늄 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 제 2 비트라인 도전층 타측의 라인 패턴 표면의 티타늄 질화막을 제거하는 단계는 제 2 비트라인 도전층 타측의 라인 패턴 표면의 티타늄 질화막을 노출시키는 마스크 패턴을 형성하는 단계와, 경사 이온 주입으로 상기 티타늄 질화막 내에 이온 주입을 진행하는 단계와, 이온 주입된 티타늄 질화막을 제거하여 상기 제 1 라이너 절연막을 노출시키는 단계를 포함하는 것을 특징으로 한다.
나아가, 이온 주입된 티타늄 질화막을 제거하는 단계 이후, 노출된 제 1 라이너 절연막을 제거하여 라인 패턴이 노출되는 측벽 콘택을 형성하는 단계를 더 포함하며, 에어-갭을 형성하는 단계는, 제 3 비트라인 도전층을 형성하는 단계 이후, 제 3 비트라인 도전층, 희생 도전막 및 제 2 라이너 절연막 표면에 캡핑막을 형성하는 단계와, 희생 도전막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 희생 도전막을 제거하는 단계 이후 에어-갭에 절연막을 매립하는 단계를 더 포함하며, 희생 도전막을 제거하는 단계 이후, 에어-갭에 의해 노출된 비트라인을 더 식각하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 반도체 셀은 다음과 같은 효과를 제공한다.
첫째, 비트라인과 인접한 비트라인 간의 커플링 캐패시턴스(Coupling Capacitance)가 감소되는 효과가 있다.
둘째, 수직형 게이트의 산화 공정 시 비트라인의 배리어 메탈층의 산화를 방지할 수 있는 효과가 있다.
셋째, 배리어 메탈층 형성 후 에치-백(Etch-Back) 공정 시 라인 패턴 측벽에 형성된 충분한 두께의 절연막으로 인해 라인 패턴의 어택(Attack)을 방지할 수 있는 효과가 있다.
넷째, 라인 패턴의 실리콘층과 비트라인 도전층인 도핑된 폴리실리콘층(Doped Poly Silicon)이 직접 맞닿게 되므로 접합 영역의 누설 전류(Junction Leakage)가 감소되는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도.
도 2a 내지 도 2m은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4는 본 발명에 따른 반도체 셀 어레이를 도시한 회로도.
도 5은 본 발명의 실시예에 따른 반도체 소자를 도시한 블록도.
도 6은 본 발명의 실시예에 따른 반도체 모듈을 도시한 블록도.
도 7은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 비트라인을 포함하는 반도체 셀을 도시한 사시도이다.
도 1에 도시된 바와 같이, 반도체 셀은 인접한 비트라인 접합영역과의 거리가 증가되도록 에어-갭을 포함하는 비트라인, 비트라인과 수직하게 교차하는 게이트, 접합 영역 및 저장부를 포함한다. 이러한 반도체 셀의 구성요소들을 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 반도체 기판(100) 상부에 측벽 콘택(129)을 포함하는 다수의 라인 패턴(110)이 형성된다. 측벽 콘택(129)은 라인 패턴(110) 표면에 형성된 제 1 라이너 절연막(115) 및 제 2 라이너 절연막(125)에 의해 정의된다. 제 1 라이너 절연막(115)은 산화막을 포함할 수 있으며, 제 2 라이너 절연막(125)은 질화막을 포함할 수 있다.
그리고, 라인 패턴(110)들 사이의 저부에 비트라인(131)이 형성된다. 이때, 비트라인(131)은 제 1 비트라인 도전층(120), 제 2 비트라인 도전층(123) 및 제 3 비트라인 도전층(130)을 포함하며, 이들은 티타늄(Ti), 티타늄 질화막(TiN), 도핑된 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나를 포함할 수 있다. 더욱 바람직하게는 제 1 비트라인 도전층(120)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합 중 선택된 어느 하나를 포함하고, 제 2 비트라인 도전층(123) 및 제 3 비트라인 도전층(130)은 도핑된 폴리실리콘층을 포함한다. 제 1 비트라인 도전층(120)은 비트라인의 저항을 낮추기 위해서 형성한다.
또한, 비트라인(131) 일측의 라인 패턴(110) 내에는 비트라인 접합 영역(135)이 구비되고, 비트라인(131) 타측과 라인 패턴(110) 사이에는 에어-갭(133)이 형성된다. 이 에어-갭(133)은 해당 비트라인(131)과 인접한 비트라인(131)에 연결된 비트라인 접합 영역(135)과의 거리를 증가시키는 역할을 하며, 이에 따라 비트라인(131)과 비트라인 접합영역(135) 사이의 커플링 캐패시턴스를 감소시킬 수 있다. 여기서, 에어-갭(133)의 선폭은 도 1에 도시된 것보다 크게 형성될 수도 있으며, 에어-갭(133)에 절연막이 매립될 수도 있다.
이렇게 형성된 비트라인(131) 상부에 비트라인(131)과 수직으로 교차되도록 연장된 게이트(150a)가 형성된다. 게이트(150a)는 라인 패턴(110) 상측이 식각되어 형성된 필라 패턴(110a) 양측에 형성되며, 다수의 필라 패턴(110a)들을 연결하는 형태로 형성된다. 그리고, 필라 패턴(110a) 상측에 게이트 접합영역(미도시)이 형성되며, 필라 패턴(110a) 상부에 게이트 접합영역(미도시)과 연결되는 저장부(160)가 구비된다. 여기서, 저장부(160)는 캐패시터를 포함하는 것이 바람직하다.
상술한 바와 같이, 측벽 콘택(129)과 반대되는 부분에 에어-갭(133) 또는 추가적인 절연막을 포함함으로써, 비트라인(131)과 인접한 비트라인 접합 영역(135) 간의 거리를 증가시킬 수 있다. 이에 따라, 매립 비트라인(131)과 인접한 비트라인(131) 간의 커플링 캐패시턴스(Coupling Capacitance)를 감소시키는 효과를 얻을 수 있다.
도 2a 내지 도 2m은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 먼저, 도 2a를 참조하면 반도체 기판(200) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 마스크 패턴(205)을 형성한다. 이때, 마스크 패턴(205)은 라인(line) 형태로 형성하며, 질화막을 포함하는 물질로 형성하는 것이 바람직하다.
다음으로, 마스크 패턴(205)을 식각 마스크로 반도체 기판(200)을 식각하여 복수의 라인 패턴(210)을 형성한다. 라인 패턴(210)은 반도체 기판(200)의 일부가 식각되어 도 1의 Y - Y'방향으로 연장된 형상으로 형성된다. 그 다음, 라인 패턴(210) 및 마스크 패턴(205)을 포함하는 반도체 기판(200) 표면에 제 1 라이너 절연막(215)을 증착한다. 이때, 제 1 라이너 절연막(215)은 산화막을 포함하는 물질로 형성하는 것이 바람직하며, 제 1 라이너 절연막(215)의 두께는 80 ~ 120Å인 것이 바람직하다.
도 2b를 참조하면, 제 1 라이너 절연막(215)이 형성된 라인 패턴(210)을 포함하는 전체 상부에 제 1 비트라인 도전층(220)을 형성한다. 제 1 비트라인 도전층(220)은 전체적인 비트라인의 저항을 낮추기 위해 형성한다. 이때, 제 1 비트라인 도전층(220)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 이어서, 에치-백(Etch-Back) 공정으로 제 1 비트라인 도전층(220) 식각하여 라인 패턴(210)들 사이의 저부에만 제 1 비트라인 도전층(220)이 남겨지도록 한다.
다음으로, 제 1 라이너 절연막(215) 및 제 1 비트라인 도전층(220) 상부에 제 2 비트라인 도전층(223)을 형성한다. 제 2 비트라인 도전층(223)은 도핑된 폴리실리콘층을 포함하는 것이 바람직하다. 이어서, 에치-백 공정으로 제 2 비트라인 도전층(223)을 식각하여 라인 패턴(210)들 사이의 제 1 비트라인 도전층(220) 상부에 제 2 비트라인 도전층(223)이 남겨지도록 한다. 여기서, 제 2 비트라인 도전층(223)의 높이가 후속으로 형성될 측벽 콘택(One Side Contact) 상측의 위치가 된다.
다음으로 도 2c를 참조하면, 제 2 비트라인 도전층(223)에 의해 노출된 라인 패턴(210) 측벽 및 마스크 패턴(205) 상부의 제 1 라이너 절연막(215) 표면을 일부 제거한다. 제 1 라이너 절연막(215)의 제거는 클리닝 공정으로 진행할 수 있다. 이때, 제 1 라이너 절연막(215)은 최초 형성된 두께의 약 50% 정도 제거되도록 하는 것이 바람직하며 예컨대, 클리닝 공정 후 남겨진 제 1 라이너 절연막(215)이 40 ~ 60Å의 두께가 되도록 한다. 또한, 클리닝 진행 시간에 따라 제 2 비트라인 도전층(223) 측벽의 제 1 라이너 절연막(215)도 일부 제거될 수 있다. 제 2 비트라인 도전층(223) 측벽의 제 1 라이너 절연막(215)은 제 2 비트라인 도전층(223) 상측으로부터 250 ~ 300Å 아래의 깊이까지는 제거되어도 된다.
이어서, 제 1 라이너 절연막(215) 및 제 2 비트라인 도전층(223) 표면에 제 2 라이너 절연막(225)을 증착한다. 제 2 라이너 절연막(225)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이후, 에치-백 공정을 진행하여 마스크 패턴(205) 및 제 2 비트라인 도전층(223) 상부의 제 2 라이너 절연막(225)을 제거하여 라인 패턴(210) 측벽의 제 1 라이너 절연막(215) 표면에만 제 2 라이너 절연막(225)이 남겨지도록 한다.
다음으로 도 2d를 참조하면, 라인 패턴(210)들 사이에 노출된 제 2 비트라인 도전층(223) 상측을 식각하여 제 2 라이너 절연막(225) 하부로 제 1 라이너 절연막(215)이 노출되도록 한다. 여기서, 식각되고 남겨진 제 2 비트라인 도전층(223) 상부 높이가 후속으로 형성될 측벽 콘택의 하측의 위치가 된다. 이때, 제 2 비트라인 도전층(223)의 식각 균일도(Etch Uniformity)를 일정하게 유지하여 제 2 비트라인 도전층(223) 하부의 제 1 비트라인 도전층(220)이 노출되지 않도록 한다.
다음으로, 도 2e를 참조하면 제 1 라이너 절연막(215), 제 2 비트라인 도전층(223) 및 제 2 라이너 절연막(225) 표면에 희생 도전막(227)을 증착한다. 희생 도전막(227)은 티타늄 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이후 에치-백 공정으로 희생 도전막(227)을 식각하여 라인 패턴(210) 상부 및 제 2 비트라인 도전층(223) 상부의 희생 도전막(227)을 제거한다. 즉, 라인 패턴(210) 측벽의 제 1 라이너 절연막(215) 및 제 2 라이너 절연막(225) 표면에만 희생 도전막(227)이 남겨진다.
그 다음, 라인 패턴(210)들 사이의 제 2 비트라인 도전층(223) 상부에 제 1 절연막(228)을 형성한 후 평탄화 공정을 진행하여 라인 패턴(210) 상부의 제 1 라이너 절연막(215)을 노출시킨다. 제 1 절연막(228)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 예컨대 갭필 특성이 우수한 SOD(Spin On Dieletric)으로 형성할 수 있다.
도 2f를 참조하면 라인 패턴(210) 일측의 희생 도전막(227)을 제거한다. 이에 따라 필라 패턴(210) 일측의 제 1 라이너 절연막(215) 및 제 2 라이너 절연막(225)이 노출된다. 이때, 라인 패턴(210) 일측의 희생 도전막(227)은 다음과 같은 방법들로 제거할 수 있다.
먼저, 경사 이온주입(Tilt Implantation)을 통해 라인 패턴(210) 일측의 희생 도전막(227) 상에만 이온이 주입되도록 한다. 이어서, 식각 용액을 사용하여 이온 주입된 희생 도전막(227)만 제거되도록 한다. 이때, 희생 도전막(227) 제거 시 에도 제 2 비트라인 도전층(223)에 의해 제 1 비트라인 도전층(220)은 손상되지 않는다.
또한, 라인 패턴(210) 일측의 희생 도전막(227)을 오픈시키는 마스크 패턴을 형성한 후 노출된 희생 도전막(227)만 제거되도록 할 수 있다.
도 2g를 참조하면, 희생 도전막(227)이 제거되면서 노출된 제 1 라이너 절연막(215) 및 제 1 절연막(228)을 제거하여 라인 패턴(210) 일측이 노출되도록 한다. 이렇게 노출된 라인 패턴(210)이 측벽 콘택(229)이 된다. 제 1 라이너 절연막(215)과 제 1 절연막(228)은 산화 계열의 물질이므로 동시에 제거가 가능하며, 제 2 라이너 절연막(225)은 질화 계열의 물질이므로 제거되지 않고 남겨진다. 이때, 도 2g의 'A'에 도시된 바와 같이 제 1 라이너 절연막(215)이 하부로 더 식각되어 제 2 비트라인 도전층(223) 일측이 노출되도록 하는 것이 바람직하다.
다음으로, 도 2h를 참조하면 측벽 콘택(229)을 포함하는 라인 패턴(210)들 사이의 제 2 비트라인 도전층(223) 상부에 제 3 비트라인 도전층(230)을 형성한다. 이때, 제 3 비트라인 도전층(230)은 측벽 콘택(229)의 상측보다 높게 형성하는 것이 바람직하다.
이렇게 형성된 제 1 비트라인 도전층(220), 제 2 비트라인 도전층(223) 및 제 3 비트라인 도전층(230)을 매립 비트라인(231)이라고 지칭한다. 측벽 콘택(229) 부분에는 제 3 비트라인 도전층(230)인 도프드 폴리실리콘(Doped Polysilicon)이 맞닿도록하여 콘택의 저항을 낮출 수 있다. 또한, 후속으로 진행되는 게이트 형성 공정 시 매립형 비트라인과 게이트의 쇼트(Short)를 방지할 수 있다.
그 다음, 제 1 비트라인 도전층(220) 및 제 3 비트라인 도전층(230)에 도핑된 이온을 확산시켜 라인 패턴(210) 내에 비트라인 접합 영역(235)을 형성한다.
이어서 도 2i를 참조하면 라인 패턴(210) 타측에 남겨진 희생 도전막(227)을 제거한다. 희생 도전막(227) 제거 시 제 2 비트라인 도전층(223)에 의해 제 1 비트라인 도전층(220)이 같이 제거되는 것을 방지할 수 있다. 이렇게 희생 도전막(227)을 제거함에 따라 제 3 비트라인 도전층(230)과 라인 패턴(210) 측벽의 제 1 라이너 절연막(215) 사이에 'B'와 같은 공간이 형성된다.
다음으로 도 2j를 참조하면 라인 패턴(210) 및 제 3 비트라인 도전층(230)을 포함하는 전체 표면에 캡핑막(232)을 증착한다. 이때, 희생 도전막(227)이 제거된 빈 공간(B)에 캡핑막(232)이 매립되지 않도록 한다. 이에 따라서, 제 3 비트라인 도전층(230)과 제 1 라이너 절연막(215) 사이에 에어 갭(233, Air Gap)이 형성된다. 에어 갭(233)을 형성하기 위해 캡핑막(232)은 스텝 커버리지 특성이 우수하지 않은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 여기서, 도 2j와 같이 에어 갭(233)을 형성하는 방법이외에도 'B'의 빈 공간을 포함하는 제 3 비트라인 도전층(230) 상부에 절연막을 형성한 후 에치-백하여 'B'의 빈 공간 내에 절연막을 매립할 수도 있다. 이때, 절연막은 산화막을 포함하는 물질로 형성하는 것이 바람직하다.
그 다음, 캡핑막(232)이 형성된 라인 패턴(210)을 포함하는 전체 상부에 제 2 절연막(234)을 형성한다. 이어서, 제 1 라이너 절연막(215)이 노출될때까지 평탄화 공정을 진행한다.
이와 같이, 측벽 콘택(229)과 반대되는 부분에 에어-갭(233) 또는 추가적인 절연막을 형성함으로써, 매립 비트라인(231)과 인접한 비트라인 접합 영역(235) 간의 거리를 증가시킬 수 있다. 이에 따라, 매립 비트라인(231)과 인접한 매립 비트라인(231) 간의 커플링 캐패시턴스(Coupling Capacitance)를 감소시키는 효과를 얻을 수 있다. 매립 비트라인(231)과 인접한 매립 비트라인(231) 간의 커플링 캐패시턴스(Coupling Capacitance) 값이 증가되면 다음과 같은 문제점이 발생한다. 예컨대, 반도체 소자의 속도를 증가시키기 위해 하나의 Yi 트랜지스터를 턴 온(Turn On)하면 이 트랜지스터에 연결된 4, 8, 16개의 센스 앰프가 동작하게 된다. 이때 셀에 하나의 데이타만 0으로 쓰여져 있고, 나머지 셀에는 1이 쓰여지거나 이와 반대로 하나의 셀에만 1이 쓰여져 있고 나머지 셀에는 0이 쓰여지게 되는 경우에 데이타 중에 하나만 적혀있는 데이타를 읽을 때 나머지 데이타가 하이(High) 또는 로우(Low)로 떨어지면서 데이타 값이 변하게 된다. 이러한 현상이 심하게 발생하면 데이타에 오류가 발생할 수 있다. 따라서, 본원발명과 같이 커플링 캐패시턴스를 감소시키면 상술한 바와 같은 문제점을 방지할 수 있다.
다음으로 도 2k를 참조하면, 캡핑막(233)이 형성된 라인 패턴(210)을 포함하는 전체 상부에 제 2 절연막(240)을 형성한다. 제 2 절연막(240)은 산화막을 포함하는 물질로 형성한다. 예컨대 산화막은 SOD(Spin On Dielectric) 산화막, HDP(High Density Plasma) 산화막 중 하나 이상을 사용하여 형성하는 것이 바람직하다. 더욱 바람직하게는 SOD 산화막 및 HDP 산화막을 순차적으로 적층한다.
그 다음, 제 2 절연막(240) 상부에 게이트(Wordline)을 정의하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)은 라인 형태로 형성하며, 매립 비트라인(231)과 수직한 방향(도 1의 Y - Y' 방향)으로 연장되도록 형성하는 것이 바람직하다.
다음으로 도 2k를 참조하면, 마스크 패턴(미도시)을 식각 마스크로 제 2 절연막(240) 및 라인 패턴(210) 상측을 식각하여 필라 패턴(210a) 및 게이트 형성될 영역이 오픈되는 제 2 절연막 패턴(240a)을 형성한다. 이때, 캡핑막(233) 상부에 제 2 절연막 패턴(240a)이 일정 두께 남겨지도록 한다. 그러나 매립 비트라인(231) 상부에 형성된 캡핑막(233)이 노출될때까지 식각하여 형성하여도 무관하다. 제 2 절연막 패턴(240a)을 포함하는 반도체 기판(200) 전체 상부에 게이트 도전막(250)을 형성한다.
그 다음, 에치 백 공정을 진행하여 필라 패턴(210a)들 사이의 저부에만 게이트 도전막(250)이 남겨지도록 한다. 그 다음, 필라 패턴(210a) 및 게이트 도전막(250)을 포함하는 전체 표면에 스페이서 물질(255)을 증착한다. 스페이서 물질(255)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 질화막 및 산화막을 순차적으로 형성하는 것이 가장 바람직하다. 여기서, 스페이서 물질(255)의 두께가 후속으로 형성되는 게이트의 선폭이 된다.
다음으로 도 2l을 참조하면, 에치-백 공정을 진행하여 제 2 절연막 패턴(240a) 및 필라 패턴(210a) 측벽에 스페이서(255a)를 형성한다. 그 다음, 스페이서(255a)를 마스크로 게이트 도전막(250)을 식각하여 제 2 절연막 패턴(240a) 측벽에 게이트(250a)을 형성한다.
그 다음 도 2m을 참조하면, 필라 패턴(210a) 상측에 게이트 접합 영역(미도시)을 형성한 후 필라 패턴(210a) 상부에 실린더 형태의 저장전극(260)을 형성한다. 이때, 저장전극(260)은 필라 패턴(210a) 상측의 게이트 접합 영역(미도시)에 연결되도록 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명에서는 측벽 콘택(229)과 반대되는 부분에 에어-갭(233) 또는 추가적인 절연막을 형성함으로써, 매립 비트라인(231)과 인접한 비트라인 접합 영역(235) 간의 거리를 증가시킬 수 있다. 이에 따라, 매립 비트라인(231)과 인접한 매립 비트라인(231) 간의 커플링 캐패시턴스(Coupling Capacitance)를 감소시키는 효과를 얻을 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 도 2a 내지 도 2h 이후의 단계를 도시한 것이다. 도 2a 내지 도 2h의 단계는 앞서 설명한 바와 동일하므로 생략하도록 한다.
먼저, 도 3a를 참조하면 제 2 비트라인 도전층(323) 및 제 3 비트라인 도전층(330)에 도핑된 이온을 확산시켜 라인 패턴(310) 내에 비트라인 접합 영역(335)을 형성한다. 그 다음, 라인 패턴(310) 및 제 3 비트라인 도전층(330)을 포함하는 전체 표면에 캡핑막(332)을 형성하고, 캡핑막(332) 상부에 제 2 절연막(340)을 형성한다. 여기서, 캡핑막(332)은 질화막을 포함하는 물질로 형성하며, 제 2 절연막(340)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 제 1 라이너 절연막(315)이 노출될때까지 평탄화 식각을 진행한다.
다음으로, 도 3b를 참조하면 희생 도전막(327)을 제거하여 'B'와 같은 빈 공간을 확보한다.
그 다음, 도 3c를 참조하면 희생 도전막(327)이 제거된 후 노출된 제 2 비트라인 도전층(323) 및 제 3 비트라인 도전층(330)을 더 식각하여 도 3b에 도시된 빈 공간 'B'보다 선폭이 넓은 공간 'B''를 확보한다. 이때, 제 2 비트라인 도전층(323) 및 제 3 비트라인 도전층(330)의 식각 시간을 조절하여 너무 많은 비트라인 도전층이 손실되는 것을 방지하는 것이 바람직하다.
이어서, 도 3d를 참조하면 캡핑막(332), 제 2 비트라인 도전층(323) 및 제 3 비트라인 도전층(330)과 라인 패턴(310) 사이의 빈 공간(B')에 캡핑막(340)을 추가 증착한다. 이때, 기존에 형성된 캡핑막(332)과 제 2 라이너 절연막(325) 사이에는 추가 증착된 캡핑막(340) 완전히 매립되며, 제 2 비트라인 도전층(323) 및 제 3 비트라인 도전층(330)과 제 1 라이너 절연막(315) 사이에는 그 선폭이 넓으므로 표면에만 증착된다. 즉, 빈공간에 추가 캡핑막(340)이 완전히 매립되지 않아 에어-갭(333)이 형성된다.
상술한 바와 같이, 측벽 콘택(329)과 반대되는 부분에 에어-갭(333)을 포함함으로써, 매립 비트라인(331)과 인접한 비트라인 접합 영역(335) 간의 거리를 증가시킬 수 있다. 이에 따라, 매립 비트라인(331)과 인접한 매립 비트라인(331) 간의 커플링 캐패시턴스(Coupling Capacitance)를 감소시키는 효과를 얻을 수 있다.
도 4는 상술한 본 발명의 실시예들을 포함하는 반도체 셀 어레이를 도시한 회로도이다.
일반적으로, 반도체 셀 어레이(Memory Cell Array)는 다수의 반도체 셀을 포함하며, 각각의 반도체 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 반도체 셀들은 비트라인(BL1, ..., BLn)과 워드라인(WL1, ..., WLm)의 교차점에 위치한다. 반도체 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ..., BLn) 및 워드라인(WL1, ..., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도 4에 도시된 바와 같이, 반도체 셀 어레이에서 비트라인 (BL1, ..., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 하여 형성되고 워드라인 (WL1, ..., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 하여 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 반도체 셀들이 반도체 반도체 셀 어레이의 내에 위치한다.
여기서, 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인 일측이 비트라인 접합영역과 연결되며, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭을 포함하는 것이 바람직하다. 이때, 에어-갭에 절연막이 매립된 형태로 형성할 수도 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 셀 어레이는 비트라인과 비트라인 사이의 커플링 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 효과를 얻을 수 있다.
도 5은 본 발명의 실시예에 따른 반도체 소자를 도시한 블록도이다.
도 5에 도시된 바와 같이, 반도체 소자는 반도체 셀 어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier)를 포함할 수 있다. 로우 디코더는 반도체 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 반도체 셀에 상응하는 워드라인을 선택하여 반도체 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 반도체 셀에 상응하는 비트라인을 선택하여 반도체 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 반도체 셀에 저장된 데이터(BDS)를 센싱한다.
여기서, 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인 일측이 비트라인 접합영역과 연결되며, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭을 포함하는 것이 바람직하다. 이때, 에어-갭에 절연막이 매립된 형태로 형성할 수도 있다. 이와 같이, 본 발명의 실시예에 따른 반도체 소자는 비트라인과 비트라인 사이의 커플링 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 효과를 얻을 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 모듈을 도시한 블록도이다.
도 6에 도시된 바와 같이, 반도체 모듈은 모듈 기판 상에 탑재된 복수개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함한다.
그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 6에서는 모듈 기판의 전면에 8개의 반도체 소자들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 6에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
이러한 반도체 모듈의 반도체 소자 내에 형성된 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인 일측이 비트라인 접합영역과 연결되며, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭을 포함하는 것이 바람직하다. 이때, 에어-갭에 절연막이 매립된 형태로 형성할 수도 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 모듈은 비트라인과 비트라인 사이의 커플링 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 효과를 얻을 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록도이다.
도 7에 도시된 바와 같이, 반도체 시스템(Semiconductor System)은 하나 이상의 반도체 소자를 포함하는 반도체 모듈을 포함한다. 그리고, 반도체 모듈과 시스템 버스를 통하여 데이터 및 커맨드/어드레스 신호(Command/Address Signal)를 통신하는 콘트롤러(Controller)를 구비한다.
이러한 반도체 시스템의 반도체 소자 내에 형성된 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인 일측이 비트라인 접합영역과 연결되며, 비트라인 타측과 상기 라인 패턴 사이에 형성된 에어-갭을 포함하는 것이 바람직하다. 이때, 에어-갭에 절연막이 매립된 형태로 형성할 수도 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 모듈은 비트라인과 비트라인 사이의 커플링 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 효과를 얻을 수 있다.
본 발명의 반도체 소자는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체 소자의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
200 : 반도체 기판 205 : 하드마스크 패턴
210 : 라인 패턴 210a : 필라 패턴
215 : 제 1 라이너 절연막 220 : 제 1 비트라인 도전층
223 : 제 2 비트라인 도전층 225 : 제 2 라이너 절연막
227 : 희생 도전막 228 : 제 1 절연막
229 : 측벽 콘택 230 : 제 3 비트라인 도전층
231 : 매립 비트라인 232 : 캡핑막
233 : 에어-갭 235 : 비트라인 접합영역
240 : 제 2 절연막 240a : 제 2 절연막 패턴
250 : 게이트 도전막 250a : 게이트
255 : 스페이서 물질 255a : 스페이서
260 : 저장전극

Claims (5)

  1. 측벽 콘택을 포함하는 복수의 라인 패턴;
    상기 라인 패턴들 사이의 저부에 매립된 비트라인;
    상기 비트라인 일측의 상기 라인 패턴 내에 형성된 비트라인 접합영역; 및
    상기 비트라인 타측벽과 상기 라인 패턴 표면에 구비된 라이너 절연막 사이에 형성된 에어-갭(Air-Gap)
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 에어-갭에 절연막이 매립된 것을 특징으로 하는 반도체 소자.
  3. 게이트 및 상기 게이트 사이에 구비되는 필라 패턴의 상측에 형성되는 게이트 접합 영역을 포함하는 트랜지스터; 및
    상기 게이트 하부에서 상기 게이트와 교차되도록 배열되며 일측이 비트라인 접합영역과 연결되는 비트라인 및 상기 비트라인 사이에 구비되는 라인 패턴을 포함하고, 상기 비트라인 타측벽과 상기 라인 패턴 표면에 구비된 라이너 절연막 사이에 형성된 에어-갭을 포함하는 것을 특징으로 하는 반도체 셀.
  4. 청구항 3에 있어서,
    상기 게이트 접합 영역과 연결되는 저장부를 더 포함하는 것을 특징으로 하는 반도체 셀.
  5. 청구항 3에 있어서,
    상기 게이트는 상기 라인 패턴 상측이 식각되어 형성된 다수의 필라 패턴 양측에 형성된 수직형 게이트(Vertical Gate)인 것을 특징으로 하는 반도체 셀.
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