JPH1166857A - 電荷増幅ビットラインセンスアンプを有する半導体メモリ装置 - Google Patents
電荷増幅ビットラインセンスアンプを有する半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 本発明の課題は、低い電源電圧において動作
するＤＲＡＭにおいて、安定した速やかなセンシング動
作を行う電荷増幅ビットラインセンスアンプを提供する
ことである。 【解決手段】 セルアレイブロックと、伝達されたセル
電荷を感知増幅するビットラインセンスアンプを備える
半導体メモリ装置において、ビットラインＢＬに伝達さ
れたセル電荷をビットラインセンスアンプでセンシング
する前に、電荷アンプ２１により十分な電位差に増幅さ
せた後、センシングすることが可能であるので、低い電
源電圧で、安定した速やかなセンシング動作を行うこと
ができる。
するＤＲＡＭにおいて、安定した速やかなセンシング動
作を行う電荷増幅ビットラインセンスアンプを提供する
ことである。 【解決手段】 セルアレイブロックと、伝達されたセル
電荷を感知増幅するビットラインセンスアンプを備える
半導体メモリ装置において、ビットラインＢＬに伝達さ
れたセル電荷をビットラインセンスアンプでセンシング
する前に、電荷アンプ２１により十分な電位差に増幅さ
せた後、センシングすることが可能であるので、低い電
源電圧で、安定した速やかなセンシング動作を行うこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は電荷増幅ビットライ
ンセンスアンプを有する半導体メモリ装置に係り、詳細
には低い電源電圧において動作する電荷増幅ビットライ
ンセンスアンプを有する半導体メモリ装置に関する。
ンセンスアンプを有する半導体メモリ装置に係り、詳細
には低い電源電圧において動作する電荷増幅ビットライ
ンセンスアンプを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（Dynamic Random A
ccess Memory）の集積度が増加するに伴い、電力消耗
を低減し、素子の信頼性を確保するために用いられる内
部電源電圧も低下している。
ccess Memory）の集積度が増加するに伴い、電力消耗
を低減し、素子の信頼性を確保するために用いられる内
部電源電圧も低下している。
【０００３】各ＤＲＡＭの集積度で用いられる電源電圧
の傾向は次の様に整理される。
の傾向は次の様に整理される。
【０００４】従って、次世代ＤＲＡＭでは低い電源電圧
を用い、チップの大きさを減少させるためビットライン
に連結されるセルの数が増加することになり、セル電荷
がビットラインに伝達される際に生成するビットライン
信号の電圧が小さくなる。
を用い、チップの大きさを減少させるためビットライン
に連結されるセルの数が増加することになり、セル電荷
がビットラインに伝達される際に生成するビットライン
信号の電圧が小さくなる。
【０００５】よって、従来のＤＲＡＭではビットライン
信号が２００mV〜３００mVであったが、ギガビット（Gi
gabit）級ＤＲＡＭでは１００mV程度に減少することに
なる。ビットライン信号が非常に小さくなると、センス
アンプのオフセット電圧により安定した動作が保障され
ず高速動作にも限界がある。
信号が２００mV〜３００mVであったが、ギガビット（Gi
gabit）級ＤＲＡＭでは１００mV程度に減少することに
なる。ビットライン信号が非常に小さくなると、センス
アンプのオフセット電圧により安定した動作が保障され
ず高速動作にも限界がある。
【０００６】図７は、従来のビットラインセンスアンプ
の回路図である。ワードラインＷＬi（１≦ｉ≦ｎ）が
活性化され、セルキャパシタＣsに貯蔵された電荷をビ
ットラインに伝達すれば、ビットラインＢＬと／ＢＬの
間にはビットライン信号ΔＶblの電圧差が発生すること
になり、ＳＡＰ信号（一定時間後にビットラインセンス
アンプを構成するｐＭＯＳラッチのソース電極にビット
ラインプリチャージ電圧Ｖblpを印加することにより電
圧Ｖddとなる、ｐＭＯＳラッチを動作させるための信
号）とＳＡＮ信号（ビットラインセンスアンプを構成す
るｎＭＯＳラッチのソース電極にビットラインプリチャ
ージ電圧Ｖblpを印加することにより電圧Ｖssとなる、
ｎＭＯＳラッチを動作させるための信号）がそれぞれ電
圧ＶddとＶssとなりセンシング及びリライトが行われ
る。プリチャージング時はビットライン等化信号ＢＬeq
が活性化され、ビットライン等をビットラインプリチャ
ージ電圧Ｖblpにプリチャージする。
の回路図である。ワードラインＷＬi（１≦ｉ≦ｎ）が
活性化され、セルキャパシタＣsに貯蔵された電荷をビ
ットラインに伝達すれば、ビットラインＢＬと／ＢＬの
間にはビットライン信号ΔＶblの電圧差が発生すること
になり、ＳＡＰ信号（一定時間後にビットラインセンス
アンプを構成するｐＭＯＳラッチのソース電極にビット
ラインプリチャージ電圧Ｖblpを印加することにより電
圧Ｖddとなる、ｐＭＯＳラッチを動作させるための信
号）とＳＡＮ信号（ビットラインセンスアンプを構成す
るｎＭＯＳラッチのソース電極にビットラインプリチャ
ージ電圧Ｖblpを印加することにより電圧Ｖssとなる、
ｎＭＯＳラッチを動作させるための信号）がそれぞれ電
圧ＶddとＶssとなりセンシング及びリライトが行われ
る。プリチャージング時はビットライン等化信号ＢＬeq
が活性化され、ビットライン等をビットラインプリチャ
ージ電圧Ｖblpにプリチャージする。
【０００７】一つのトランジスタと一つのキャパシタで
なるセルを用いるＤＲＡＭメモリでは、ビットライン信
号ΔＶblが次のような式で求められる。
なるセルを用いるＤＲＡＭメモリでは、ビットライン信
号ΔＶblが次のような式で求められる。
【０００８】仮定：Ｖblp＝Ｖdd／2 、β＝Ｃbl／Ｃs （β：キャパシタンス比率、Ｃbl：ビットラインのトー
タルキャパシタンス、Ｃs：セルキャパシタＣsのキャパ
シタンス） ΔＶbl＝（Ｖdd／2）×（１／１＋β） ビットライン信号ΔＶblは、前記式から分かるように、
電源電圧Ｖddとキャパシタンス比率βにより決定され
る。よって、低電圧ＤＲＡＭでは電源電圧Ｖddが小さい
ため、キャパシタンス比率βを減少させてこそビットラ
イン信号の大きさをそのまま保持することができる。Ｄ
ＲＡＭの集積度が増加する際にビットラインに連結され
たセルの数が変化しない場合、セルキャパシタンスＣs
は２０〜２５fＦに変化せず、ビットラインキャパシタ
ンスＣblはスケーリング（Scaling）され減少するの
で、ビットライン信号ΔＶblの大きさが保持される。
タルキャパシタンス、Ｃs：セルキャパシタＣsのキャパ
シタンス） ΔＶbl＝（Ｖdd／2）×（１／１＋β） ビットライン信号ΔＶblは、前記式から分かるように、
電源電圧Ｖddとキャパシタンス比率βにより決定され
る。よって、低電圧ＤＲＡＭでは電源電圧Ｖddが小さい
ため、キャパシタンス比率βを減少させてこそビットラ
イン信号の大きさをそのまま保持することができる。Ｄ
ＲＡＭの集積度が増加する際にビットラインに連結され
たセルの数が変化しない場合、セルキャパシタンスＣs
は２０〜２５fＦに変化せず、ビットラインキャパシタ
ンスＣblはスケーリング（Scaling）され減少するの
で、ビットライン信号ΔＶblの大きさが保持される。
【０００９】
【発明が解決しようとする課題】しかしながら、高集積
ＤＲＡＭではチップサイズを減少させるため、ビットラ
インに連結されたセルの数を増加させなければならない
ので、電源電圧Ｖddがスケーリングダウン（Scaling Do
wn）するに伴いビットライン信号ΔＶblも減少する。ビ
ットライン信号があまり小さくなると、ビットラインセ
ンスアンプのオフセット電圧により安定したセンシング
（Sensing）動作が難しく、センシングスピードも減少
する。
ＤＲＡＭではチップサイズを減少させるため、ビットラ
インに連結されたセルの数を増加させなければならない
ので、電源電圧Ｖddがスケーリングダウン（Scaling Do
wn）するに伴いビットライン信号ΔＶblも減少する。ビ
ットライン信号があまり小さくなると、ビットラインセ
ンスアンプのオフセット電圧により安定したセンシング
（Sensing）動作が難しく、センシングスピードも減少
する。
【００１０】従来のビットラインセンスアンプでは、ビ
ットライン信号をそのままセンシングするので小さいビ
ットライン信号では誤動作の問題点があった。
ットライン信号をそのままセンシングするので小さいビ
ットライン信号では誤動作の問題点があった。
【００１１】本発明の課題は、セルキャパシタに貯蔵さ
れた電荷がビットラインに伝達され、ビットライン信号
が生じてからこれを電荷アンプで増幅した後、センスア
ンプを動作させることにより、安定した速やかなセンシ
ングが行われ、よって、低い電圧で動作するメモリに適
したビットラインセンスアンプを提供することである。
れた電荷がビットラインに伝達され、ビットライン信号
が生じてからこれを電荷アンプで増幅した後、センスア
ンプを動作させることにより、安定した速やかなセンシ
ングが行われ、よって、低い電圧で動作するメモリに適
したビットラインセンスアンプを提供することである。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
多数個のメモリセルでなるセルアレイブロックと、真の
ビットライン、又は補数ビットラインに伝達されたセル
電荷を感知増幅するビットラインセンスアンプを備える
半導体メモリ装置において、前記真のビットライン、又
は補数ビットラインに伝達されたセル電荷を電荷共有に
より十分な電位差に増幅させた後、前記ビットラインセ
ンスアンプに伝送する電荷増幅ビットラインセンスアン
プをさらに備えたことを特徴としている。
多数個のメモリセルでなるセルアレイブロックと、真の
ビットライン、又は補数ビットラインに伝達されたセル
電荷を感知増幅するビットラインセンスアンプを備える
半導体メモリ装置において、前記真のビットライン、又
は補数ビットラインに伝達されたセル電荷を電荷共有に
より十分な電位差に増幅させた後、前記ビットラインセ
ンスアンプに伝送する電荷増幅ビットラインセンスアン
プをさらに備えたことを特徴としている。
【００１３】この請求項１記載の発明の半導体メモリ装
置によれば、多数個のメモリセルでなるセルアレイブロ
ックと、真のビットライン、又は補数ビットラインに伝
達されたセル電荷を感知増幅するビットラインセンスア
ンプを備える半導体メモリ装置において、前記真のビッ
トライン、又は補数ビットラインに伝達されたセル電荷
を電荷共有により十分な電位差に増幅させた後、前記ビ
ットラインセンスアンプに伝送する電荷増幅ビットライ
ンセンスアンプをさらに備える。
置によれば、多数個のメモリセルでなるセルアレイブロ
ックと、真のビットライン、又は補数ビットラインに伝
達されたセル電荷を感知増幅するビットラインセンスア
ンプを備える半導体メモリ装置において、前記真のビッ
トライン、又は補数ビットラインに伝達されたセル電荷
を電荷共有により十分な電位差に増幅させた後、前記ビ
ットラインセンスアンプに伝送する電荷増幅ビットライ
ンセンスアンプをさらに備える。
【００１４】したがって、ビットラインに伝達されたセ
ル電荷をビットラインセンスアンプでセンシングする前
に、十分な電位差で電荷アンプにより増幅させた後セン
シングすることにより、低い電源電圧で安定した速やか
なセンシング動作を行うことができる。
ル電荷をビットラインセンスアンプでセンシングする前
に、十分な電位差で電荷アンプにより増幅させた後セン
シングすることにより、低い電源電圧で安定した速やか
なセンシング動作を行うことができる。
【００１５】
【発明の実施の形態】以下、図１〜図６を参照して本発
明に係る電荷増幅ビットラインセンスアンプを有する半
導体メモリ装置の実施の形態を詳細に説明する。
明に係る電荷増幅ビットラインセンスアンプを有する半
導体メモリ装置の実施の形態を詳細に説明する。
【００１６】まず構成を説明する。図１（ａ）は、本発
明の電荷アンプ２１の概念図である。セルアレイとビッ
トラインセンスアンプの間に電荷アンプ（Charge Ampli
fier）２１があり、セル電荷がビットラインＢＬに伝達
され、生成したビットライン信号ΔＶblを増幅する。電
荷アンプ２１は、二つのトランジスタＭ１、Ｍ２と一つ
のキャパシタＣx（以下、電荷アンプキャパシタとい
う。）で構成されるが、トランジスタＭ１とトランジス
タＭ２はクロス−カップルドラッチ構造になっており、
共通ソース電極Ａは、制御信号ラインＱＸＬとキャパシ
タＣxによりカップリングされている。
明の電荷アンプ２１の概念図である。セルアレイとビッ
トラインセンスアンプの間に電荷アンプ（Charge Ampli
fier）２１があり、セル電荷がビットラインＢＬに伝達
され、生成したビットライン信号ΔＶblを増幅する。電
荷アンプ２１は、二つのトランジスタＭ１、Ｍ２と一つ
のキャパシタＣx（以下、電荷アンプキャパシタとい
う。）で構成されるが、トランジスタＭ１とトランジス
タＭ２はクロス−カップルドラッチ構造になっており、
共通ソース電極Ａは、制御信号ラインＱＸＬとキャパシ
タＣxによりカップリングされている。
【００１７】ワードラインＷＬが活性化され、セルキャ
パシタＣsに貯蔵された電荷がビットラインＢＬに伝達
されると、電圧Ｖblpでプリチャージされていたビット
ライン電圧はＶblp＋ΔＶblに変化する。
パシタＣsに貯蔵された電荷がビットラインＢＬに伝達
されると、電圧Ｖblpでプリチャージされていたビット
ライン電圧はＶblp＋ΔＶblに変化する。
【００１８】一方、クロス カップルド ラッチ（cross
−coupled latch）の共通ソース電極であるノードＡ
は、プリチャージング状態で‘Ｖblp'と‘Ｖss'の間の
一定電圧でプリチャージされており、ビットライン電圧
が‘Ｖblp＋ΔＶbl'に変化した後、制御信号ＱＸが‘ハ
イ（Ｖdd）'から‘ロー（Ｖss）'に変化すると、電荷ア
ンプキャパシタＣxによりカップリングされているノー
ドＡの電圧も低下することになる。従って、クロス カ
ップルド ラッチを構成するトランジスタＭ２が先ず
‘ターンオン'され、ビットライン／ＢＬとノードＡの
間に電荷共有が発生し、ビットライン信号ΔＶblが増幅
される。ΔＶblが負の場合にはトランジスタＭ１が先ず
‘ターンオン'され、ビットラインＢＬとノードＡの間
に電荷共有が発生する。
−coupled latch）の共通ソース電極であるノードＡ
は、プリチャージング状態で‘Ｖblp'と‘Ｖss'の間の
一定電圧でプリチャージされており、ビットライン電圧
が‘Ｖblp＋ΔＶbl'に変化した後、制御信号ＱＸが‘ハ
イ（Ｖdd）'から‘ロー（Ｖss）'に変化すると、電荷ア
ンプキャパシタＣxによりカップリングされているノー
ドＡの電圧も低下することになる。従って、クロス カ
ップルド ラッチを構成するトランジスタＭ２が先ず
‘ターンオン'され、ビットライン／ＢＬとノードＡの
間に電荷共有が発生し、ビットライン信号ΔＶblが増幅
される。ΔＶblが負の場合にはトランジスタＭ１が先ず
‘ターンオン'され、ビットラインＢＬとノードＡの間
に電荷共有が発生する。
【００１９】図１（ｂ）は、電荷アンプの動作波形を示
した図であり、制御信号ＱＸとのカップリングによりノ
ードＡの電圧が低下しながらビットライン／ＢＬと電荷
共有が生じ、ビットライン信号ΔＶblがｍΔＶbl（ｍ＞
１）に増幅される。
した図であり、制御信号ＱＸとのカップリングによりノ
ードＡの電圧が低下しながらビットライン／ＢＬと電荷
共有が生じ、ビットライン信号ΔＶblがｍΔＶbl（ｍ＞
１）に増幅される。
【００２０】図２（ａ）は、本発明の第１の実施の形態
における電荷増幅ビットラインセンスアンプ（２１＋１
２）の回路構成図で、真のビットラインＢＬと補数ビッ
トライン／ＢＬの間にドレイン、ゲート、ソースがそれ
ぞれ補数ビットライン／ＢＬ、真のビットラインＢＬ、
ノードＡに接続された第１トランジスタＭ２と、前記真
のビットラインＢＬと補数ビットライン／ＢＬの間にド
レイン、ゲート、ソースがそれぞれ真のビットラインＢ
Ｌ、補数ビットライン／ＢＬ、ノードＡに接続された第
２トランジスタＭ１と、前記ノードＡと制御信号ライン
ＱＸＬの間にカップリングされた電荷アンプキャパシタ
Ｃxで構成される。前記第１及び第２トランジスタＭ１
及びＭ２はｎＭＯＳトランジスタであり、前記電荷アン
プキャパシタＣxはセルキャパシタＣsと同一構造に同時
に作製されることを特徴とする。
における電荷増幅ビットラインセンスアンプ（２１＋１
２）の回路構成図で、真のビットラインＢＬと補数ビッ
トライン／ＢＬの間にドレイン、ゲート、ソースがそれ
ぞれ補数ビットライン／ＢＬ、真のビットラインＢＬ、
ノードＡに接続された第１トランジスタＭ２と、前記真
のビットラインＢＬと補数ビットライン／ＢＬの間にド
レイン、ゲート、ソースがそれぞれ真のビットラインＢ
Ｌ、補数ビットライン／ＢＬ、ノードＡに接続された第
２トランジスタＭ１と、前記ノードＡと制御信号ライン
ＱＸＬの間にカップリングされた電荷アンプキャパシタ
Ｃxで構成される。前記第１及び第２トランジスタＭ１
及びＭ２はｎＭＯＳトランジスタであり、前記電荷アン
プキャパシタＣxはセルキャパシタＣsと同一構造に同時
に作製されることを特徴とする。
【００２１】なお、制御信号ＱＸは、電荷アンプ２１を
構成するトランジスタＭ１、Ｍ２のソース電極にのノー
ドＡ（又はＡ１、Ａ２）とカップリングされた電荷アン
プキャパシタＣx（又はＭＯＳキャパシタＭx）の制御信
号であり、ワードラインＷＬiを活性化するための昇圧
された電圧（Ｖpp）から電源電圧（Ｖdd）に変化して電
荷増幅動作を行わせることを特徴とする。
構成するトランジスタＭ１、Ｍ２のソース電極にのノー
ドＡ（又はＡ１、Ａ２）とカップリングされた電荷アン
プキャパシタＣx（又はＭＯＳキャパシタＭx）の制御信
号であり、ワードラインＷＬiを活性化するための昇圧
された電圧（Ｖpp）から電源電圧（Ｖdd）に変化して電
荷増幅動作を行わせることを特徴とする。
【００２２】図２（ａ）に示す本発明の第１の実施の形
態では、セルアレイブロック１１とビットラインセンス
アンプ１２の間に電荷アンプ２１がある。電荷アンプ２
１の電荷アンプキャパシタＣxはセルキャパシタＣsを作
製する際、同時に作製可能である。
態では、セルアレイブロック１１とビットラインセンス
アンプ１２の間に電荷アンプ２１がある。電荷アンプ２
１の電荷アンプキャパシタＣxはセルキャパシタＣsを作
製する際、同時に作製可能である。
【００２３】図２（ｂ）は、本発明の第２の実施の形態
における電荷増幅ビットラインセンスアンプの回路構成
図であり、前記第１の実施の形態の電荷アンプキャパシ
タＣxの代りにＭＯＳトランジスタＭxのゲートキャパシ
タンスでキャパシタ（以下、ＭＯＳキャパシタＭxとい
う。）を構成したものである。ＭＯＳトランジスタのみ
で構成されるため、工程上、困難なく具現可能である。
における電荷増幅ビットラインセンスアンプの回路構成
図であり、前記第１の実施の形態の電荷アンプキャパシ
タＣxの代りにＭＯＳトランジスタＭxのゲートキャパシ
タンスでキャパシタ（以下、ＭＯＳキャパシタＭxとい
う。）を構成したものである。ＭＯＳトランジスタのみ
で構成されるため、工程上、困難なく具現可能である。
【００２４】図２（ｃ）は、本発明の第３の実施の形態
における電荷増幅ビットラインセンスアンプの回路構成
図であり、真のビットラインＢＬと補数ビットライン／
ＢＬの間にドレイン、ゲート、ソースがそれぞれ補数ビ
ットライン／ＢＬ、真のビットラインＢＬ、ノードＡ２
に接続されたｎＭＯＳトランジスタＭ２と、前記真のビ
ットラインＢＬと補数ビットライン／ＢＬの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットラインＢＬ、
補数ビットライン／ＢＬ、ノードＡ１に接続されたｎＭ
ＯＳトランジスタＭ２と、ドレイン、ゲート、ソースが
それぞれ前記ノードＡ１、制御信号ラインＱＸＬ、ノー
ドＡ２に接続されたｎＭＯＳトランジスタＭxで構成さ
れる。
における電荷増幅ビットラインセンスアンプの回路構成
図であり、真のビットラインＢＬと補数ビットライン／
ＢＬの間にドレイン、ゲート、ソースがそれぞれ補数ビ
ットライン／ＢＬ、真のビットラインＢＬ、ノードＡ２
に接続されたｎＭＯＳトランジスタＭ２と、前記真のビ
ットラインＢＬと補数ビットライン／ＢＬの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットラインＢＬ、
補数ビットライン／ＢＬ、ノードＡ１に接続されたｎＭ
ＯＳトランジスタＭ２と、ドレイン、ゲート、ソースが
それぞれ前記ノードＡ１、制御信号ラインＱＸＬ、ノー
ドＡ２に接続されたｎＭＯＳトランジスタＭxで構成さ
れる。
【００２５】前記電荷アンプ２１のキャパシタを構成す
るＭＯＳキャパシタＭxの連結が図２（ｂ）と異なり、
トランジスタＭ１、Ｍ２のソース電極がＭＯＳキャパシ
タＭxのソース、ドレインと共有されるためレイアウト
面積を減少させることができる。
るＭＯＳキャパシタＭxの連結が図２（ｂ）と異なり、
トランジスタＭ１、Ｍ２のソース電極がＭＯＳキャパシ
タＭxのソース、ドレインと共有されるためレイアウト
面積を減少させることができる。
【００２６】図２（ｂ）と図２（ｃ）では、ＭＯＳキャ
パシタＭxが常にターンオンしなければノードＡと制御
信号ラインＱＸＬがカップリングされるため、制御信号
ＱＸが‘Ｖpp'から‘Ｖdd'に（又は‘Ｖdd'から‘Ｖbl
p'に）変化すればよい。
パシタＭxが常にターンオンしなければノードＡと制御
信号ラインＱＸＬがカップリングされるため、制御信号
ＱＸが‘Ｖpp'から‘Ｖdd'に（又は‘Ｖdd'から‘Ｖbl
p'に）変化すればよい。
【００２７】図４（ａ）は、本発明の第４の実施の形態
に係る電荷増幅ビットラインセンスアンプの回路構成図
である。図２とは別に、セルアレイブロック１１と電荷
アンプ３１の間にビットラインスイッチＭ３、Ｍ４があ
る。電荷アンプ３１が動作する際、ビットラインとノー
ドＡの間に電荷共有が生じるため、ビットラインのキャ
パシタンスが小さいほど電荷増幅が大きくなる。
に係る電荷増幅ビットラインセンスアンプの回路構成図
である。図２とは別に、セルアレイブロック１１と電荷
アンプ３１の間にビットラインスイッチＭ３、Ｍ４があ
る。電荷アンプ３１が動作する際、ビットラインとノー
ドＡの間に電荷共有が生じるため、ビットラインのキャ
パシタンスが小さいほど電荷増幅が大きくなる。
【００２８】従って、セル電荷によりビットライン信号
ΔＶblが生じてからビットラインスイッチＭ３、Ｍ４が
‘ターンオン'した後、電荷アンプ３１が動作すれば／
ＳＢとノードＡの間に電荷共有となるため、ビットライ
ン信号の電荷増幅にさらに効果的である。（何故かとい
えば、（電極／ＳＢのキャパシタンスＣ/sb）＜（電極
／ＢＬのキャパシタンスＣ/bl）である。）図２（ａ）
と同様に、電荷アンプキャパシタＣxはセルキャパシタ
Ｃsを作製する際、同時に作製可能である。
ΔＶblが生じてからビットラインスイッチＭ３、Ｍ４が
‘ターンオン'した後、電荷アンプ３１が動作すれば／
ＳＢとノードＡの間に電荷共有となるため、ビットライ
ン信号の電荷増幅にさらに効果的である。（何故かとい
えば、（電極／ＳＢのキャパシタンスＣ/sb）＜（電極
／ＢＬのキャパシタンスＣ/bl）である。）図２（ａ）
と同様に、電荷アンプキャパシタＣxはセルキャパシタ
Ｃsを作製する際、同時に作製可能である。
【００２９】図４（ｂ）は、本発明の電荷増幅ビットラ
インセンスアンプの第５の実施の形態である。この場合
は、電荷アンプ３１の電荷アンプキャパシタＣxの代り
にＭＯＳトランジスタのゲートキャパシタンスでＭＯＳ
キャパシタＭxを構成する。ＭＯＳトランジスタのみで
構成されるため、工程上、困難なく具現可能である。
インセンスアンプの第５の実施の形態である。この場合
は、電荷アンプ３１の電荷アンプキャパシタＣxの代り
にＭＯＳトランジスタのゲートキャパシタンスでＭＯＳ
キャパシタＭxを構成する。ＭＯＳトランジスタのみで
構成されるため、工程上、困難なく具現可能である。
【００３０】図４（ｃ）は、本発明の電荷増幅ビットラ
インセンスアンプの第６の実施の形態である。電荷アン
プ３１のキャパシタを構成するＭＯＳキャパシタＭxの
連結が図４（ｂ）と異なる。トランジスタＭ１、Ｍ２の
ソース電極がＭＯＳトランジスタＭxのソース、ドレイ
ンと共有されるのでレイアウト面積を減少させることが
できる。
インセンスアンプの第６の実施の形態である。電荷アン
プ３１のキャパシタを構成するＭＯＳキャパシタＭxの
連結が図４（ｂ）と異なる。トランジスタＭ１、Ｍ２の
ソース電極がＭＯＳトランジスタＭxのソース、ドレイ
ンと共有されるのでレイアウト面積を減少させることが
できる。
【００３１】図４（ｂ）と図４（ｃ）では、ＭＯＳキャ
パシタＭxが常に‘ターンオン'しなければノードＡと制
御信号ラインＱＸＬがカップリングされるので、制御信
号ＱＸが‘Ｖpp'から‘Ｖdd'に（又は‘Ｖdd'から‘Ｖb
lp'に）変化すればよい。
パシタＭxが常に‘ターンオン'しなければノードＡと制
御信号ラインＱＸＬがカップリングされるので、制御信
号ＱＸが‘Ｖpp'から‘Ｖdd'に（又は‘Ｖdd'から‘Ｖb
lp'に）変化すればよい。
【００３２】図６は、本発明の電荷増幅ビットラインセ
ンスアンプのアレイ構成例を示す図である。ここでは、
電荷アンプ４１は、図４（ｃ）に示す電荷アンプ３１の
構造になっている。ビットラインスイッチＭ３とＭ４を
調整する信号であるＢＬＳ信号と制御信号ＱＸはセンス
アンプアレイで共有され、電荷アンプ３１が共に動作す
る。なお、図中に示すＹ１は、共通カラムデコーダから
出力される出力信号であり、信号Ｙ１によりビットライ
ンセンスアンプを選択してデータバスに連結する。
ンスアンプのアレイ構成例を示す図である。ここでは、
電荷アンプ４１は、図４（ｃ）に示す電荷アンプ３１の
構造になっている。ビットラインスイッチＭ３とＭ４を
調整する信号であるＢＬＳ信号と制御信号ＱＸはセンス
アンプアレイで共有され、電荷アンプ３１が共に動作す
る。なお、図中に示すＹ１は、共通カラムデコーダから
出力される出力信号であり、信号Ｙ１によりビットライ
ンセンスアンプを選択してデータバスに連結する。
【００３３】以上説明した構成部分以外の部分は、従来
のビットラインセンスアンプアレイと等しく構成するこ
とができる。特に、電荷アンプ３１はトランジスタ間の
ミスマッチ（Mismatch）により受ける影響が少ないよう
に、レイアウト及びサイズに細心の注意が必要である。
のビットラインセンスアンプアレイと等しく構成するこ
とができる。特に、電荷アンプ３１はトランジスタ間の
ミスマッチ（Mismatch）により受ける影響が少ないよう
に、レイアウト及びサイズに細心の注意が必要である。
【００３４】次に動作を説明する。図３は、本発明の図
２（ａ）〜（ｃ）に示す第１から第３の実施の形態に係
る電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号ＢＬeq信号によ
り真のビットラインＢＬと補数ビットライン／ＢＬが電
圧ＶblpでプリチャージされていながらワードラインＷ
Ｌが‘Ｖpp'で活性化されると、セルが連結されたビッ
トラインＢＬの電圧がセルの電荷によりΔＶblほど変化
する。
２（ａ）〜（ｃ）に示す第１から第３の実施の形態に係
る電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号ＢＬeq信号によ
り真のビットラインＢＬと補数ビットライン／ＢＬが電
圧ＶblpでプリチャージされていながらワードラインＷ
Ｌが‘Ｖpp'で活性化されると、セルが連結されたビッ
トラインＢＬの電圧がセルの電荷によりΔＶblほど変化
する。
【００３５】その次に、制御信号ＱＸが‘Ｖdd'から
‘Ｖss'に変化すると補数ビットライン／ＢＬとノード
Ａの間に電荷共有が生じビットライン信号がｍΔＶblに
増幅される。電荷増幅されたビットライン信号は、ＳＡ
Ｐ信号とＳＡＮ信号がそれぞれ‘Ｖdd'と‘Ｖss'に活性
化されながら、ビットラインセンスアンプによりセンシ
ング及びリライト（rewrite）動作が行われる。
‘Ｖss'に変化すると補数ビットライン／ＢＬとノード
Ａの間に電荷共有が生じビットライン信号がｍΔＶblに
増幅される。電荷増幅されたビットライン信号は、ＳＡ
Ｐ信号とＳＡＮ信号がそれぞれ‘Ｖdd'と‘Ｖss'に活性
化されながら、ビットラインセンスアンプによりセンシ
ング及びリライト（rewrite）動作が行われる。
【００３６】図５は、本発明の図４（ａ）〜（ｃ）に示
す電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号ＢＬeqによりビ
ットラインＢＬ、／ＢＬが‘Ｖblp'にプリチャージされ
ていながらワードラインＷＬが‘Ｖpp'（昇圧された電
圧）で活性化されると、セルが連結されたビットライン
ＢＬの電圧がΔＶblほど変化する。
す電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号ＢＬeqによりビ
ットラインＢＬ、／ＢＬが‘Ｖblp'にプリチャージされ
ていながらワードラインＷＬが‘Ｖpp'（昇圧された電
圧）で活性化されると、セルが連結されたビットライン
ＢＬの電圧がΔＶblほど変化する。
【００３７】その次に、ビットラインスイッチＭ３とＭ
４を調整する信号であるＢＬＳ信号によりビットライン
スイッチＭ３、Ｍ４が‘ターンオフ'され制御信号ＱＸ
が‘Ｖdd'から‘Ｖss'に変化すると、電極／ＳＢとノー
ドＡの間に電荷共有が生じビットライン信号がｍΔＶbl
（ｍ＞１）増幅される。
４を調整する信号であるＢＬＳ信号によりビットライン
スイッチＭ３、Ｍ４が‘ターンオフ'され制御信号ＱＸ
が‘Ｖdd'から‘Ｖss'に変化すると、電極／ＳＢとノー
ドＡの間に電荷共有が生じビットライン信号がｍΔＶbl
（ｍ＞１）増幅される。
【００３８】増幅されたビットライン信号は、ＳＡＰ信
号とＳＡＮ信号がそれぞれ‘Ｖｄｄ’と‘Ｖｓｓ’に活
性化されながらビットラインセンスアンプによりセンシ
ングされた後、ＢＬＳ信号によりビットラインスイッチ
Ｍ３、Ｍ４が‘ターンオン'され、セルにリライト（rew
rite）動作が行われる。
号とＳＡＮ信号がそれぞれ‘Ｖｄｄ’と‘Ｖｓｓ’に活
性化されながらビットラインセンスアンプによりセンシ
ングされた後、ＢＬＳ信号によりビットラインスイッチ
Ｍ３、Ｍ４が‘ターンオン'され、セルにリライト（rew
rite）動作が行われる。
【００３９】以上説明したように、本発明の電荷増幅ビ
ットラインセンスアンプによれば、ビットラインに伝達
されたセル電荷をビットラインセンスアンプでセンシン
グする前に、十分な電位差で電荷アンプにより増幅させ
た後センシングすることにより、低い電源電圧で安定し
た速やかなセンシング動作を行い、さらに、ビットライ
ンに連結されたセルの数を増加させることができ、チッ
プの大きさを減少させることができる。
ットラインセンスアンプによれば、ビットラインに伝達
されたセル電荷をビットラインセンスアンプでセンシン
グする前に、十分な電位差で電荷アンプにより増幅させ
た後センシングすることにより、低い電源電圧で安定し
た速やかなセンシング動作を行い、さらに、ビットライ
ンに連結されたセルの数を増加させることができ、チッ
プの大きさを減少させることができる。
【００４０】なお、本発明の第1から第６の実施の形態
は本発明の電荷増幅ビットラインセンスアンプの一例を
示すものであり、本発明の趣旨を逸脱しない範囲内での
修正、変更、付加等が可能である。
は本発明の電荷増幅ビットラインセンスアンプの一例を
示すものであり、本発明の趣旨を逸脱しない範囲内での
修正、変更、付加等が可能である。
【００４１】
【発明の効果】請求項１〜１３記載の発明によれば、ビ
ットラインに伝達されたセル電荷をビットラインセンス
アンプでセンシングする前に、十分な電位差で電荷アン
プにより増幅させた後センシングすることにより、低い
電源電圧で安定した速やかなセンシング動作を行うこと
が可能である。さらに、ビットラインに連結されたセル
の数を増加させることができ、チップの大きさを減少さ
せることができる。
ットラインに伝達されたセル電荷をビットラインセンス
アンプでセンシングする前に、十分な電位差で電荷アン
プにより増幅させた後センシングすることにより、低い
電源電圧で安定した速やかなセンシング動作を行うこと
が可能である。さらに、ビットラインに連結されたセル
の数を増加させることができ、チップの大きさを減少さ
せることができる。
【００４２】請求項２記載の発明によれば、セル電荷に
よりビットライン信号ΔＶblが生じてから、スイッチン
グ素子がＯＮとなった後、電荷アンプ３１が動作すれば
／ＳＢとノードＡの間に電荷共有となるため、ビットラ
イン信号の電荷増幅にさらに効果的である。
よりビットライン信号ΔＶblが生じてから、スイッチン
グ素子がＯＮとなった後、電荷アンプ３１が動作すれば
／ＳＢとノードＡの間に電荷共有となるため、ビットラ
イン信号の電荷増幅にさらに効果的である。
【００４３】請求項６記載の発明によれば、第１ノード
と制御信号ラインの間にカップリングされたキャパシタ
は、セルキャパシタと同一構造で同時に作製することが
可能である。
と制御信号ラインの間にカップリングされたキャパシタ
は、セルキャパシタと同一構造で同時に作製することが
可能である。
【００４４】請求項８記載の発明によれば、第３トラン
ジスタのゲートキャパシタンスでキャパシタを構成した
ものであるので、第１〜第3トランジスタはＭＯＳトラ
ンジスタのみで構成されるため、工程上の困難なく具現
可能である。
ジスタのゲートキャパシタンスでキャパシタを構成した
ものであるので、第１〜第3トランジスタはＭＯＳトラ
ンジスタのみで構成されるため、工程上の困難なく具現
可能である。
【００４５】請求項１１記載の発明によれば、第１及び
第２トランジスタのソース電極が、第３トランジスタの
ソース、ドレインと共有されるためレイアウト面積を減
少させることができる。
第２トランジスタのソース電極が、第３トランジスタの
ソース、ドレインと共有されるためレイアウト面積を減
少させることができる。
【図１】（ａ）は、本発明に係る電荷アンプ２１の概念
図であり、（ｂ）は、本発明に係る電荷アンプの動作波
形図である。
図であり、（ｂ）は、本発明に係る電荷アンプの動作波
形図である。
【図２】（ａ）は、本発明の第1の実施の形態による電
荷増幅ビットラインセンスアンプの回路構成図であり、
（ｂ）は、第２の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、（ｃ）は、第３の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
荷増幅ビットラインセンスアンプの回路構成図であり、
（ｂ）は、第２の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、（ｃ）は、第３の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
【図３】本発明の第１から第３の実施の形態に係るビッ
トラインセンスアンプに適用されるタイミング図であ
る。
トラインセンスアンプに適用されるタイミング図であ
る。
【図４】（ａ）は、本発明の第４の実施の形態による電
荷増幅ビットラインセンスアンプの回路構成図であり、
（ｂ）は、第５の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、（ｃ）は、第６の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
荷増幅ビットラインセンスアンプの回路構成図であり、
（ｂ）は、第５の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、（ｃ）は、第６の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
【図５】本発明の第４から第６の実施の形態に係るビッ
トラインセンスアンプに適用されるタイミング図であ
る。
トラインセンスアンプに適用されるタイミング図であ
る。
【図６】本発明の電荷増幅ビットラインセンスアンプの
アレイ構成を示す図である。
アレイ構成を示す図である。
【図７】従来のビットラインセンスアンプの回路図であ
る。
る。
１１ セルアレイブロック １２ ビットラインセンス
アンプ ２１、２２、３１、３２、４１ 電荷アンプ Ｍ１、Ｍ２ トランジスタ Ｍ３、Ｍ４ ビットラインスイッ
チ Ｍx ＭＯＳキャパシタ Ｃx 電荷アンプキャパ
シタ Ｃs セルキャパシタ
アンプ ２１、２２、３１、３２、４１ 電荷アンプ Ｍ１、Ｍ２ トランジスタ Ｍ３、Ｍ４ ビットラインスイッ
チ Ｍx ＭＯＳキャパシタ Ｃx 電荷アンプキャパ
シタ Ｃs セルキャパシタ
Claims (13)
- 【請求項１】多数個のメモリセルでなるセルアレイブロ
ックと、真のビットライン、又は補数ビットラインに伝
達されたセル電荷を感知増幅するビットラインセンスア
ンプを備える半導体メモリ装置において、 前記真のビットライン、又は補数ビットラインに伝達さ
れたセル電荷を電荷共有により十分な電位差に増幅させ
た後、前記ビットラインセンスアンプに伝送する電荷増
幅ビットラインセンスアンプをさらに備えることを特徴
とする半導体メモリ装置。 - 【請求項２】前記セルアレイブロックと、電荷増幅ビッ
トラインセンスアンプの間の真のビットラインと補数ビ
ットラインにそれぞれ接続され、その連結をスイッチン
グするためのスイッチング素子をさらに備えたことを特
徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】前記スイッチング素子は、ｎＭＯＳトラン
ジスタであることを特徴とする請求項２記載の半導体メ
モリ装置。 - 【請求項４】前記電荷増幅ビットラインセンスアンプ
は、 真のビットラインと補数ビットラインの間にドレイン、
ゲート、ソースがそれぞれ補数ビットライン、真のビッ
トライン、第１ノードに接続された第１トランジスタ
と、 前記真のビットラインと補数ビットラインの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットライン、補数
のビットライン、第１ノードに接続された第２トランジ
スタと、 前記第１ノードと制御信号ラインの間にカップリングさ
れたキャパシタと、 で構成されたことを特徴とする、請求項１記載の半導体
メモリ装置。 - 【請求項５】前記第１及び第２トランジスタは、ｎＭＯ
Ｓトランジスタであることを特徴とする請求項４記載の
半導体メモリ装置。 - 【請求項６】前記キャパシタは、セルキャパシタと同一
構造で同時に作製されることを特徴とする請求項４記載
の半導体メモリ装置。 - 【請求項７】前記制御信号ラインに伝達される制御信号
は、ワードラインを活性化するための昇圧された電圧か
ら電源電圧に変化し、電荷増幅動作をさせることを特徴
とする請求項４記載の半導体メモリ装置。 - 【請求項８】前記電荷増幅ビットラインセンスアンプ
は、 真のビットラインと補数ビットラインの間にドレイン、
ゲート、ソースがそれぞれ補数ビットライン、真のビッ
トライン、第１ノードに接続された第１トランジスタ
と、 前記真のビットラインと補数ビットラインの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットライン、補数
ビットライン、第１ノードに接続された第２トランジス
タと、 ドレイン、ゲート、ソースがそれぞれ前記第１ノード、
制御信号ライン、第１ノードに接続された第３トランジ
スタと、 で構成されたことを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項９】前記第１〜第３トランジスタは、ｎＭＯＳ
トランジスタであることを特徴とする請求項８記載の半
導体メモリ装置。 - 【請求項１０】前記制御信号ラインに伝達された制御信
号は、ワードラインを活性化するための昇圧された電圧
から電源電圧に変化し、電荷増幅動作をさせることを特
徴とする請求項８記載の半導体メモリ装置。 - 【請求項１１】前記電荷増幅ビットラインセンスアンプ
は、 真のビットラインと補数ビットラインの間にドレイン、
ゲート、ソースがそれぞれ補数ビットライン、真のビッ
トライン、第１ノードに接続された第１トランジスタ
と、 前記真のビットラインと補数ビットラインの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットライン、補数
ビットライン、第２ノードに接続された第２トランジス
タと、 ドレイン、ゲート、ソースがそれぞれ前記第２ノード、
制御信号ライン、第１ノードに接続された第３トランジ
スタと、 で構成されたことを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項１２】前記第１〜第３トランジスタは、ｎＭＯ
Ｓトランジスタであることを特徴とする請求項１１記載
の半導体メモリ装置。 - 【請求項１３】前記制御信号ラインに伝達された制御信
号は、ワードラインを活性化させる昇圧電圧から電源電
圧に遷移し、電荷増幅動作を可能にすることを特徴とす
る請求項１１記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026187A KR100264075B1 (ko) | 1997-06-20 | 1997-06-20 | 전하 증폭 비트 라인 센스 앰프 |
| KR1997P-26187 | 1997-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166857A true JPH1166857A (ja) | 1999-03-09 |
| JP3359567B2 JP3359567B2 (ja) | 2002-12-24 |
Family
ID=19510481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17340298A Expired - Fee Related JP3359567B2 (ja) | 1997-06-20 | 1998-06-19 | 電荷増幅ビットラインセンスアンプを有する半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6226207B1 (ja) |
| JP (1) | JP3359567B2 (ja) |
| KR (1) | KR100264075B1 (ja) |
| GB (1) | GB2326496B (ja) |
| TW (1) | TW399203B (ja) |
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| JP2009110578A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | センスアンプ制御回路及び制御方法 |
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| TW445714B (en) * | 2000-05-05 | 2001-07-11 | Ind Tech Res Inst | Capacitor-coupled differential logic circuit |
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| NO20004237L (no) | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Integrert deteksjonsforsterker |
| KR100413065B1 (ko) * | 2001-01-04 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
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| KR20120118785A (ko) * | 2011-04-19 | 2012-10-29 | 에스케이하이닉스 주식회사 | 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 |
| KR101981254B1 (ko) | 2012-04-05 | 2019-05-23 | 삼성전자 주식회사 | 반도체 장치 및 그 동작 방법 |
| US8947158B2 (en) * | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| CN116564376B (zh) * | 2023-07-12 | 2023-11-14 | 长鑫存储技术有限公司 | 读写转换电路、存储器以及读写控制方法 |
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|---|---|---|---|---|
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| JPS6050694A (ja) * | 1983-08-26 | 1985-03-20 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
| JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
| US4716550A (en) * | 1986-07-07 | 1987-12-29 | Motorola, Inc. | High performance output driver |
| ATE73255T1 (de) * | 1986-11-18 | 1992-03-15 | Siemens Ag | Digitalverstaerkeranordnung in integrierten schaltungen. |
| KR890004762B1 (ko) * | 1986-11-21 | 1989-11-25 | 삼성전자 주식회사 | 고성능 디램을 위한 센스 증폭기 |
| JPH0762955B2 (ja) | 1989-05-15 | 1995-07-05 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
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1997
- 1997-06-20 KR KR1019970026187A patent/KR100264075B1/ko not_active IP Right Cessation
-
1998
- 1998-06-17 TW TW087109634A patent/TW399203B/zh not_active IP Right Cessation
- 1998-06-19 US US09/099,766 patent/US6226207B1/en not_active Expired - Lifetime
- 1998-06-19 GB GB9813143A patent/GB2326496B/en not_active Expired - Fee Related
- 1998-06-19 JP JP17340298A patent/JP3359567B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100264075B1 (ko) | 2000-08-16 |
| GB9813143D0 (en) | 1998-08-19 |
| KR19990002553A (ko) | 1999-01-15 |
| US6226207B1 (en) | 2001-05-01 |
| GB2326496B (en) | 2002-02-20 |
| GB2326496A (en) | 1998-12-23 |
| JP3359567B2 (ja) | 2002-12-24 |
| TW399203B (en) | 2000-07-21 |
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