JP2005514723A - 半導体メモリ装置のリフレッシュ周期増大方法 - Google Patents

Abstract

本発明の一実施の形態に係る方法において、基準ビットラインがバイアスされ、ＤＲＡＭセルのリフレッシュ周期が増大する。このような方法の一例として、前記基準ビットラインをバイアスすることは、所定のバイアス電圧を印加することを含む。本発明の一実施の形態に係るメモリ装置において、バイアス回路は、ビットラインに接続し、バイアス信号を受信するように構成され、配置されたバイアスキャパシタを含む。

Description

本発明は半導体メモリ装置に関し、特に半導体メモリ装置のデータ格納に関する。

ＲＡＭ(ｒａｎｄｏｍ-ａｃｃｅｓｓ ｍｅｍｏｒｙ)は電子計算アプリケーションに広く利用されている。複数のアプリケーションにおいて、高い格納密度及び低いコストという特徴があるＤＲＡＭ装置が好まれている。

図１は、１-トランジスタＤＲＡＭセルの回路図を示している。このセルはデータ値に対応する電荷を格納するセルキャパシタＣを備えている。セルキャパシタＣは、電界効果トランジスタ（ＦＥＴ）Ｍ１を介してビットラインＢＬに接続され、ＦＥＴ Ｍ１のゲートはワードラインＷＬに接続されている。

セルが読み取られる前に、ビットラインＢＬの固有キャパシタンスＣ_ＢＬが所定のレベルにプリチャージされる。セルキャパシタＣに格納されたデータ値を回復するために、ワードラインＷＬをハイにしてＦＥＴ Ｍ１を活性化させる。このような動作は、セルキャパシタＣと固有キャパシタンスＣ_ＢＬとの間に電荷共有を引き起こす。このような電荷共有によって、セルキャパシタＣに格納された電荷によってビットラインＢＬ上の電圧がプリチャージレベルから変化するようになる。感知増幅器（図示せず）がビットラインＢＬ上の電圧変化を検出して増幅し、対応するデータ値を回復して出力する。

図１に示されるように、ＤＲＡＭセルの一つの短所は、時間が経過するにしたがってセルキャパシタＣによって格納された電荷レベルが（例えば、非理想的誘電体による漏れのために）低減するという点である。感知増幅器がビットラインＢＬ上の対応する電圧変化を、これ以上適切に検出できないレベルまで電荷レベルが低減すると、格納されたデータ値は損失される。したがって、セルキャパシタに格納された電荷を時々リフレッシュする必要がある。

ＤＲＡＭセルがリフレッシュされている時、格納されたデータ値はアクセスされず、新しいデータ値が格納されることもできない。したがって、リフレッシュ活性化に対する必要があることは、ＤＲＡＭ装置を備えるメモリシステムの性能を制限する要素となる。メモリシステム性能に対するこのようなリフレッシュ活性化の影響を低減させるために、リフレッシュ動作間の期間(「リフレッシュ周期」)を増大させることが好ましい。

リフレッシュ周期を増大させれば、電力消費を低減することもできる。ＤＲＡＭ装置に格納された情報を維持するために、例えば、電子装置はその装置が使われていない時にもリフレッシュ動作を行う。セルラーフォン、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）または、ノートブックＰＣのようなハンドヘルド装置の場合、ＤＲＡＭリフレッシュを行うにあたって消費される電力が、その装置の待機時の全電力消費量の大部分に該当する。所定の時間周期にわたって行われるリフレッシュ動作の回数を低減させることによるリフレッシュ周期の増大は、その装置の待機電力消費を低減させ、このような装置が、単一のバッテリーの電荷量で待ち受けモードを維持できる期間を延長するのに役立つ。

リフレッシュ動作の周期をさらに長くするための一つの技術は、セルキャパシタＣのキャパシタンスを増加させることである。しかし、このような技術はセルキャパシタＣの大きさを増加させ、このような増加による好ましくない影響には、格納密度の低減及び／または回路面積の増大がある。

リフレッシュ動作の周期をさらに長くするための他の技術は、セルキャパシタのキャパシタンスに対するビットラインのキャパシタンス比率を低減させることである。電荷共有の際、ビットライン上の電圧変化の大きさを増大させることによって、この技術は、セルキャパシタ上の電荷が検出可能な状態で残っている期間を延長させることができる。しかし、この技術はまたセルキャパシタの大きさを増大させる。セルキャパシタの大きさを増大させずにＤＲＡＭ装置のリフレッシュ動作の周期を増大させることが好ましい。

本発明の実施の形態に係る方法において、第１ビットライン及び第２ビットラインをプリチャージする。セルキャパシタとプリチャージされた第１ビットラインとの間に電荷共有を許容し、プリチャージされたビットラインのうちの選択された一つのビットラインをバイアスする。例えば、ビットラインをバイアスすることは、そのビットラインの電位を低減させることを含んでいても良い。また、ビットラインをバイアスすることは、その選択されたビットラインに接続されたバイアスキャパシタに電位を印加することを含んでいても良い。電荷共有及びバイアスすることに続いて、第１及び第２メモリセルのビットラインの電位差を感知する。ここで、電位差を感知することは電位差を増幅するとことを含んでいても良い。

図２は、セルアレイ１１０、感知増幅器１２０及びプリチャージ回路１３０を備えるＤＲＡＭ装置のブロック図を示す。セルアレイ１１０は、図１に示されたセルの２種類の類型すなわち、ＦＥＴ Ｍ１とセルキャパシタＣ１とで構成されたセル１、及びＦＥＴ Ｍ２とセルキャパシタＣ２とで構成されたセル２からなる。一つの具体例としては、それぞれのセルキャパシタＣ１、Ｃ２は２端子のキャパシタ、またはトレンチキャパシタとして製造される。図２に示したように、装置の別の具体例においては、セルアレイ１１０、感知増幅器１２０及びプリチャージ回路１３０の、ビットラインＢＬ１、ＢＬ２に沿った直列接続は任意の順序であってもよい。

図２の装置の例示的なアプリケーションにおいて、ＦＥＴ Ｍ１、Ｍ２に対向するセルキャパシタＣ１、Ｃ２の端部はＶｄｄ／２の値を有する電位に接続される。このような場合、セルキャパシタの両端に電圧Ｖｄｄ（「ハイ」または「１」のデータに対応する）または電圧Ｖｓｓ（「ロー」または「０」のデータに対応する）を設定することによってセル内にデータ値を記録できる。一つの具体例として、ＶｄｄとＶｓｓとの差は、約３、５若しくは９Ｖ以上、又は約１．５Ｖ若しくは１Ｖ以下である。

上述のように、ビットラインの固有キャパシタンスは、読み取るセルの選択前にプリチャージされる。図３は、図２に示されたような装置で使用するのに適したプリチャージ回路１３０ａの概略図を示す。この回路は、３つの直列接続されるＮ-チャネルＦＥＴ Ｐ１-Ｐ３を備え、この直列接続体のある接合部はそれぞれのビットラインに接続され、この直列接続体の端部はＶｂｌｐの電位を有するプリチャージ信号ＰＣに接続される。例示的なアプリケーションにおいて、ＶｂｌｐはＶｄｄ/２の値である。ＦＥＴ Ｐ１-Ｐ３のゲートは、共に接続され、活性化ロープリチャージ制御信号Ｐに接続される。

図３に示さしたようなプリチャージ回路は等化器とも呼ばれる。本発明の属する技術分野において知られているように、別のタイプのプリチャージ回路をプリチャージ回路１３０として代替することもできる。

電荷共有の際、対応するビットライン上に電圧変化Ｖが発生する。セルキャパシタに格納される電荷は非常に小さいために（セルキャパシタＣのキャパシタンスが１００フェムトファラッドより小さい場合もある）、通常、格納された電圧レベルの検出にはＶの増幅を必要とする。図４は、図２に示されたような装置で使用するのに適した感知増幅器１２０ａの概略図を示す。感知増幅器１２０ａは、２つのＰ-チャネルＦＥＴ Ｓ１、Ｓ３を備え、このＦＥＴ Ｓ１、Ｓ３の直列接続されたソースドレイン回路はビットラインＢＬ１、ＢＬ２を横切って接続され、このＦＥＴ Ｓ１、Ｓ３の接合部は、アクティブハイのイネーブル信号ＳＡ-Ｐに接続される。また、感知増幅器１２０ａは、２つのＮ-チャネルＦＥＴ Ｓ２、Ｓ４を備え、このＦＥＴ Ｓ２、Ｓ４の直列接続されたソースドレイン回路はビットラインＢＬ１、ＢＬ２を横切って接続され、このＦＥＴ Ｓ２、Ｓ４の接合部はアクティブローのイネーブル信号ＳＡ-Ｎに接続される。各ビットラインに接続されたＦＥＴ対のゲートは、共に接続され、他方のビットラインに接続されている。

図４に示したような感知増幅器回路は、ビットラインＢＬ１、ＢＬ２を横切って対向する方向に接続された２つのＣＭＯＳインバータと見なされる。このような回路は、ラッチ感知増幅器の一つの形態として見ることもできる。ラッチ感知増幅器回路の別の形態及び電流ミラー感知増幅器回路のような多様なタイプの感知増幅器が、本発明の属する技術分野において知られており、感知増幅器１２０として、代替できる。

感知増幅器１２０ａの回路は、図５に示されるように変更されることもある。このような変更は、Ｖｄｄにソースドレイン回路の一つの端子が接続され、ＦＥＴ Ｓ１、Ｓ３のＰ-チャネルソースドレイン回路の接合部に他の端子が接続され、イネーブル信号ＳＡ-Ｐにゲートが接続したＰ-チャネルＦＥＴ Ｓ５を備えている。また、このような変更は、Ｖｓｓにソースドレイン回路の一つの端子が接続され、ＦＥＴ Ｓ２、Ｓ４のＮ-チャネルソースドレイン回路の接合部に他の端子が接続され、イネーブル信号ＳＡ-Ｎにゲートが接続されたＮ-チャネルＦＥＴ Ｓ６を備えている。

図６は、アレイ１１０のセル１にハイのデータ値が格納される場合、図２に示したような装置の例示的なアプリケーションのタイミング図を示す。ＤＲＡＭ装置の待ち受けモードの間、プリチャージ回路１３０の制御信号Ｐはハイレベルであり、ビットラインＢＬ１、ＢＬ２の固有キャパシタンスは電位Ｖｂｌｐにプリチャージされる。ＤＲＡＭ装置の活性モードの間、プリチャージ制御信号Ｐがローになることにより、ビットラインＢＬ１、ＢＬ２が浮動（ｆｌｏａｔ）になる。次いで、ワードラインＷＬ１をハイにすることによってセル１が選択され、それによってトランジスタＭ１が活性化される。

トランジスタＭ１の活性化の際、セルキャパシタＣ１とビットラインＢＬ１の（プリチャージされた）固有キャパシタンスとの間に電荷共有が発生する。この例においては、セルキャパシタＣ１がハイのデータ値を格納するために、電荷共有はビットラインＢＬ１上の電圧を基準ビットラインＢＬ２上の電圧Ｖｂｌｐと比較してＶだけ高める。イネーブル信号（ＳＡ-Ｐ及びＳＡ-Ｎ）をそれぞれハイ及びローにすることによって、感知増幅器１２０が活性化されて、感知増幅器１２０がビットラインＢＬ１、ＢＬ２上の電圧レベルをそれぞれＶｄｄ及びＶｓｓに増幅する。

図７は、アレイ１１０のセル１にローのデータ値が格納される場合、図２に示したような装置の例示的なアプリケーションのタイミング図を示す。この例においては、セルキャパシタＣ１がローのデータ値を格納するために、電荷共有はビットラインＢＬ１上の電圧を基準ビットラインＢＬ２上の電圧Ｖｂｌｐを比較してＶだけ低減させるという結果をもたらす。活性化の際、感知増幅器１２０は、ビットラインＢＬ１、ＢＬ２上の電圧レベルをそれぞれＶｓｓ及びＶｄｄに増幅する。

セルキャパシタ上の電荷レベルが低減するにしたがって、電荷共有の際にビットライン上に生じる電圧変化Ｖは低減する。電圧変化Ｖが感知増幅器１２０の感知限界以下に低減されれば、電荷レベルをそれ以上区別することができず（すなわち、それ以上感知増幅器１２０によって読み取れず）、格納されたデータ値は損失される。

図１に示されたような、セルキャパシタは通常、ハイ電荷レベル（すなわち、ハイ電圧またはデータ値に対応する電荷レベル）を読み取り可能なレベルに維持するよりは、長い期間にわたってロー電荷レベル（すなわち、ロー電圧またはデータ値に対応する電荷レベル）を読み取り可能なレベルに維持できる。例えば、セルキャパシタはロー電荷レベルを数秒間、読み取り可能なレベルに維持でき、同じセルキャパシタはハイ電荷レベルをたった数百ミリ秒以下の時間（略１桁の大きさの差）だけ、読み取り可能なレベルに維持できる。

格納された情報を予め知ることはできず、ＤＲＡＭ装置を備えるメモリシステムでのリフレッシュ動作は、通常、周期的に発生するように設計され、その周期は最悪の場合によって決定される。したがって、ロー電荷レベルを格納するセルがさらに長い期間読み取り可能な状態で残っていることが予想されても、ＤＲＡＭ装置でのリフレッシュ動作間の最大時間は通常、ハイ電荷レベルが読み取り可能な状態で残っていると予想される最小周期よりも長くないようにする。

本発明の実施の形態に係る方法において、ハイ電荷レベルに対する読み取り可能な期間が増大する。本発明の実施の形態に係る装置において、ハイ電荷レベルに対する読み取り可能な期間とロー電荷レベルに対する読み取り可能な期間との差を低減するようにバイアス回路が構成される。

図８は、本発明の実施の形態に係るバイアス回路１４０ａを備える装置を示す。バイアス回路１４０ａは、一方の端部がビットラインＢＬ１に接続され、他方の端部がアクティブローのバイアス信号Ｂ１に接続されたバイアスキャパシタＢＣ１、及び一方の端部がビットラインＢＬ２に接続され、他方の端部がアクティブローのバイアス信号Ｂ２に接続されたバイアスキャパシタＢＣ２を備えている。図８に示されたように、バイアスキャパシタＢＣ１、ＢＣ２は、それぞれソース及びドレインを共に短絡させたＮＭＯＳ ＦＥＴとして製造できる。他の具体例としては、バイアスキャパシタＢＣ１、ＢＣ２は、２端子キャパシタ（例えば、トレンチキャパシタ）として製造できる。

一つの具体例としては、バイアスキャパシタＢＣ１、ＢＣ２は、ローＶ_ｔ ＮＭＯＳＦＥＴとして製造される。バイアスキャパシタをＭＯＳ ＦＥＴとして実現するにおいて、実現できる一つの利点はバイアスキャパシタがビットラインに付加するキャパシタンスの量を最小化するという点である。図８に示されたような装置に関する別の利点は、例えば、追加された工程の難しさ及び必要な回路の再設計の程度により、従来の工程への統合の容易性を含むことができるという点である。しかし、このような利点は本発明の実施において必須ではない。

図９は、ビットラインＢＬ１上のセルからハイのデータ値が読み取られる場合、図８に示されたような装置のタイミング図を示す。ビットライン上のプリチャージが等化された後及び感知増幅器がイネーブルされる前、基準ビットラインに対応するバイアス信号（ここでは、ビットラインＢＬ２に対応するバイアス信号Ｂ２）がローになる。その結果、ビットラインＢＬ２上の電圧はＶｂｌｐの下へＶ_ＢＩＡＳだけ下がり、ビットライン間の電圧差はＶからＶ_Ｈ（ここで、Ｖ_Ｈ＝Ｖ＋Ｖ_ＢＩＡＳ）に増加する。図９はワードラインＷＬの活性化後、バイアス信号Ｂ２がローになるのを示しているが、他の具体例としては、ワードラインＷＬの活性化の前及び／またはその間バイアス信号Ｂ２がローになることもできる。

図１０は、ビットラインＢＬ１上のセルからローのデータ値が読み取られる場合、図８に示されたような装置のタイミング図を示す。この場合にも、ビットライン上のプリチャージが等化された後及び感知増幅器がイネーブルされる前、基準ビットラインに対応するバイアス信号（ここでは、ビットラインＢＬ２に対応するバイアス信号Ｂ２）がローになる。その結果、ビットラインＢＬ２上の電圧はＶｂｌｐの下へ電圧変化Ｖ_ＢＩＡＳだけ低下し、ビットライン間の電圧差はＶからＶ_Ｌ（ここで、Ｖ_Ｌ＝Ｖ−Ｖ_ＢＩＡＳ）に低減される。上述のように、他の具体例としては、ワードラインＷＬの活性化の前及び／または活性化の間バイアス信号Ｂ２がローになることができる。電圧差ＶＬが感知増幅器の感知限界以下に低下しないようにＶ_ＢＩＡＳの大きさを選択することが好ましい。

従来のＤＲＡＭ装置においては、例えば感知増幅器及びプリチャージ回路のような回路が１つ以上のセルアレイの間に共有されるのが通常である。本発明の別の実施の形態に係る装置においては、例えばバイアス回路１４０がまた１つ以上のセルアレイ１１０の間で共有される。このような構成は、読み取られないアレイまたはアレイを分離するための回路を含んでいてもよい。図１１は、２つのセルアレイ１１０Ｌ、１１０Ｒ及び分離回路１５０Ｌ、１５０Ｒを備える本発明の一実施の形態に係る装置のブロック図を示す。図１２は、図１１に示されたような装置で使用するのに適したセルアレイ１１０Ｌ、１１０Ｒの具体例のブロック図を示し、それぞれのセル１〜４は、それぞれ一つのＦＥＴ Ｍ１〜Ｍ４とそれぞれ一つのセルキャパシタＣ１〜Ｃ４とから構成される。

図１３は、図１１に示されたような装置で使用するのに適した分離回路１５０ａの概略図を示す。分離回路１５０ａは、２つのＮ-チャネルＦＥＴ Ｉ１、Ｉ２を備え、それぞれのＦＥＴのソースドレイン回路は、それぞれのビットラインＢＬ１、ＢＬ２に直列接続され、２つのＦＥＴのゲートは分離信号Ｉに接続されている。他の具体例としては、分離信号Ｉの極性及び／またはその値に応じて適切に対応する変更を行えば、図１３に示されたような分離回路のＮ-チャネル装置の代りに（またはそれに追加して）Ｐ-チャネル装置を使用できる。

図１４は、セルアレイ１１０Ｌのセル１からハイのデータ値が読み取られる場合、図１３に示されたような装置のタイミング図を示す。プリチャージ制御信号Ｐの活性化の際、分離回路１５０Ｌの分離信号ＩＬは、セルアレイ１１０Ｌを選択するために、増大された電圧レベルＶｐｐに高められ、分離回路１５０Ｒの分離信号ＩＲは、セルアレイ１１０Ｒを分離するために、Ｖｓｓに低下する。他の具体例において、分離信号ＩＬ、ＩＲは、プリチャージする前に活性化される。セルに格納された電荷レベルを感知することは上述されたように行われる。

図１１に示されたような装置の別の具体例において、ビットラインＢＬ１、ＢＬ２に沿った感知増幅器１２０、プリチャージ回路１３０及びバイアス回路１４０の直列接続は任意の順序であってよい。図１１は、セルアレイ１１０Ｌ及び１１０Ｒが、互いに異なるワードラインに接続している場合を示しているが、別の具体例においては、図１４に示されたようなタイミングは、同じワードに対してアレイ１１０Ｌ及び１１０Ｒから互いに異なるデータ値を読み取ることを支援するように変更され得る。

電荷を共有するビットラインをバイアスダウンするよりは、基準電位を提供するビットラインをバイアスダウンすることが好ましい。（基準電位を提供するビットラインをバイアスダウンする代わりに、またはそれに追加して、別のアプリケーションでは、電荷を共有するビットラインをバイアスアップすることが好ましい。）本発明の別の実施の形態に係る方法は、バイアスされるビットラインの選択を含む。

図１１は、２つのワードラインがそれぞれのビットラインに接続している装置を示している。より詳細には、ワードラインＷＬ１及びＷＬ３はビットラインＢＬ１に接続されており、ワードラインＷＬ２及びＷＬ４はビットラインＢＬ２に接続されている。実際には、このような構造は、複数のワードラインがそれぞれのビットラインに接続するように拡張され得る。通常のＤＲＡＭ装置において、例えば、２５６または５１２ワードラインがそれぞれのビットラインに接続し得る。（これらワードラインは、また別のセルアレイに接続している別のビットラインにも接続する。）
セルアレイ１１０Ｌ及び１１０Ｒに接続している２つのビットラインＢＬ１及びＢＬ２と関連し、それぞれのワードラインはこれら２つのビットラインのうちたった１つのビットラインにだけ接続される。したがって、セルアレイのビットラインに接続された（可能ならば複数の）ワードラインは２つの非重複セット、すなわち、ビットラインＢＬ１に接続されたワードラインとビットラインＢＬ２に接続されたワードラインとに分けられる。

ワードラインが選択されれば、対応するセルが活性化され、対応するビットライン上に電荷共有が発生する。本発明の別の実施の形態に係る装置または方法において、ワードラインの選択はバイアスされるビットラインを識別するのに使用される。図１１に示されたような装置の例において、ワードラインＷＬ２またはワードラインＷＬ４が選択されるならば、ビットラインＢＬ１がバイアスダウンされ、ワードラインＷＬ１またはワードラインＷＬ３が選択されれば、ビットラインＢＬ２がバイアスダウンされる。

当業者が本発明を実施できるように、上記のように実施の形態を説明した。それらの実施の形態を種々変更することが可能である。本願で提示しているメモリ装置内でバイアス回路を使用する一般的な原理は、他の実施の形態にもまた適用される。例えば、本発明の実施の形態は、ハード・ワイヤード回路あるいは注文型集積回路で製造された回路構成として、部分的にまたは全体的に実施され得る。本発明の実施の形態に係る装置は、図１に示された単一トランジスタセル以外に、本発明の属する技術分野で知られているような、１つ以上のＤＲＡＭセル設計、例えば、３-トランジスタ（３Ｔ）セル設計を含んで製造され得る。

上述のように、本発明の実施の形態に係る装置は、同期式ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓＤＲＡＭ：ＳＤＲＡＭ）、ダブルデータレートＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ＤＲＡＭ：ＤＤＲ ＤＲＡＭ）及びラムバスＤＲＡＭ（Ｒａｍｂｕｓ ＤＲＡＭ：ＲＤＲＡＭ）を含み、それぞれ他のＤＲＡＭの実現に使用され得る。本発明の実施の形態に係る方法は、また非二進データ値（すなわち、２種類以上のレベルを取り得るデータ値）の格納のためにＤＲＡＭ装置で実施できる。本発明の原理は、また内蔵型グラフィック制御機のような内蔵型ＤＲＡＭ製品にも採用され得る。よって、本発明は、上記した実施の形態に限られるものではなく、本明細書中に何らかの形で開示された原理及び新規な特徴と整合する最大の範囲内で認められるべきものである。

１-トランジスタＤＲＡＭセルの概略図である。 セルアレイ、感知増幅器及びプリチャージ回路を含む装置のブロック図である。 プリチャージ回路の概略図である。 感知増幅器の概略図である。 感知増幅器を含む回路の概略図である。 図２に示されたような装置のタイミング図である。 図２に示されたような装置のタイミング図である。 本発明の実施の形態に係る装置のブロック図である。 図８に示されたような装置のタイミング図である。 図８に示されたような装置のタイミング図である。 本発明の別の実施の形態に係る装置のブロック図である。 ２つのセルアレイのブロック図である。 分離回路の概略図である。 図１１と同様の装置のタイミング図である。

Claims (23)

1. 第１ビットライン及び第２ビットラインをプリチャージするステップと、
   メモリセルのキャパシタンス及びプリチャージされた前記第１ビットラインの間に電荷共有を許容するステップと、
   プリチャージされた前記第２ビットラインをバイアスするステップと、
   前記電荷共有を許容するステップに続いて、前記第１ビットラインの電位及びバイアスされた前期第２ビットラインの電位の差を感知するステップとを含むことを特徴とするデータアクセス方法。
2. 前記バイアスするステップが、前記第２ビットラインの電位を変更するステップを含むことを特徴とする請求項１に記載のデータアクセス方法。
3. 前記バイアスするステップが、前記第２ビットラインの電位を低減させるステップを含むことを特徴とする請求項１に記載のデータアクセス方法。
4. 前記第１ビットラインの電位及び前記第２ビットラインの電位の差を感知するステップが、前記差を増幅するステップを含むことを特徴とする請求項１に記載のデータアクセス方法。
5. 前記電荷共有を許容するステップが、前記メモリセルのトランジスタのゲートに電位を印加するステップを含むことを特徴とする請求項１に記載のデータアクセス方法。
6. 前記バイアスするステップが、前記第２ビットラインに接続されたバイアスキャパシタに電位を印加するステップを含むことを特徴とする請求項１に記載のデータアクセス方法。
7. ワードラインを選択するステップと、
   前記ワードラインに対応するバイアス信号を設定するステップと、
   前記ワードラインに接続されたビットラインの電位及び基準ビットラインの電位の差を感知するステップとを含み、
   ここで、前記ワードラインを選択するステップの結果としてメモリセルと前記ビットラインとの間の電荷共有が発生し、
   前記基準ビットラインの電位が、前記バイアス信号を設定するステップの結果として変更されることを特徴とするデータアクセス方法。
8. 前記バイアス信号を設定するステップが、前記ワードラインを選択するステップに続いて行われることを特徴とする請求項７に記載のデータアクセス方法。
9. 前記感知するステップが、前記ビットラインの電位と前記基準ビットラインの変更された電位との差を感知するステップを含むことを特徴とする請求項７に記載のデータアクセス方法。
10. 前記基準ビットラインの電位が、前記バイアス信号を設定するステップの結果として低減されることを特徴とする請求項７に記載のデータアクセス方法。
11. 第１ビットライン及び第２ビットラインをプリチャージするステップと、
    メモリセルのキャパシタンス及び前記プリチャージされた第１ビットラインの間に電荷共有を許容するステップと、
    前記プリチャージされたビットラインのうち選択された一つのビットラインをバイアスするステップと、
    前記電荷共有を許容するステップ及び前記バイアスするステップに続いて、前記第１ビットラインの電位及び前記第２ビットラインの電位の差を感知するステップとを含むことを特徴とするデータアクセス方法。
12. 前記バイアスするステップが、前記選択されたビットラインの電位を変更するステップを含むことを特徴とする請求項１１に記載のデータアクセス方法。
13. 前記バイアスするステップが、前記選択されたビットラインに接続されたバイアスキャパシタに電位を印加するステップを含むことを特徴とする請求項１１に記載のデータアクセス方法。
14. ビットライン及び基準ビットラインをプリチャージするように構成され、配置されたプリチャージ回路と、
    前記ビットラインと電荷を共有するように構成され、配置されたメモリセルと、
    前記基準ビットラインの電位を変更するように構成され、配置されたバイアス回路と、
    前記ビットラインの電位及び前記基準ビットラインの電位の差を感知するように構成され、配置された感知増幅器とを備えることを特徴とする記憶装置。
15. 前記メモリセルが、電界効果トランジスタ及びキャパシタを備えることを特徴とする請求項１４に記載の記憶装置。
16. 前記メモリセルが、ワードラインに接続され、前記ワードラインの電位の所定の変更によって、前記ビットラインと電荷を共有するようにさらに構成され配置されていることを特徴とする請求項１４に記載の記憶装置。
17. 前記バイアス回路が、前記基準ビットラインの電位を低減させるように構成され、配置されていることを特徴とする請求項１４に記載の記憶装置。
18. 前記バイアス回路が、前記基準ビットラインに接続されたバイアスキャパシタを備えることを特徴とする請求項１４に記載の記憶装置。
19. 前記バイアスキャパシタが、低いしきい電圧を有するＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を備えることを特徴とする請求項１４に記載の記憶装置。
20. 前記ＭＯＳＦＥＴの前記しきい電圧の大きさが、３００ｍＶより小さいことを特徴とする請求項１９に記載の記憶装置。
21. 前記バイアスキャパシタが、低いしきい電圧を有するｎ−チャネルＭＯＳＦＥＴを備えることを特徴とする請求項１４に記載の記憶装置。
22. 前記ＭＯＳＦＥＴの前記しきい電圧の大きさが、３００ｍＶより小さいことを特徴とする請求項２１に記載の記憶装置。
23. 前記ビットラインと電荷を共有するように構成され、配置された第２メモリセルと、
    前記感知増幅器から前記メモリセルを分離するように構成され、配置された第１分離回路と、
    前記感知増幅器から前記第２メモリセルを分離するように構成され、配置された第２分離回路とをさらに備えることを特徴とする請求項１４に記載の記憶装置。

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