CN115171751A - 存储器及其访问方法、电子设备 - Google Patents

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Abstract

本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路被配置为在预处理阶段，将第一电压传输至读字线和读位线；以及，在预充电阶段，将第二电压传输至存储单元连接的读位线，在读取感应阶段，将第三电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。

Description

存储器及其访问方法、电子设备
技术领域
本申请涉及存储器领域，具体而言，本申请涉及一种存储器及其访问方法、电子设备。
背景技术
传统的一些动态随机存取存储器(DRAM)的一个存储单元由一个晶体管和一个电容器组成。由于晶体管存在漏电，存储的数据需要频繁刷新，从而显著增加了功耗。
由于与硅基MOSFET相比，金属氧化物(如，IGZO)晶体管具有更低的漏电，其潜在应用受到广泛关注。通过用低漏电流的金属氧化物TFT代替传统的硅基MOSFET，可以大大降低刷新频率，并节省功耗。
发明内容
本申请提出一种存储器及其访问方法、电子设备。
第一方面，本申请实施例提供了一种存储器，该存储器包括：至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；
存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；第二晶体管的栅极与第一晶体管的第一极连接，第二晶体管的第一极与读字线连接，第二晶体管的第二极与读位线连接；
控制电路与读字线和读位线连接；
若干控制电路被配置为，在预处理阶段，将第一电压传输至读字线和读位线；
以及，在预充电阶段，将第二电压传输至存储单元连接的读位线，在读取感应阶段，将第三电压传输至存储单元连接的读字线
在一种可能的实现方式中，控制电路还被配置为，在读取感应阶段，停止输出第二电压给所述读位线。
在一种可能的实现方式中，
所述第二晶体管为N型晶体管，所述第二电压大于所述第一电压，所述第三电压小于所述第一电压；或者
所述第二晶体管为P型晶体管，所述第二电压小于所述第一电压，所述第三电压大于所述第一电压。
在一种可能的实现方式中，控制电路包括第一控制电路；
第一控制电路与读位线和读字线连接；
第一控制电路被配置为，在预处理阶段，基于第一控制信号，将第一电压传输至读字线和读位线。
在一种可能的实现方式中，控制电路包括第二控制电路；
第二控制电路与读位线连接；
第二控制电路被配置为，在预充电阶段，基于第二控制信号，将第二电压传输至存储单元连接的读位线，以及在读取感应阶段，停止输出第二电压给存储单元连接的读位线。
在一种可能的实现方式中，控制电路包括第三控制电路；
第三控制电路与读字线连接；
第三控制电路被配置为，在读取感应阶段，基于第三控制信号，将第三电压传输至存储单元连接的读字线。
在一种可能的实现方式中，还包括至少一个感应放大器、若干用于写操作的写位线和写字线；感应放大器包括至少一个感应放大单元；
存储单元中的第一晶体管的栅极与写字线连接，第一晶体管的第二极与写位线连接；
感应放大器与一个存储阵列对应连接，感应放大单元的第一输入端与读位线连接，感应放大单元的第二输入端用于接收参考电压，感应放大单元的输出端与写位线连接；
或者，感应放大器与两个存储阵列对应连接，感应放大单元的第一输入端与一条读位线连接，感应放大单元的第二输入端与另一条读位线连接，用于通过另一条读位线接收参考电压，感应放大单元的第一输出端与一条写位线连接，感应放大单元的第二输出端与另一条写位线连接；
若第二晶体管为N型晶体管，第二电压大于参考电压，第三电压小于所述参考电压；
若第二晶体管为P型晶体管，第二电压小于参考电压，第三电压大于所述参考电压。
第二方面，本申请实施例提供了一种电子设备，包括如第一方面的存储器。
第三方面，本申请实施例提供了一种存储器的访问方法，包括：
预处理阶段，对存储阵列进行预处理，将第一电压传输至若干读字线和若干读位线；
预充电阶段，对存储单元连接的读位线进行预充电，预充电电压为第二电压；
读取感应阶段，输出第三电压给存储单元连接的读字线，根据读位线上的电信号的变化，对存储单元进行访问。
在一种可能的实现方式中，还包括：
在读取感应阶段，停止输出第二电压给所述读位线。
在一种可能的实现方式中，
所述第二晶体管为N型晶体管，所述第二电压大于所述第一电压，所述第三电压小于所述第一电压；或者
所述第二晶体管为P型晶体管，所述第二电压小于所述第一电压，所述第三电压大于所述第一电压。
在一种可能的实现方式中，在读取感应阶段，包括：
在输出第三电压之后的预设时间间隔后，控制感应放大单元开启，以将存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据。
在一种可能的实现方式中，将存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据，包括：
当存储单元连接的读位线上的电压小于参考电压时，输出高电平信号，并基于选择信号，将高电平信号传输至数据线上；
当存储单元连接的读位线上的电压大于参考电压时，输出低电平信号，并基于选择信号，将低电平信号传输至数据线上。
在一种可能的实现方式中，输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将高电平信号通过写位线回写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将低电平信号通过写位线回写入第一晶体管的第一极。
在一种可能的实现方式中，输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
本申请实施例提供的技术方案，至少具有如下有益效果：本申请实施例提出了一种新的存储器，通过设置至少一个控制电路，在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在与预充电阶段和读取感应阶段之前将所有的第二晶体管都关断，并且通过预充电和读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有的1T1C存储单元的结构示意图；
图2为2T0C存储单元的结构示意图；
图3为2T0C存储阵列的结构示意图；
图4为2T0C存储阵列中存在串扰或电流共享问题的示意图；
图5为本申请实施例提供的一种存储器的结构示意图；
图6为本申请实施例提供的另一种存储器的结构示意图；
图7为本申请实施例提供的图5中一个存储单元访问的结构示意图；
图8为本申请实施例提供的图5中一个存储单元访问的电路原理示意图；
图9为本申请实施例提供的图6中一个存储单元访问的结构示意图；
图10为本申请实施例提供的图6中一个存储单元访问的电路原理示意图；
图11为本申请实施例提供的一种存储器的访问方法的时序示意图；
图12为本申请实施例提供的另一种感应放大单元的结构示意图；
图13为本申请实施例提供的一种存储器的访问方法的流程示意图。
附图标记：
10-第一存储阵列，11-第一存储单元，12-第一控制电路，13-第二控制电路，14-第三控制电路，15-第四控制电路，16-第五控制电路；
20-感应放大器，21-感应放大单元，23-参考电压控制电路；
30-第二存储阵列，31-第二存储单元，32-第六控制电路，33-第七控制电路，34-第八控制电路，35-第九控制电路，36-第十控制电路。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
如图1所示，传统的动态随机存取存储器(DRAM)的一个存储单元由一个晶体管和一个电容器组成，即1T1C存储单元。图1中Gate表示晶体管的栅极，Source表示晶体管的源极，Drain表示晶体管的漏极，Storage Node(SN)表示存储节点，Capacitor表示电容，Bit-line(简称BL)表示位线，用于读写存储单元(简称读写cell)，Word-line(简称WL)表示字线，用于控制存储单元(简称cell)和BL的连通。Vcc/2表示电容一端接收的电压。
但传统的1T1C存储单元的存储器的读取过程是将电容里存储的电荷全部消散到Bit-line(BL)上，因此，传统的1T1C存储单元的存储器的读取过程是破坏性的。
如图2所示的本申请的2T0C存储单元，其与传统的1T1C存储单元相比，该方案在存储节点SN处不需要太大的电容。
2T0C的存储单元由两个晶体管组成，其中晶体管Tr_w用于写数据，也可以称为写晶体管，另一个晶体管Tr_r用于存数据，SN表示存储节点，Write_WL表示用于写数据的字线，Write_BL表示用于写数据的位线，Read_WL表示用于读数据的字线，Read_BL表示用于读数据的位线。
图3为2T0C存储单元的一个存储阵列的示意图，沿着行方向延伸的W_WL1、W_WL2、W_WL3分别表示用于写入数据阶段的写数据的第一条字线、第二条字线、第三条字线；沿着列方向延伸的W_BL1、W_BL2、W_BL3分别表示写入数据阶段的用于写数据的第一条位线、第二条位线、第三条位线；沿着行方向延伸的R_WL1、R_WL2、R_WL3分别表示用于数据读取阶段的读数据的第一条字线、第二条字线、第三条字线；沿着列方向延伸的R_BL1、R_BL2、R_BL3分别表示数据读取阶段的用于读数据的第一条位线、第二条位线、第三条位线。
如图2-4所示，目前针对2T0C存储单元的存储器，一种访问方法是利用存储节点SN右侧的晶体管Tr_r的导电性能来进行访问的，存储节点SN与晶体管Tr_r的栅极连接，因此，存储节点SN的电位大小能够控制晶体管Tr_r的导通与关断。
如图4所示，若存储节点SN的电位是高电位1，晶体管Tr_r是导通的，若存储节点SN的电位是低电位0，晶体管Tr_r是关断的。如果其中一个存储单元(cell)的存储节点存的是0(如图4中右上角的存储单元存的是0)，则该存储单元的晶体管Tr_r是关断的；其相邻的存储单元(cell)存储的1，则相邻的存储单元的晶体管Tr_r是导通的(此时晶体管Tr_r可以等效为一个电阻)。
若要访问右上角的存储单元(cell)存储的数据(存的数据是0)，右上角的存储单元(cell)的晶体管Tr_r应该是关断的，但由于其相邻的存储单元(cell)存储的数据是1，那么右上角的存储单元(cell)的晶体管Tr_r通过其相邻的存储单元(cell)连通了，如图4中的箭头方向，使得右上角的存储单元(cell)的晶体管Tr_r没有关断，从而在R-WLs和R-BLs之间存在串扰或电流共享问题，干扰了对右上角的存储单元(cell)的访问。
本申请提供的一种新的存储器及其新的访问方法、电子设备，该新的存储器中在外围电路中设置有控制电路，该控制电路结合驱动方法与存储阵列配合工作能够将数据可靠的读出，同时能够避免或者有效降低串扰。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种存储器，至少包含一个存储阵列，其中，可以是多个存储阵列，每个存储阵列的外围设置有一个控制电路。相邻存储阵列可以共用控制电路的全部或部分，或者控制电路为两套且相互独立。
所述控制电路可以被两个存储阵列共用或仅一个存储阵列单独使用。
一些实施例中，若一个控制电路控制一行或一列存储单元，则n行或n列存储单元具备n个控制电路。每个控制电路可以仅与其中一个存储阵列相连，也可以与相邻的存储阵列中的一行或一列存储单元相连。
当然，则n行或n列存储单元也可以具备2n个控制电路，每个控制电路与一行或一列的奇数或偶数行或列的存储阵列相连。同理，该每一个控制电路都可以仅与其中一个存储阵列相连，也可以与相邻的存储阵列中的一行或一列存储单元相连实现共用。
下面将针对一个控制电路驱动一个存储阵列为例，示意性地说明本申请的发明构思。
存储器包括：一个存储阵列、一个控制电路；
所述存储阵列还包括若干用于读操作的读字线和读位线；
所述控制电路也包括若干用于读操作的读字线和读位线；
所述控制电路和存储阵列的读操作的读字线相连，所述控制电路和存储阵列的读操作的读位线相连。
以2T0C为例，每个存储单元均包括第一晶体管(也称写晶体管)和第二晶体管(也称读晶体管)；第二晶体管的栅极与第一晶体管的第一极连接，第二晶体管的第一极与读字线连接，第二晶体管的第二极与读位线连接；
所述控制电路分别与存储阵列中的一条读字线和一条读位线连接；
若干控制电路被配置为，在预处理阶段，将第一电压传输至若干读字线和若干读位线；
以及，在预充电阶段，将第二电压传输至待要访问的存储单元连接的读位线，在读取感应阶段，将第三电压传输至待要访问的存储单元连接的读字线。
本申请实施例提出了一种新的存储器，针对2T0C存储单元通过设置至少一个控制电路，实现正常的数据读取操作并改善串扰。具体的，通过上述存储器物理结构配合驱动方法，在预处理阶段，将第一电压传输至若干读字线和若干读位线，以使得每个存储单元中的第二晶体管均关断，使得在与预充电阶段和读取感应阶段之前将所有的第二晶体管都关断，并且通过预充电和读取两个阶段，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
在一些实施例中，控制电路还被配置为，在读取感应阶段，停止输出第二电压给所述读位线。
上述不同阶段的读写方法中，第二电压大于第一电压，第三电压小于第一电压。
可选地，第二晶体管可以为N型晶体管或者P型晶体管，第一晶体管可以为N型晶体管或P型晶体管。
所述第二晶体管为N型晶体管，所述第二电压大于所述第一电压，所述第三电压小于所述第一电压；或者
所述第二晶体管为P型晶体管，所述第二电压小于所述第一电压，所述第三电压大于所述第一电压。
其中，第一和第二晶体管的应用场景可以是多种，比如，第一和第二晶体管为硅晶体管或金属氧化物晶体管等。
如图5和图6所示，当第一晶体管和第二晶体管均为N型晶体管时，第一晶体管的第一极为源极，第一晶体管的第二极为漏极，第二晶体管的第一极为源极，第二晶体管的第二极为漏极，即第一晶体管的源极与第二晶体管的栅极连接，第一晶体管的漏极与写位线连接，第一晶体管的栅极与写字线连接，第二晶体管的源极与读字线连接，第二晶体管的漏极与读位线连接。
当第一晶体管为N型晶体管，第二晶体管为P型晶体管时，第一晶体管的第一极为源极，第一晶体管的第二极为漏极，第二晶体管的第一极为漏极，第二晶体管的第二极为源极，即第一晶体管的源极与第二晶体管的栅极连接，第一晶体管的漏极与写位线连接，第一晶体管的栅极与写字线连接，第二晶体管的漏极与读字线连接，第二晶体管的源极与读位线连接(图未示)。
在另一种实施例中，若干控制电路被配置为，在预处理阶段，将第一电压传输至若干读字线和若干读位线，以使得每个存储单元中的第二晶体管均关断；以及，在预充电阶段，将第二电压传输至所有存储单元连接的读位线，在读取感应阶段，将第三电压传输至待要访问的存储单元连接的读字线，并停止输出第二电压给待要访问的存储单元连接的读位线；其中：第二电压大于第一电压，第三电压小于第一电压。
也就是说，在预充电阶段，将第二电压传输至所有存储单元连接的读位线，或者，将第二电压传输至待要访问的存储单元连接的读位线,其中，在预充电阶段，将第二电压传输至所有存储单元连接的读位线，更加便于后续的刷新操作。
如图5和图6所示，第一存储阵列10包括若干阵列排布的第一存储单元11，每一个第一存储单元11均包括两个晶体管，第二存储阵列30包括若干阵列排布的第二存储单元31，每一个第二存储单元31均包括两个晶体管，且两个晶体管构成2T0C的存储器。图5和图6中，W-BL1、W-BL2、W-BL3分别为写位线，W-WL1、W-WL2、W-WL3分别为写字线，R-BL1、R-BL2、R-BL3分别为读位线，R-WL1、R-WL2、R-WL3分别为读字线，SA为感应放大单元，VREF为参考电压。
在一些实施例中，如图5所示，存储器还包括至少一个感应放大器20；
若干用于写操作的写位线W-BL和写字线W-WL；感应放大器20包括至少一个感应放大单元21；感应放大单元21可以采用如图8和图10中所示的感应放大单元21，感应放大单元21包括晶体管S1-S4，当然该感应放大单元21也可以采用如图12中示出的感应放大单元21，图12中示出的感应放大单元21包括晶体管S1-S6，相比图8和图10中所示的感应放大单元21，增加了两个晶体管，在感应到两个输入端的电压差之后，晶体管之间会形成正反馈，从而稳定性较佳。每个存储单元中的第一晶体管的栅极与写字线W-WL连接，第一晶体管的第二极与写位线W-BL连接。
在一种具体的实施例中，如图6所示，感应放大器20与一个存储阵列(第一存储阵列)对应连接，每一感应放大单元的第一输入端与一条读位线R-BL连接，每一感应放大单元的第二输入端用于接收参考电压VREF，每一感应放大单元的输出端与一条写位线连接(图6中未示出感应放大单元的输出端的连接情况，感应放大单元的输出端的连接请参见图8和图10所示)，在预充电阶段，输入到每一条读位线(R-BL1、R-BL2、R-BL3等)上的第二电压大于参考电压VREF。
在另一种具体的实施例中，如图5所示，感应放大器与两个存储阵列(第一存储阵列10和第二存储阵列30)对应连接，每一感应放大单元21的第一输入端与第一存储阵列包括的读位线R-BL连接，每一感应放大单元的第二输入端与第二存储阵列包括的读位线R-BL连接，用于通过其中一条读位线R-BL接收参考电压VREF，例如图5中第二存储阵列包括的读位线用于提供参考电压VREF，每一感应放大单元21的第一输出端与一条写位线连接，每一感应放大单元21的第二输出端与另一条写位线连接，在预充电阶段，输入到每一条读位线(R-BL1、R-BL2、R-BL3等)上的第二电压大于参考电压VREF。
若第二晶体管为N型晶体管，第二电压大于参考电压，第三电压小于参考电压；
若第二晶体管为P型晶体管，第二电压小于参考电压，第三电压大于参考电压。
需要说明的是，当对第一存储阵列10进行读取操作时，第二存储阵列为第一存储阵列10提供参考电压，同样地，当对第二存储阵列30进行读取操作时，第一存储阵列10可以为第二存储阵列30提供参考电压。
如图5和图6所示，本申请实施例中感应放大器20接收的参考电压可以由第二存储阵列30提供，或者感应放大器20接收的参考电压也可以由外部直接给一个参考电压。
当感应放大器20接收的参考电压由存储阵列提供时，即一个感应放大器20可以同时与两个存储阵列连接，其中一个存储阵列用于存储数据，另一个存储阵列用于提供参考电压，相比于传统的一个感应放大器20与一个存储阵列连接，能够节省一个感应放大器20。
如图7所示，第一存储单元11和第二存储单元31均包括第一晶体管Tw和第二晶体管Tr；第二晶体管Tr的栅极与第一晶体管Tw的第一极连接(即与存储节点SN连接)，第二晶体管Tr的第一极与读字线R-WL连接，第二晶体管Tr的第二极与读位线R-BL连接。
在一些实施例中，如图7和图9所示，控制电路包括第一控制电路12；
每一第一控制电路12分别与一条读位线R-BL和一条读字线R-WL连接；
第一控制电路12被配置为，在预处理阶段，基于第一控制信号N-RE1，将第一电压VDD传输至若干读字线R-WL和若干读位线R-BL，以使得每个存储单元中的第二晶体管Tr均关断，使得不会在若干读字线R-WL和若干读位线R-BL之间存在串扰或电流共享问题，减弱对存储阵列访问的干扰。
可选地，如图8和图10所示，第一控制电路12包括晶体管T2和晶体管T3，晶体管T2的控制极和晶体管T3的控制极均接收第一控制信号N-RE1，晶体管T2的第一极与读字线R-WL连接，晶体管T2的第二极接收第一电压VDD，晶体管T3的第一极与读位线R-BL连接，晶体管T3的第二极接收第一电压VDD，其中：第一控制信号N-RE1的时序请参见图9所示。
在一些实施例中，如图7和图9所示，控制电路包括第二控制电路13；
每一第二控制电路13与一条读位线R-BL连接；
第二控制电路13被配置为，在预充电阶段，基于第二控制信号PRE1，将第二电压传输至待要访问的存储单元连接的读位线R-BL，以及在读取感应阶段，停止输出第二电压给待要访问的存储单元连接的读位线R-BL，具体地，第二电压大于第一电压，若第一电压为VDD时，第二电压例如可以为3/2VDD。
可选地，如图8和图10所示，第二控制电路13包括晶体管T4，晶体管T4的控制极接收第二控制信号PRE1,晶体管T4的第一极与读位线R-BL连接，晶体管T4的第二极接收第二电压3/2VDD，其中：第二控制信号PRE1的时序请参见图9所示。
在一些实施例中，如图7和图9所示，控制电路包括第三控制电路14；
每一第三控制电路14与一条读字线R-WL连接；
第三控制电路14被配置为，在读取感应阶段，基于第三控制信号RE1，将第三电压传输至待要访问的存储单元连接的读字线R-WL，具体地，第三电压小于第一电压，若第一电压为VDD时，第三电压例如可以为2/3VDD。
可选地，如图8和图10所示，第三控制电路14包括晶体管T1，晶体管T1的控制极接收第三控制信号RE1，晶体管T1的第一极与读字线R-WL连接，晶体管T1的第二极接收第三电压2/3VDD，其中：第三控制信号RE1的时序请参见图11所示。
需要说明的是，本申请中的控制电路，仅做为一种示例，也可以是其他类型的控制电路和控制电路，只要能实现该控制功能均可，本申请不做限定。
在一些实施例中，如图7和图9所示，存储器还包括第四控制电路15和第五控制电路16。
如图8和图10所示，第四控制电路15被配置为，基于第四控制信号RE-W1,将读出的数据回写入对应的存储单元中。可选地，第四控制电路15包括晶体管T6，晶体管T6的控制极接收第四控制信号RE-W1，晶体管T6的第一极与感应放大单元21的输出端VOUT1连接，第二极与写位线W-BL连接，其中：第四控制信号RE-W1的时序，具体可以在读取感应阶段为高电平，在其它阶段为低电平。
如图8和图10所示，第五控制电路16被配置为，基于选择信号CSL1，将经过感应放大单元输出的数据传输至数据线Dataline上，以输出读取的数据。可选地，第五控制电路16包括晶体管T7，晶体管T7的控制极接收选择信号CSL1，晶体管T7的第一极与感应放大单元21的输出端VOUT1连接，晶体管T7的第二极与数据线Dataline连接，当晶体管T7为N型晶体管时，选择信号CSL1高电平时，输出读取的数据至数据线Dataline，选择信号CLS1低电平时，不输出读取的数据至数据线Dataline。当晶体管T7为P型晶体管时,选择信号CSL1低电平时，输出读取的数据至数据线Dataline，选择信号CLS1高电平时，不输出读取的数据至数据线Dataline。
如图8和图10所示，感应放大单元21包括开关电路，该开关电路被配置为，基于感应控制信号SEN，开启感应放大单元21，以使得感应放大单元21对读取的数据进行感应放大后输出。可选地，开关电路包括晶体管T5，晶体管T5的控制极接收感应控制信号SEN，晶体管T5的第一极与感应放大电路连接，晶体管T5的第二极与接地端GND连接，其中：感应控制信号SEN的时序请参见图11所示。
在一些实施例中，如图7所示，存储器还包括第六控制电路32，第七控制电路33，第八控制电路34，第九控制电路35和第十控制电路36。第六控制电路32，第七控制电路33，第八控制电路34，第九控制电路35和第十控制电路36对应第二存储阵列30。
在一个示例中，当第二存储阵列为感应放大单元提供参考电压VREF时，参考电压VREF为VDD时，可在感应放大单元开启时，通过将控制信号N-RE2置低，晶体管T13打开，将电压VDD传输至读位线R-BL，从而传输至感应放大单元21的输入端，为感应放大单元21提供参考电压VREF，该参考电压VREF为VDD，即图7中VREF(VDD)。
在一些实施例中，如图10所示，存储器还包括参考电压控制电路23。参考电压VREF也可由外部给出，而不是图7中通过存储阵列给出。可选地，参考电压控制电路23包括晶体管T8，晶体管T8的控制极接收参考电压控制信号SEN1,晶体管T8的第一极与感应放大单元21的输入端连接，晶体管T8的第二极接收参考电压VREF，该参考电压VREF为VDD，即图10中VREF(VDD)。
在具体实施时，各晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，这些晶体管的第一极和第二极可以为晶体管的源极或漏极，根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
可选的，上述各晶体管均可以是N型晶体管或P型晶体管，本领域技术人员可以理解，图8和图10所示的电路连接方式仅作为本申请实施例提供的存储器的一种示例，在此不做限定。
在一个具体的示例中，仅作为示例，以存储单元中第二晶体管为N型晶体管为例，对存储器的工作原理进行说明，例如可以将第一电压设置为VDD，第二电压设置为3/2VDD,第三电压设置为2/3VDD，参考电压VREF设置为VDD。
结合图10和图11所示，存储器访问的工作原理为：
如图10所示，图中晶体管T1、晶体管T2、晶体管T3、晶体管T4和晶体管T8均为P型晶体管，晶体管T5、晶体管T6和晶体管T7均为N型晶体管。
1、在预处理阶段，第一控制信号N-RE1为低电平，晶体管T2和晶体管T3打开，将第一电压VDD传输至读字线R-WL和读位线R-BL，若存储节点SN存储的数据为“1”，此时第二晶体管Tr的栅源电压Vgs＝0，由于第二晶体管Tr的阈值电压Vth大于零，Vgs＜Vth，则第一存储单元11中的第二晶体管Tr关断；若存储节点SN存储的数据为“0”，此时第二晶体管Tr的栅源电压Vgs小于0，Vgs＜Vth，第一存储单元11中的第二晶体管Tr关断。即不论第一存储单元11中存储的数据是“1”或“0”，第一存储单元11中的第二晶体管Tr均关断。由于第一存储单元11中的第二晶体管Tr均关断，因此对后续的读取操作不会产生干扰。
2、预充电阶段，第二控制信号PRE1为低电平，晶体管T4打开，将第二电压3/2VDD传输至读位线R-BL，对读位线R-BL进行预充电，在该阶段，由于第二晶体管Tr关断，读位线R-BL预充电后的电压将保持第二电压3/2VDD。
3、读取阶段，第三控制信号RE1低电平，晶体管T1打开，将第三电压2/3VDD传输至读字线R-WL，同时，由于该阶段第二控制信号PRE1为高电平，晶体管T4关断，若存储节点SN存储的数据为“1”，则第二晶体管Tr打开，读位线R-BL上的电压会发生变化，即读位线R-BL上的电压会向读字线R-WL进行放电，若存储节点SN存储的数据为“0”，则第二晶体管Tr不能被打开，读位线R-BL处于floating状态，其上的电压不会发生变化，以对第一存储单元11存储的数据进行读取。
4、感应阶段，在输出第三电压2/3VDD之后的预设时间间隔T后，将感应控制信号SEN置为高电平，开启感应放大单元21，感应放大单元21根据读位线R-BL的电压和参考电压的比较结果，输出第一存储单元11存储的数据，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
具体的，若第一存储单元11存储的数据是1，则第二晶体管Tr打开，读位线R-BL上的电流从第二晶体管Tr的漏极流向源极至读字线R-WL上，此时读位线R-BL的电压小于VDD，感应放大单元21的参考电压为VDD，则感应放大单元21的晶体管S2和S3打开，感应放大单元21的输出端VOUT1输出高电平信号VDD，即感应出第一存储单元11存储的数据为1。
若第一存储单元11存储的数据是0，则第二晶体管Tr关断，读位线R-BL上没有电流，此时读位线R-BL的电压为floating状态，仍然为第二电压3/2VDD。感应放大单元21的晶体管S3处于关断状态，进而使得输出端VOUT1输出低电平信号GND，即感应出第一存储单元11存储的数据为0。
本实施例通过在输出第三电压2/3VDD之后的预设时间间隔T后，将感应控制信号SEN置为高电平，开启感应放大单元21，能够使得当第一存储单元11存储的数据为1时，将读位线R-BL上的电压控制在2/3VDD～3/2VDD之间，以能够更准确的读出数据。
结合图10所示，存储器在感应阶段之后还可以包括刷新过程：
5、回写阶段，第四控制信号RE-W1为高电平，晶体管T6打开，将感应放大单元21的输出端VOUT1读出的数据回写入对应的第一存储单元11中。
结合图10所示，存储器在感应阶段之后还可以包括新数据写入阶段：
6、数据写入阶段，将写字线W-WL置为高电平，第一存储单元11中的第一晶体管Tw打开，将新的数据通过写位线W-BL写入第一晶体管Tw的第一极，存储到存储节点SN。
需要说明的是，第二晶体管为N型晶体管仅为本实施例的一种可选方案，这并不会对本申请的技术方案产生限制。若将第二晶体管改成P型晶体管，其工作原理与第二晶体管为N型晶体管的工作原理类似，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种电子设备，包括如上述任一实施例提供的的存储器。
本申请实施例提供的电子设备，与前面的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面的各实施例，在此不再赘述。
基于同一发明构思，如图13所示，本申请实施例提供了一种存储器的访问方法，包括：
S1:预处理阶段，对存储阵列进行预处理，将第一电压传输至若干读字线和若干读位线；
S2:预充电阶段，对存储单元连接的读位线进行预充电，预充电电压为第二电压；
S3:读取感应阶段，输出第三电压给存储单元连接的读字线，根据读位线上的电信号的变化，对存储单元进行访问。
本申请实施例提出了一种新的存储器的访问方法，在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在与预充电阶段和读取感应阶段之前将所有的第二晶体管都关断，并且通过预充电和读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
在一些实施例中，存储器的访问方法还包括：在读取感应阶段，停止输出第二电压给所述读位线。
可选地，第二晶体管为N型晶体管，第二电压大于所述第一电压，第三电压小于所述第一电压；或者
第二晶体管为P型晶体管，第二电压小于所述第一电压，第三电压大于所述第一电压。
在另一种具体的实施例中，也可以在预充电阶段，对所有存储单元连接的读位线进行预充电，预充电电压为第二电压，第二电压大于第一电压。
在预充电阶段，可以对所有存储单元连接的读位线进行预充电，或者，也可以仅对待要访问的存储单元连接的读位线进行预充电，本申请不做限定。
在一些实施例中，在读取感应阶段，包括：
在输出第三电压之后的预设时间间隔后，控制感应放大单元开启，以将待要访问的存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据。
参见图9所示，本申请实施例通过在输出第三电压之后的预设时间间隔T后，开启感应放大单元，以将待要访问的存储单元连接的读位线上的电压与参考电压进行比较，能够使得当存储单元存储的数据为1时，将读位线R-BL上的电压控制在第三电压(例如2/3VDD)～第二电压(例如3/2VDD)之间，以能够更准确的读出数据。
在一些实施例中，将待要访问的存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据，包括：
当待要访问的存储单元连接的读位线上的电压小于参考电压时，输出高电平信号，并基于选择信号，将高电平信号传输至数据线上；
当待要访问的存储单元连接的读位线上的电压大于参考电压时，输出低电平信号，并基于选择信号，将低电平信号传输至数据线上。
具体的，参见图8所示，若第一存储单元11存储的数据是1，则第二晶体管Tr打开，读位线R-BL上的电流从第二晶体管Tr的漏极流向源极至读字线R-WL上，此时读位线R-BL的电压小于VDD，感应放大单元21的参考电压为VDD，则感应放大单元21的晶体管S2和S3打开，感应放大单元21的输出端VOUT1输出高电平信号VDD，即感应出第一存储单元11存储的数据为1，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据1传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
若第一存储单元11存储的数据是0，则第二晶体管Tr关断，读位线R-BL上没有电流，此时读位线R-BL的电压为floating状态，仍然为第二电压3/2VDD。感应放大单元21的输出端VOUT1输出低电平信号GND，即感应出第一存储单元11存储的数据为0，并基于选择信号CSL1，选择性地将感应放大单元21输出的数据0传输到数据线Dataline上，即选择性地读出数据，完成了读取数据的整个过程。
在一些实施例中，输出高电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将高电平信号通过写位线回写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将低电平信号通过写位线回写入第一晶体管的第一极。
结合图8所示，存储器在感应阶段之后还可以包括刷新过程，即将第四控制信号RE-W1置为高电平，晶体管T6打开，将感应放大单元21的输出端VOUT1读出的数据回写入对应的第一存储单元11中。
在一些实施例中，输出高电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
输出低电平信号之后，还包括：
控制待要访问的存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
结合图8所示，存储器在感应阶段之后还可以包括新数据写入阶段，即将写字线W-WL置为高电平，将第一存储单元11中的第一晶体管Tw打开，将新的数据通过写位线W-BL写入第一晶体管Tw的第一极，存储到存储节点SN。
至少可以实现如下有益效果：
本申请实施例提出了一种新的存储器和访问方法，通过设置至少一个控制电路，在预处理阶段，将第一电压传输至读字线和读位线，以使得每个存储单元中的第二晶体管均关断，使得在与预充电阶段和读取感应阶段之前将所有的第二晶体管都关断，并且通过预充电和读取感应，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (15)

1.一种存储器，其特征在于，包括：至少一个存储阵列、至少一个控制电路；
所述存储阵列包含若干阵列排布的存储单元，以及用于读操作的读字线和读位线；所述存储单元包括第一晶体管和第二晶体管；所述第二晶体管的栅极与所述第一晶体管的第一极连接，所述第二晶体管的第一极与所述读字线连接，所述第二晶体管的第二极与所述读位线连接；
所述控制电路与所述读字线和所述读位线连接；
所述控制电路被配置为在预处理阶段，将第一电压传输至所述读字线和所述读位线；以及，在预充电阶段，将第二电压传输至所述存储单元连接的读位线；在读取感应阶段，将第三电压传输至所述存储单元连接的读字线。
2.根据权利要求1所述的存储器，其特征在于，所述控制电路还被配置为，在所述读取感应阶段，停止输出第二电压给所述读位线。
3.根据权利要求1所述的存储器，其特征在于，所述第二晶体管为N型晶体管，所述第二电压大于所述第一电压，所述第三电压小于所述第一电压；或者
所述第二晶体管为P型晶体管，所述第二电压小于所述第一电压，所述第三电压大于所述第一电压。
4.根据权利要求1所述的存储器，其特征在于，所述控制电路包括第一控制电路；
所述第一控制电路与所述读位线和所述读字线连接；
所述第一控制电路被配置为，在预处理阶段，基于第一控制信号，将第一电压传输至所述读字线和所述读位线。
5.根据权利要求1所述的存储器，其特征在于，所述控制电路包括第二控制电路；
所述第二控制电路与所述读位线连接；
所述第二控制电路被配置为，在预充电阶段，基于第二控制信号，将第二电压传输至存储单元连接的读位线，以及在读取感应阶段，停止输出所述第二电压给所述存储单元连接的读位线。
6.根据权利要求1所述的存储器，其特征在于，所述控制电路包括第三控制电路；
所述第三控制电路与所述读字线连接；
所述第三控制电路被配置为，在读取感应阶段，基于第三控制信号，将第三电压传输至存储单元连接的读字线。
7.根据权利要求1所述的存储器，其特征在于，还包括至少一个感应放大器、至少一个用于写操作的写位线和至少一个用于写操作的写字线；所述感应放大器包括至少一个感应放大单元；
所述存储单元中的第一晶体管的栅极与写字线连接，第一晶体管的第二极与写位线连接；
所述感应放大器与一个所述存储阵列对应连接，所述感应放大单元的第一输入端与所述读位线连接，所述感应放大单元的第二输入端用于接收参考电压，所述感应放大单元的输出端与所述写位线连接；
或者，所述感应放大器与两个所述存储阵列对应连接，所述感应放大单元的第一输入端与一条读位线连接，所述感应放大单元的第二输入端与另一条读位线连接，用于通过所述另一条读位线接收参考电压，所述感应放大单元的第一输出端与一条写位线连接，所述感应放大单元的第二输出端与另一条写位线连接；
若所述第二晶体管为N型晶体管，所述第二电压大于所述参考电压，所述第三电压小于所述参考电压；
若所述第二晶体管为P型晶体管，所述第二电压小于所述参考电压，所述第三电压大于所述参考电压。
8.一种电子设备，其特征在于，包括如权利要求1至7任一所述的存储器。
9.一种存储器的访问方法，其特征在于，包括：
预处理阶段，对存储阵列进行预处理，将第一电压传输至所述若干读字线和若干读位线；
预充电阶段，对存储单元连接的读位线进行预充电，预充电电压为第二电压；
读取感应阶段，输出第三电压给存储单元连接的读字线，根据所述读位线上的电信号的变化，对存储单元进行访问。
10.根据权利要求9所述的存储器的访问方法，其特征在于，还包括：
在读取感应阶段，停止输出第二电压给所述读位线。
11.根据权利要求9所述的存储器的访问方法，其特征在于，
所述第二晶体管为N型晶体管，所述第二电压大于所述第一电压，所述第三电压小于所述第一电压；或者
所述第二晶体管为P型晶体管，所述第二电压小于所述第一电压，所述第三电压大于所述第一电压。
12.根据权利要求9所述的存储器的访问方法，其特征在于，在所述读取感应阶段，包括：
在输出第三电压之后的预设时间间隔后，控制感应放大单元开启，以将存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据。
13.根据权利要求12所述的存储器的访问方法，其特征在于，所述将存储单元连接的读位线上的电压与参考电压进行比较，根据比较结果输出存储单元存储的数据，包括：
当存储单元连接的读位线上的电压小于参考电压时，输出高电平信号，并基于选择信号，将所述高电平信号传输至数据线上；
当存储单元连接的读位线上的电压大于参考电压时，输出低电平信号，并基于选择信号，将所述低电平信号传输至数据线上。
14.根据权利要求13所述的存储器的访问方法，其特征在于，所述输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将所述高电平信号通过写位线回写入第一晶体管的第一极；
所述输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将所述低电平信号通过写位线回写入第一晶体管的第一极。
15.根据权利要求13所述的存储器的访问方法，其特征在于，所述输出高电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极；
所述输出低电平信号之后，还包括：
控制存储单元中的第一晶体管导通，将新的数据通过写位线写入第一晶体管的第一极。
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