KR100623618B1

KR100623618B1 - 저전압용 반도체 메모리 장치

Info

Publication number: KR100623618B1
Application number: KR1020050027357A
Authority: KR
Inventors: 강희복; 안진홍
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-09-14
Also published as: US7218548B2; US20060221666A1

Abstract

본 발명은 단위셀의 누설전류를 줄여 리프레쉬 특성을 향상시키고, 고전압을 사용하지 않고도 속도의 저하없이 동작시킬 수 있어, 저전압에서도 고속으로 동작할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하며, 각각의 단위셀에 저장된 데이터 신호를 대응하는 비트라인쌍을 통해 제공하기 위한 제1 셀블럭; 상기 접지전압보다 낮은 레벨의 저전압과 상기 전원전압을 이용하여, 상기 비트라인쌍에 인가된 데이터 신호를 감지 및 증폭하기 위해, 다수의 비트라인쌍에 대응하여 구비된 다수의 비트라인 센스앰프부; 상기 비트라인 센스앰프에 의해 감지 및 증폭된 데이터를 데이터 라인으로 전달시키기 위한 다수의 디코딩신호를 상기 다수의 비트라인 센스앰프부에 각각 대응하며 출력하는 디코딩 회로부; 및 상기 저전압을 생성하여 출력하되, 출력되는 저전압의 신호저장용 캐패시터로 상기 디코딩신호가 전달되는 배선에 생기는 더미 캐패시터를 이용하는 저전압 생성부를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 저전압, 캐패시터, 디코더.

Description

저전압용 반도체 메모리 장치{SEMICONDUCTOR DEVICE FOR LOW VOLTAGE}

도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도.

도2는 도1에 도시된 Y디코더를 보다 자세히 나타내는 블럭구성도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.

도4는 도7에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도.

도5는 도3에 도시된 비트라인 센스앰프부를 나타내는 회로도.

도6은 도3 내지 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도7은 본 발명에 의해 한 뱅크 내에서의 Y디코더부를 나타내는 블럭구성도.

도8은 도7에 도시된 하나의 단위 Y디코더를 나타내는 회로도.

도9는 도7과 도8에 도시된 반도체 메모리 장치의 동작을 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

600 : Y 디코더부

700 : 저전압 생성부

pyi : Y디코더용 풀업드라이빙 모스트랜지스터

nyi : Y디코더용 풀다운드라이빙 모스트랜지스터

본 발명은 반도체 집적회로에 관한 것으로서, 특히 저전압에서 효율적으로 동작할 수 있는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 다수의 단위셀을 이용하여 데이터를 저장하게 되는데, 최대한 많은 데이터를 저장하기 위해 하나의 단위셀의 크기를 기술이 허용하는 한 최대한 작게 설계한다.

디램 같은 경우 하나의 단위셀이 데이터 신호를 저장하는 역할을 하는 캐패시터와 스위치역할을 하는 모스트랜지스터로 구성되는데, 모스트랜지스터의 사이즈와 캐패시터의 용량을 가능한 작게 하여 설계하고 제조하게 된다.

따라서 하나의 단위셀에 저장된 데이터 신호는 매우 미약하기 때문에 외부로 출력하기 위해서는 단계적으로 증폭하고 래치하는 과정이 필요하고, 이를 위해 센스앰프가 단계적으로 구비된다.

하나의 단위셀에 저장된 데이터 신호는 먼저 비트라인에 인가되고, 이를 비트라인 센스앰프가 증폭한 다음 래치하여 내부 데이터라인으로 전달하고, 내부 데 이터 라인에 인가된 신호는 I/O 센스앰프가 감지하여 증폭한 다음, 이를 데이터 출력버퍼가 입력받아 외부로 출력하게 된다.

한편, 반도체 메모리 장치는 단위셀의 데이터를 효율적으로 억세스하기 위해 방사형으로 단위셀을 배치시켜 놓고 X 어드레스와 Y 어드레스를 이용하게 된다.

X 어드레스에 의해 하나의 워드라인이 정해지고, Y 어드레스에 의해 하나의 비트라인이 정해지면, 정해진 워드라인과 비트라인이 교차하는 곳의 단위셀에 저장된 데이터가 억세스되는 것이다.

X 어드레스를 입력받아 다수 구비된 워드라인중 하나의 워드라인을 선택하기 위한 것이 X 디코더이며, Y 어드레스를 입력받아 다수 구비된 비트라인중 하나의 비트라인을 선택하기 위한 것이 Y 디코더이다.

최근에는 반도체 메모리 장치에 다수의 단위셀을 다수의 뱅크에 구분하여 배치하고, 각각의 뱅크에는 각각의 X 디코더와 Y 디코더를 구비하여, 각 뱅크는 독립적으로 데이터를 억세스하여 보다 고속을 데이터가 입출력될 수 있도록 하고 있다.

도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도이다.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 4개의 뱅크에 각각 X 디코더와 Y 디코더를 구비하고 있다.

외부에서 어드레스가 입력되면 이를 X 어드레스와 Y 어드레스로 구분하고, 각각 X 디코더와 Y 디코더에서 디코딩하여 하나의 워드라인과 하나의 비트라인이 선택된다. 선택된 원드라인과 비트라인이 교차하는 곳의 단위셀에 저장된 데이터가 외부로 출력되는 것이다.

도2는 도1에 도시된 Y디코더를 보다 자세히 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 각 뱅크마다 구비되는 Y디코더는 다수의 단위디코더를 구비하게 되는데, 하나의 Y디코더에 구비되는 단위디코더는 각 뱅크에 구비되는 비트라인쌍의 수에 따라 정해진다. 여기서는 편의상 4개의 제1 내지 제4 Y디코더가 구비되는 것으로 하였다.

반도체 메모리 장치, 특히 디램이 고집적화되면서 보다 많은 소자를 집적시키기 위해 단위셀을 이루는 캐패시터와 모스트랜지스터는 최대한 작게 설계된다.

따라서 모스트랜지스터의 누설전류가 증가하게 되고, 캐패시터에서 누설되는 전하량이 상대적으로 비중있게 되면서 리프레쉬 동작을 더 자주해 주어야 하기 때문에 고속으로 동작하는데 문제가 생기고 있다.

한편, 반도체 메모리 장치를 효율적으로 동작시키기 위해서 입력되는 전원전압의 전워를 높인 고전압(VPP)를 이용하여 몇가지 동작에 사용하고 있다.

고전압은 단위셀 트랜지스터가 앤모스트랜지스터를 사용하는 이유로 하이 데이터 신호의 전달시 손실분을 보상하기 위해 단위셀의 앤모스트랜지스터를 활성화시키는데 사용되거나 비트라인에 데이터 신호가 처음 인가될 때에 고속으로 감지, 증폭시키기위해 사용되고 있다.

그러나, 기술이 발달하면서 반도체 메모리 장치에서 사용하는 전원전압의 전압레벨이 점점 더 작아지면서, 낮은 전원전압으로 전압을 높인 고전압을 생성하는 것이 매우 힘들어 지고 있다. 고전압을 생성하는 효율이 너무 떨어지는 것이다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 단위셀의 누설전류를 줄여 리프레쉬 특성을 향상시키고, 고전압을 사용하지 않고도 속도의 저하없이 동작시킬 수 있어, 저전압에서도 고속으로 동작할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하며, 각각의 단위셀에 저장된 데이터 신호를 대응하는 비트라인쌍을 통해 제공하기 위한 제1 셀블럭; 상기 접지전압보다 낮은 레벨의 저전압과 상기 전원전압을 이용하여, 상기 비트라인쌍에 인가된 데이터 신호를 감지 및 증폭하기 위해, 다수의 비트라인쌍에 대응하여 구비된 다수의 비트라인 센스앰프부; 상기 비트라인 센스앰프에 의해 감지 및 증폭된 데이터를 데이터 라인으로 전달시키기 위한 다수의 디코딩신호를 상기 다수의 비트라인 센스앰프부에 각각 대응하며 출력하는 디코딩 회로부; 및 상기 저전압을 생성하여 출력하되, 출력되는 저전압의 신호저장용 캐패시터로 상기 디코딩신호가 전달되는 배선에 생기는 더미 캐패시터를 이용하는 저전압 생성부를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 단위셀을 구비하는 각각 다수의 셀어레이(300a,300b)를 구비하는데, 각각의 단위셀(310)은 피모스트랜지스터와 캐패시터로 구성된다.

따라서 각 단위셀에 구비된 피모스트랜지스터의 게이트에 연결되는 워드라인(WL0,WL1,..)은 선택되어 활성화되는 경우에 저전압(VBB)을 인가받고, 비활성화되는 경우에는 전원전압(VDD)을 인가받게 된다.

이를 위해 워드라인을 활성화 또는 비활성화시키는 워드라인 제어부(500a, 500b)에서는 입력된 어드레스에 의해 선택된 워드라인인 경우에는 저전압(VBB)을 워드라인으로 인가하고, 선택되지 않는 워드라인인 경우에는 전원전압(VDD)을 워드라인으로 인가하게 된다.

여기서 저전압으로 워드라인을 구동시키는 이유는 피모스트랜지스터의 특성상 로우레벨의 데이터 신호를 전달하는데 있어서 손실될 수 있는 부분을 제거하기 위해서이다.

피모스트랜지스터는 턴온되는 특성상 문턱전압만큼 로우레벨의 신호를 전달하는데 손실이 된다. 따라서 워드라인을 구동하기 위한 저전압은 접지전압 레벨에서 단위셀의 피모스트랜지스터가 가지는 문턱전압의 절대값보다 더 낮은 레벨을 유 지하면 된다. 예를 들어 단위셀 피모스트랜지스터의 문턱전압이 0.7V이면, 저전압을 -0.7V이상이면 되는 것이다.

그러나 실제 적용시에는 단위셀 피모스트랜지스터이 보다 확실하게 턴온/턴오프되기 위해 -2.0V 정도로 하는 것이 바람직하다.

또한 본 실시예에 따른 메모리 장치는 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 센스앰프부(200)은 이웃한 2개의 셀어레이(300a,300b)가 공유하게 되며, 이를 위해 각각의 셀어레이(300a,300b)와 센스앰프부(200)를 연결하기 위한 연결부가 구비된다.

또한 본 실시예에 따른 메모리 장치는 프리차지 구간에서 비트라인은 별도의 프리차지 전압을 인가받지 않고 플로팅상태를 유지하며, 이 때문에 센스앰프부(200)에 구비된 비트라인 센스앰프가 비트라인에 인가된 데이터신호를 정확하게 감지하기 위해서 비트라인과 쌍을 이루는 비트라인바에 기준신호를 인가하는 제1 및 제2 레퍼런스셀 블럭(400a,400b)을 구비한다. 전술한 연결부와 레퍼런스셀 블럭은 도8과 도9를 참조하여 뒤에서 자세히 설명한다.

또한, 본 실시예에 따른 반도체 메모리 장치의 셀어레이에 배치되는 피모스트랜지스터는 통상적인 게이트 패턴의 하단에 채널이 생기는 모스트랜지스터로 형성할 수 있으나, 최근에 개발되고 있는 드레인과 소스단을 fin 패턴으로 연결하고, 연결된 fin 패턴을 감싸는 형태의 finFET형 모스트랜지스터로 형성할 수 있다. finFET형 모스트랜지스터는 fin의 3면에 채널이 형성되어 턴온과 턴오프를 보다 확실하게 할 수 있는 장점이 있다.

도4는 도3에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도이며, 도5는 도3에 도시된 센스앰프부를 자세히 나타내는 회로도이다.

도4과 도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 폴디드 비트라인 구조를 가지며, 전원전압(VDD)과 접지전압(VSS)을 인가받아 동작하는데, 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호를 인가하는 제1 셀어레이(300a)와, 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호가 인가되면, 제1 비트라인(BL)과 제1 비트라인바(/BL)에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프(210)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에 기준신호를 제1 비트라인바(/BL)에 인가하거나, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에 기준신호를 제1 비트라인(BL)에 인가하기 위한 제1 레퍼런스셀 블럭(400a)과, 프리차지 구간에 제1 셀어레이(300a)에 구비된 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨을 등가화시키기 위한 제1 프리차지부(220a)를 구비하며, 프리차지 구간에, 제1 비트라인(BL)과 제1 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것을 특징으로 한다.

또한, 제1 프리차지부(220a)는 프리차지 구간에 제1 비트라인(BL)과 제1 비트라인바(/BL)를 연결하기 위한 피모스트랜지스터(TP1)를 구비한다.

또한 제1 레퍼런스셀 블럭(400a)은 일측으로 기준신호용 전원공급단 (Top_RPL)이 접속된 레퍼런스용 캐패시터(Top_RC)와, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인(BL)에 연결하기 위한 레퍼런스용 제1 스위치용 피모스트랜지스터(Top_PM1)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인바(/BL)와 연결하기 위한 레퍼런스용 제2 스위치용 피모스트랜지스터(Top_PM2)를 구비한다.

여기서 레퍼런스용 캐패시터(Top_RC)의 캐패시턴스는 제1 셀어레이(300a)에 구비되는 단위셀 캐패시터(Cap1)가 가지는 캐패시턴스와 실질적으로 같은 것을 특징으로 한다.

또한 기준신호용 전원공급단(Top_RPL)에서 공급되는 전압레벨은 접지전압(VSS), 전원전압(VDD)의 1/2, 전원전압(VDD)중 선택된 하나인 것을 특징으로 한다.

제1 레퍼런스셀 블럭(400a)에 구비되는 레퍼런스 캐패시터의 수는 대응하는 셀어레이(300a)에 구비되는 비트라인쌍의 수에 따라 대응되는데, 셀어레이에 만약 256개의 비트라인쌍이 구비된다면, 제1 레퍼런스셀 블럭(400a)에는 256개의 레퍼런스용 캐패시터를 구비하게 된다.

각각의 레퍼런스 캐패시터는 대응하는 비트라인쌍(BL,/BL)중 데이터 신호가 인가되지 않는 비트라인와 연결되어 레퍼런스 캐패시터에 저장된 기준신호를 제공하게 된다.

또한, 본 실시예에 따른 반도체 메모리 장치는 제1 셀어레이(300a)에 배치된 제1 비트라인(BL) 및 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결 또는 분리하며, 비트라인 센스앰프(210)와 제1 프리차지부(220a)의 사이에 구비되는 제1 연결부(250a)를 더 구비하는 것을 특징으로 한다.

제1 연결부(250a)는 연결제어신호(BISH)를 입력받아 제1 비트라인(BL)과 비트라인 센스앰프(210)를 연결하기 위한 제1 피모스트랜지스터(TBH1)와, 연결제어신호(BISH)를 입력받아 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결하기 위한 제2 피모스트랜지스터(TBH2)를 구비한다.

또한, 제1 셀어레이(300a)와 제1 연결부(250a) 사이의 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압(VSS) 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프(230a)를 더 구비한다.

제1 보조 비트라인 센스앰프(230a)에 제공되는 신호(BLEQ_H))는 비트라인 센스앰프가 동작하는 구간에서 접지전압 레벨을 가지게 된다.

제1 보조 비트라인 센스앰프(260a)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속된 제1 보조앰프용 모스트랜지스터(TSB1)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300c)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속된 제2 보조앰프용 모스트랜지스터(TSB2)를 구비한다.

본 실시예에 대한 반도체 메모리 장치는 셀어레이가 폴디드 구조를 가지면서도, 이웃한 2개의 셀어레이당 하나의 비트라인 센스앰프(210)를 구비하는 쉐어드(shared) 구조를 가진다.

쉐어드 구조를 위해 비트라인 센스앰프(210)의 타측에 제2 셀어레이(300b)가 구비되며, 제2 셀어레이(300b)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위해 제2 연결부(250b)를 구비한다.

이를 자세히 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제2 비트라인 또는 제2 비트라인바에 데이터 신호를 인가하는 제2 셀어레이(300b)와, 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위한 제2 연결부(250b)와, 데이터 신호가 제2 비트라인(Bot_BL)에 인가될 때에 기준신호를 제2 비트라인바(/Bot_BL)에 인가하거나, 데이터 신호가 제2 비트라인바(/Bot_BL)에 인가될 때에 기준신호를 제2 비트라인(Bot_BL)에 인가하기 위한 제2 레퍼런스셀 블럭(400b)과, 프리차지 구간에 제2 셀어레이(300b)에 구비된 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨을 등가화시키기 위한 제2 프리차지부(220b)를 구비하며, 프리차지 구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시킨다.

또한 제2 셀어레이(300b)와 비트라인 센스앰프(210)의 사이에도 보조 비트라인 센스앰프(230b)가 구비되어, 제2 셀어레이(300b)와 제2 연결부(250b) 사이의 제 2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키는 동작을 수행한다.

제2 보조 비트라인 센스앰프(230b)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300a)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바(/Bot_BL)에 접속된 제1 보조앰프용 앤모스트랜지스터(TSB3)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바(/Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속된 제2 보조앰프용 앤모스트랜지스터(TSB4)를 구비한다.

제2 프리차지부(220b)는 프리차지구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)를 연결하기 위한 피모스트랜지스터(TP2)를 구비한다.

비트라인 센스앰프(210)는 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 피모스트랜지스터(TS1)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 피모스트랜지스터(TS2)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 제1 저전압(VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 앤모스트랜지스터(TS3)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)에 접속되며, 제1 저전압(VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 앤모스트랜지스터(TS4)를 구비한다. 전술한 바와 같이, 비트라인 센스앰프(210)는 접지전압(VSS)보다 낮은 레벨의 제1 저전압(VBB:-0.5V)과 전원전압(VDD)를 이용하여 감지 및 증폭동작을 수행하는 것을 특징으로 한다.

한편, 단위셀에 구비된 피모스트랜지스터(TC1,TC2,..)는 제1 저전압(VBB)보다 더 낮은 레벨의 제2 저전압(VBBW:-2.0V)에 응답하여 턴온되는 것을 특징으로 한다. 또한 제1 셀어레이(300a)에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀(310)에 구비된 피모스트랜지스터(TC1)는 제2 저전압(VBBW)으로 턴온시키고, 단위셀(310)이 비활성화시에는 전원전압(VDD)으로 턴오프시킨다.

또한, 본 실시예에 따른 반도체 메모리 장치의 센스앰프부는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 데이터 라인(LDB,LDBB)을 통해 외부로 전달하거나, 데이터 라인(LDB,LDBB)을 통해 외부에서 전달된 데이터를 비트라인 센스앰프(210)로 전달하기 위한 데이터입출력부(240)를 더 구비한다.

데이터입출력부(240)는 게이트로 입출력제어신호를 입력받으며, 일측은 상기 제1 및 제2 비트라인에 접속되며 타측은 제1 데이터라인(LDB)에 접속되는 제1 입출력용 모스트랜지스터(TO1)와, 게이트로 입출력제어신호를 입력받으며, 일측은 제1 및 제2 비트라인바에 접속되며 타측은 제2 데이터라인(LDBB)에 접속되는 제2 입출력용 모스트랜지스터(TO2)를 구비한다.

도6은 도3 내지 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도3 내지 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 셀어레이에 다수 구비된 단위셀이 피모스트랜지스터와 캐패시터로 구성되어 있다는 것이다.

따라서 워드라인을 활성화시킬 때에는 낮은 레벨의 전압을 인가하고, 비활성화시킬 때에는 높은 레벨의 전압을 인가하게 된다. 구체적으로는 워드라인을 활성화시킬 때에는 저전압(VBB:약 -2V)을 인가하고, 비활성화시킬 때에는 전원전압(VDD)을 사용한다. 또한, 센스앰프부를 구성하는 연결부(250a,250b)와 프리차지부(220a,220b)등을 피모스트랜지스터로 구성한다. 이렇게 함으로서 셀어레이의 단위셀을 위해 레이아웃되는 앤웰에 연결부(250a,250b)와 프리차지부(220a,220b)등의 모스트랜지스터를 배치시킬 수 있다.

또한, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인(BL)과 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것이 특징으로 하고 있다. 이를 위해 레퍼런스셀 블럭이 구비된다.

또한, 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰프가 접지전압(GND)과 전원전압(VDD)를 사용하여 감지 증폭 동작을 수행하는 것이 아니라, 접지전압(GND)보다 낮은 레벨의 저전압(VBB)과 전원전압(VDD)을 사용하여 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하고 증폭하는 것을 특징으로 하고 있다.

이 경우에는 전원전압의 전압레벨이 점점더 감소하게 되면, 저전압(VBB)와 전원전압(VDD)의 절대값이 같아지는 경우도 생기게 된다. 이 때에는 비트라인 센스앰프의 센싱동작 후에 두 비트라인의 전압레벨을 같게 유지시켜 주면 자연스럽게 접지전압(VSS) 레벨로 비트라인의 프리차지 전압레벨이 유지된다.

또한, 본 실시에에 따른 반도체 메모리 장치는 비트라인 센스앰프에 대응하는 셀어레이에 보조 비트라인 센스앰프를 구비하고, 비트라인 센스앰프가 데이터 억세스를 위해 동작할 때에 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키게 된다. 이하에서는 전술한 특징들이 어떻게 수행되는지를 중심으로 자세히 설명한다.

먼저 데이터 '1'을 리드하는 경우를 살펴본다. 이 때 데이터 신호는 비트라인(BL)에 의해 인가되는 것으로 가정한다.

본 실시예에 따른 반도체 메모리 장치도 데이터를 억세스하는 과정은 프리차 지 구간(Precharge), 리드 또는 라이트의 명령어 실행구간(Rdad, Write), 센싱구간(Sense), 재저장구간(Restore)으로 나누어지는데, 먼저 프리차지 구간의 동작을 살펴본다.

프리차지 구간(Precharge)부터 살펴보면, 프리차지 구간(Precharge)동안 프리차지 신호(BLEQ_H,BLEQ_L)가 저저압(VBB) 레벨로 인에이블된 상태를 유지하여 제1 셀어레이(300a)의 제1 비트라인(BL) 및 제1 비트라인바(/BL)와, 제1 비트라인(Top_BL) 및 제2 비트라인바(Top_/BL)의 전압레벨은 등가화된다.

본 실시예에 따른 반도체 메모리 장치는 전술한 바와 같이, 프리차지구간에서 별도의 전압을 두지 않기 때문에 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 플로팅상태를 유지한다.(t0) 이 때 연결부(250a,250b)는 모두 턴온된 상태이며, 비활성화상태를 유지하는 모든 워드라인은 전원전압이 공급된다.

따라서 데이터를 리드하거나 라이트하고 난 직후의 프리차지 구간에서는 활성화된 프리차지부(220a,220b)에 의해서 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 1/2 전원전압레벨을 유지하게 된다(비트라인 센스앰프에 의해 감지증폭된 이후에는 비트라인쌍중 하나의 전압레벨은 전원전압이고, 나머지 하나는 접지전압을 유지하게 된다.). 이후 프리차지구간이 길어지면 별도의 프리차지용 전압을 공급하기 않기 때문에, 일정한 시간뒤에는 누설절류로 인해 1/2 전원전압 레벨을 유지하던 비트라인의 전압레벨이 점차적으로 감소하게 된다.

계속해서 데이터를 리드 하거나 라이트 하지 않고 프리차지 구간만이 계속된다면 결국 프리차지 구간동안 비트라인(BL,/BL, SA_BL,SA_/BL)의 전압은 접지전압 까지 감소하게 된다.

따라서 프리차지 구간의 길이에 따라 플로팅된 비트라인의 프리차지 전압레벨은 1/2 전원전압에서 접지전압 사이의 변동된 값을 가질 수 있다. 그러므로 프리차지 구간의 어느 시점에서 리드명령어를 수행하느냐에 따라서 플로팅된 비트라인의 전압레벨이 달라지게 되는 것이다.

이어서 프리차지 구간(Precharge)이 끝나고 리드명령어 구간(Read)이 되면,

입력된 어드레스가 디코딩되어 하나의 워드라인이 선택된다. 선택된 워드라인에는 제2 저전압(VBBW)가 인가되어 활성화된다. 제2 저전압(VBBW) 레벨은 그 절대값이 단위셀을 이루는 피모스트랜지스터의 문턱전압의 절대값보다 더 큰값이면 되는데, 피모스트랜지스터의 확실한 턴오프/턴온을 위해 여기서는 -2.0V정도로 한다. 이는 피모스트랜지스터를 이용하여 로우레벨의 신호를 전달하기 위해서는 그 특성상 문턱전압 만큼 손실된 상태로 전달하기 때문에 이를 보상하기 위해서이다.

활성화된 워드라인에 대응하는 모든 단위셀의 피모스트랜지스터는 턴온되고, 턴온된 피모스트랜지스터를 통해 캐패시터에 저장된 데이터신호가 비트라인(BL)에 인가된다.

비트라인(BL)에 데이터 신호가 인가되면(여기서 인가되는 데이터신호는 '1'이다.), 그 이전까지 플로팅되어 조금씩 감소하여 접지전압에서 1/2전원전압 사이의 어떤 레벨로 되어 있는 상태에서 인가되는 데이터 신호만큼 비트라인(BL,SA_BL)의 전압레벨이 상승한다.(t1)

한편, 데이터신호가 인가되지 않는 비트라인(/BL,SA_/BL)에는 기준신호가 공 급된다.

레퍼런스셀 블럭(400a)에서 데이터 신호가 인가되지 않는 레퍼런스 워드라인(/Top_RWL)가 제2 저전압(VBBW)으로 활성화되고, 이로 인해 레퍼런스용 모스트랜지스터(Top_PM2)가 턴온되어 레퍼런스용 캐패시터(Top_RC)에 저장되어 있던 기준신호는 비트라인(/BL,SA_/BL)에 인가되어 비트라인(/BL,SA_/BL)의 전압레벨을 일정레벨 상승시킨다.

이 때에도 비트라인(/BL,SA_/BL)은 플로팅된 상태로 인해 1/2 전원전압에서 점차적으로 감소하여 어떤 레벨로 되어 있는 상태에서(비트라인(BL,SA_BL)과 같은 전압 레벨에서 상승하게 된다.), 인가되는 기준신호만큼 전압레벨이 상승하게 된다.

전술한 바와 같이 레퍼런스용 캐패시터(Top_RC)는 단위셀을 이루는 캐패시터(Cap)와 캐패시턴스를 같게 형성하고, 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하고 있다.

레퍼런스셀 블럭(400a)의 기준전압 공급단(Half VDD,Top_RPL,Bot_RPL)은 1/2 VDD 전압이 제공되기 때문에 기준신호용 캐패시터(Top_RC)에 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하게 되는 것이다. 이 때 기준전압 공급단(Top_RPL,Bot_RPL)은 셀어레이에 구비되는 단위셀 캐패시터의 플레이트 전압(PL) 레벨과 같은 레벨의 전압을 공급하게 된다.

이 때 공급할 수 있는 전압레벨의 예로서는 전원전압(VDD), 1/2 전원전압 (VDD), 접지전압(GND)가 있다. 이렇게 플레이트 전압(PL)과 같은 레벨의 전압을 기준신호 전원 공급단(VCP)에 공급하는 것은 데이터 신호와 비례하여 정확하게 1/2 정도의 신호를 기준신호로 공급하기 위한 것이다.

따라서 기준신호가 인가된 비트라인(/BL)은 데이터 신호가 인가된 비트라인(BL)보다 1/2 정도 상승하게 된다.

예를 들어 전원전압이 1.0V이고 데이터 신호에 의해 약 0.2V가 증가되는 경우를 살펴보면, 프리차지 구간의 초기에는 비트라인(BL,/BL)의 전압레벨이 0.5V를 유지하고 있게 된다. 이후 프리차지 구간이 계속됨에 따라 비트라인의 전압이 점차 떨어져 약 0.3V 정도로 되었을 때에 데이터 리드 명령이 수행되면, 데이터 신호가 인가되는 비트라인(BL)은 0.5V(0.3+0.2V)가 되고, 데이터 신호의 1/2에 해당되는 전하량을 가지는 기준신호가 인가되는 비트라인바(/BL)의 전압레벨은 0.4V(0.3V+0.1V)가 되는 것이다.

한편, 프리차지 신호(BLEQ_H)는 프리차지 구간동안에 저전압(VBB)레벨의 활성화되어 입력되어 프리차지부(220a)를 활성화상태로 유지시키고, 리드 명령어 구간(Read), 센싱구간(Sense) 및 재저장 구간(Restore)동안에 전원전압 레벨의 비활성화된 상태로 입력되어 프리차지부(22a)를 비활성화상태로 유지시키게 된다.

계속해서 센싱구간(Sense)을 살펴보면, 비트라인 센스앰프(210)의 제1 센스앰프 전원공급단(SAP)에는 전원전압(VDD)이 공급되고, 제2 센스앰프 전원공급단(SAN)에는 저전압(VBB)이 공급된다.

따라서 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하여 상대적으로 큰 전압을 가지는 비트라인(BL)을 전압전압(VPP) 레벨까지 상승시키고, 제1 비트라인바(/BL)는 접지전압(GND)까지 증폭시킨 후 래치한다.(t2)

비트라인 센스앰프(210)는 전원전압(VDD)과 접지전압(GND)이 아니라 전원전압(VPP)과 저전압(VBB)을 이용하여 증폭동작을 하기 때문에, 단순히 전원전압(VDD)과 접지전압(GND)을 이용하여 감지 증폭동작을 수행할 때보다 고속으로 증폭동작을 수행할 수 있게 된다.

이 때 비트라인 센스앰프(210)와 제2 전압 클램핑부(230b)사이에 연결된 비트라인(SA_/BL)은 음의 저전압(VBB)까지 증폭이 되나, 제1 연결부(250a)에 의해서 제1 셀어레이(300a)에서 제1 전압 클램핑 연결부(230a)까지의 비트라인(/BL)은 접지전압(GND)까지 증폭이 된다.

제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 게이트로 입력되는 연결제어신호(BISH)가 저전압(VBB_H)레벨을 유지하고 있기 때문에, 비트라인 센스앰프(210) 쪽의 비트라인(SA_/BL)이 저전압까지 증폭되더라도, 제1 셀어레이(300a)에 연결된 비트라인(/BL)은 저전압(VBB)보다 높은 레벨을 가지는 접지전압으로 유지될 수 있는 것이다.

따라서 제2 연결부(230b)는 비트라인 센스앰프(210)가 비트라인(SA_/BL)을 음의 저전압(VBB)까지 증폭하더라도, 저전압(VBB) 레벨이 제2 셀어레이(300b)의 비트라인(/BL)쪽으로 전달되지 않도록 클램핑(clamping)하게 된다.

또한, 제1 셀어레이(300a)에 연결된 비트라인(/BL)에 의해 생기는 기생캐패 시턴스가 제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 서브-문턱전압(Sub-threshold)전류에 비해 상대적으로 크므로, 비트라인 센스앰프(210)가 감지 증폭을 수행하는 동안과 재저장구간 동안에 셀어레이에 연결된 비트라인(/BL)은 접지전압 레벨을 유지할 수 있게 된다.

본 실시예에 따른 반도체 메모리 장치는 단위셀이 앤모스트랜지스터와 캐패시터로 구성되어 있지 않고, 피모스트랜지스터와 캐패시터로 구성되어 있기 때문에 셀어레이쪽의 비트라인(BL,/BL)이 음의 전압이 되어도 단위셀의 피모스트랜지스터가 턴온되는 경우는 발생하지 않아 단위셀에 저장된 데이터가 손실되지는 않는다.

그러나, 이렇게 비트라인 센스앰프(210)에 의해 증폭된 음의 저전압(VBB)을 셀어레이쪽에 구비되는 비트라인(BL,/BL)에 전달되지 못하도록 하고, 접지전압으로 유지시킴으로서 비트라인의 전압이 변동되는 것을 방지하여 비트라인 센스앰프의 동작속도를 향상시킬 수 있고, 셀어레이에 배치된 비트라인의 변동으로 인한 전류소모를 감소시킬 수 있다.

이를 위해서 본 발명에서는 연결부(230a,230b)를 피모스트랜지스터로 구성하여 이웃한 셀어레이(300a,300b)와 비트라인 센스앰프를 연결 또는 분리하는 기능과 함께 비트라인 센스앰프(210) 쪽의 저전압(VBB_H)이 셀어레이에 구비되는 비트라인(BL,/BL, Top_BL, /Top_BL)으로 전달되지 못하도록 하는 클램핑기능까지 하고 있는 것이다.

그러나, 이것만으로 셀어레이에 구비된 비트라인(BL,/BL)을 접지전압(GND)으로 안정적으로 유지시킬 수 없어 본 실시예에 의한 반도체 메모리 장치에서는 비트 라인 센스앰프(210)에 연결된 비트라인(SA_BL,/SA_BL)이 음의 저전압(VBB_H)으로 증폭되더라도, 셀어레이에 연결된 비트라인(BL,/BL)은 접지전압을 유지할 수 있도록 보조 비트라인 센스앰프(230a,203b)를 구비하고 있다.

보조 비트라인 센스앰프(230a,230b)는 비트라인 센스앰프(210)가 감지 증폭동작을 수행하는 동안 셀어레이(300A)에 구비된 두 비트라인(BL,/BL)의 전압레벨을 감지하여 더 낮은 레벨의 라인의 전압을 접지전압으로 증폭하거나 유지시킨다.

비트라인 센스앰프(210)가 비트라인(SA_BL)의 레벨을 전원전압(VDD)으로 증폭하고, 비트라인바(SA_/BL)의 레벨을 저전압(VBB)로 증폭하게 되면, 비트라인(BL)은 전원전압으로 유지되고, 비트라인(/BL)은 접지전압(GND)로 유지되는데, 보조 비트라인 센스앰프(260a)는 비트라인(/BL)의 전압레벨이 접지전압(GND)보다 높게 되면 접지전압(GND)으로 하강시키고, 접지전압(GND)보다 낮게 되면 접지전압(GND)으로 상승시켜 주는 것이다.

보조 비트라인 센스앰프(230a,230b)로 입력되는 신호(BLPD_L,BLPD_H)는 비트라인 센스앰프(210)가 활성화되는 구간(t2,t3,t4)동안 접지전압 상태로 활성화되어 입력된다.

보조 비트라인 센스앰프(230a,230b)의 두 모스트랜지스터(TB1,TB2)는 각각 일측으로 접지전압을 공급받아, 비트라인(BL,/BL)에 크로스 커플로 연결된 게이트단에 의해 두 비트라인중 낮은 전압레벨을 가지는 라인의 전압을 접지전압(GND)으로 유지시키게 되는 것이다.

만약 셀어레이의 단위셀이 앤모스트랜지스터와 캐패시터로 구성되어 있는 경 우에 비트라인 센스앰프가 비트라인쌍의 전압레벨을 전원전압 레벨과 저전압(VBB)레벨로 증폭하는 경우에 저전압(VBB) 레벨이 셀어레이에 배치된 비트라인의 전압까지 전달되면, 단위셀의 앤모스트랜지스터는 턴온되어 선택되지 않은 단위셀의 데이터가 손실될 수 있다. 이 경우에는 비트라인 센스앰프가 동작하는 동안에는 비트라인 센스앰프에 의해 저전압으로 증폭하된 전압레벨이 셀어레이에 배치된 비트라인으로 전달되지 않도록 하는 것이 필요하다.

여기에 관한 자세한 설명은 본 출원인이 출원한 저전압 반도체 메모리(출원번호:2004-87659, 출원일: 2004.10.30) 장치에 자세히 나와 있다.

그러나, 본 발명은 단위셀이 피모스트랜지스터로 구성되어 있어, 비트라인 센스앰프가 비트라인을 저전압으로 증폭하고, 이 때 증폭된 저전압이 셀어레이에 전달되더라도, 셀어레이에 배치된 단위셀의 피모스트랜지스터는 턴온되지 않게 된다. 따라서 비트라인 센스앰프가 증폭하는 비트라인과 셀어레이에 배치된 비트라인을 분리할 필요는 없다. 따라서 셀어레이에 배치된 비트라인을 접지전압으로 증폭하는 보조 비트라인 센스앰프는 디지털적인 동작상으로는 필요가 없는 것이다.

그러나, 셀어레이에 배치된 비트라인까지 저전압으로 떨어지도록 동작하게 되면, 한번에 비트라인의 전압을 저전압까지 증폭시켜야 되고, 그로 인해 비트라인 센스앰프의 구동능력을 증가시켜야 된다. 이 경우에는 저전압을 발생시키는 전원발생기가 많은 전류가 소모될 것이다.

본 실시예에 따른 반도체 메모리 장치는 셀어레이에 배치된 비트라인은 분리된 상태에서 비트라인 센스앰프는 센스앰프부에 배치된 비트라인만을 저전압으로 증폭하게 된다. 따라서 일단 비트라인을 접지전압레벨까지 만들어놓고, 접지전압 레벨에서 저전압(VBB)로 증폭할 때에만 저전압을 발생시키는 전원발생기가 사용되므로 소모디는 전류의 양이 전술한 경우보다 크게 줄어든다.

본 실시예에 따른 반도체 메모리 장치는 비트라인이 저전압(VBB)으로 되어도 상관이 없기 때문에, 비트라인 센스앰프가 셀어레이에 배치된 비트라인까지 저전압으로 구동시키도록 동작시킬수 있다. 이런 경우에는 보조 비트라인 센스앰프가 궂이 필요하지 않게 되며, 저전압을 발생시키는 회로의 효율이 떨어지게 되면 본 실시예에 따라 구비된 보조 비트라인 센스앰프를 통해 셀어레이에 배치된 비트라인으로 저전압을 제공하게 할 수 있다.

한편, 제1 연결부(250a)와 제2 연결부(250b)에 입력되는 연결제어신호는 두가지의 레벨을 가지고 입력되는 데, 하나는 제1 연결부(250a)와 제2 연결부(250b)를 구성하는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압보다 절대값이 큰 음의 전압레벨을 가지는 저전압(VBB_L)이고, 나머지 하나는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압 절대값과 같은 음의 레벨을 가지는 저전압(VBB_H)이다.

연결제어신호(BISH,BISL)는 프리차지 구간에서는 저전압(VBB_H)로 입력되어 제1 셀어레이(300a)과 제2 셀어레이(300b)에 구비되는 비트라인쌍(BL,/BL)의 전압레벨을 같게 유지시킨다.

제1 셀어레이와 비트라인 센스앰프(210)가 연결되고, 제2 셀어레이와 비트라 인 센스앰프(210)이 분리되는 리드 명령어 구간에 비활성화되는 연결제어신호(BISL)는 전원전압(VDD)로 공급되어 제2 연결부(250b)를 디스에이블시키고, 이 구간 동안 활성화되는 연결제어신호(BISH)는 저전압(VBB_L)을 유지하여 제1 연결부(250a)를 인에이블시킨다.

이어서 비트라인 센스앰프(210)가 두 비트라인(SA_BL,SA_/BL)의 전압을 감지 증폭하는 센싱구간(Sense)과 재저장구간(Restore)에는 활성화된 연결제어신호(BISH)는 저전압(VBB_H)로 공급된다.

따라서 비트라인 센스앰프가 감지 증폭 동작을 하는 동안에는 보다 낮은 저전압(VBB_L)을 이용하여 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 더 확실하게 시키고, 이외의 동작시에는 상대적으로 저전압(VBB_L)보다는 높은 레벨을 유지하는 저전압(VBB_H)으로 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 시키는 것이다.

이렇게 하는 이유는 저전압(VBB_H)을 입력받아 동작하는 비트라인 센스앰프(210)가 감지 증폭동작을 주로 하는 구간동안에 최대한 빨리 감지, 증폭동작을 수행하게 하기 위해서 이다.

계속해서 살펴보면, 비트라인 센스앰프(210)의 증폭동작이 어느정도 완료되고 나면, 입출력제어신호(YI)가 일정구간동안 하이레벨로 활성화되고, 그에 응답하여 비트라인 센스앰프(210)에 래치된 데이터가 데이터 라인(LDB,LDBB)으로 출력된다.(t3) 이 때 출력되는 데이터가 리드 명령어에 대응하는 데이터가 된다.

이어서 재저장구간(Restore)에 비트라인 센스앰프(210)에 래치된 데이터를 이용하여 데이터 신호가 저장되어 있던 단위셀에 재저장시키게 된다.(t4)

재저장이 완료되면 워드라인(WL)이 전원전압 레벨로 비활성화되고, 비트라인 센스앰프(210)에 공급되던 제1 및 제2 센스앰프 전원공급단(SAP,SAN)은 각각 접지전압, 1/2 전원전압(VDD)이 공급되어 비트라인 센스앰프는 디스에이블된다.

데이터 라인(LDB, LDBB)은 데이터가 전달되지 않는 동안에는 전원전압(VDD)(또는 1/2 전원전압)으로 프리차지되어 있기 때문에, 종래에는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 전달하는 과정에서 비트라인 센스앰프에 의해 접지전압으로 증폭된 비트라인(여기서는 SA_/BL)의 전압이 일정레벨까지 상승하였다.

따라서 비트라인 센스앰프(210)에 의해 일정레벨까지 상승한 비트라인(/BL)의 전압이 접지전압까지 다시 될 수 있도록 재저장시간을 충분히 여유있게 주어야 했다. 그렇지 않으면 재저장과정에서 잘못된 데이터 신호가 단위셀에 저장될 수 있기 때문이다. 특히 데이터 신호가 0인 경우에 데이터 1이 저장될 수 있는 것이다.

전술한 문제를 해결하기 위해 종래에는 재저장구간 즉, t4 기간을 길게 가져가야 했었다.

그러나 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰프(210)에 의해 비트라인(SA_BL)이 접지전압(GND)보다 낮은 레벨의 저전압(VBB)까지 증폭이 되므로, 데이터 라인(LDB,LDBB)에 의해 비트라인 센스앰프(210)에 연결된 비트라인(/BL)으로 전류가 유입되더라도 저전압(VBB) 레벨로 되어 있는 비트라인에 의해 상쇄되기 때문에 비트라인 센스앰프에 연결된 비트라인(/BL)의 전압 상승은 거의 없 거나, 적어도 접지전압(GND)보다 높아지지는 않는다.

그러므로 본 실시예에 따른 메모리 장치는 재저장구간(t4)의 시간을 이전보다 줄일 수 있게 되는 것이다.

이어서, 프리차지 신호(BLEQ_H)가 하이레벨로 활성화되어 입력되면, 두 비트라인(BL,/BL)은 같은 전압레벨이 되며, 플로팅상태가 된다. 또한 연결제어신호(BISH,BISL)가 모두 저전압(VBB_H)으로 공급되어 모든 비트라인(BL, SA_BL, Bot_BL, /BL, SA_/BL, /Bot_BL,)이 연결된다. (t5)

전술한 바와 같이, 프리차지 구간이 시작된 시점에서는 두 비트라인(BL,/BL)의 전압은 1/2 전원전압 레벨을 유지하며, 본 실시예에 따른 반도체 메모리 장치는 비트라인(BL,/BL)이 별도의 프리차지 전압을 공급받지 않아 플로팅 상태를 유지하므로, 시간이 지날수록 비트라인의 전압레벨은 점점 낮아지게 된다.

한편, 제1 연결부(250a)가 활성화되어 있는 구간동안 제2 레퍼런스셀 블럭(400b) 및 제2 프리차지부(220b)는 활성화상태ㄹ를 유지하여, 제2 비트라인 및 비트라인바(Bot_BL,/Bot_BL)의 전압레벨을 프리차지 전압으로 유지시키게 된다.

본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인쌍의 전압레벨은 같게 유지하면서도, 별도의 프리차지 전압을 공급하지 않고 플로팅상태로 유지하게 된다 따라서 프리차지 구간동안 모든 비트라인이 유지하는 프리차지 전압을 별도로 없다.

그러나, 여기서 프리차지 전압이라고 하는 것은 데이터의 리드 또는 라이트 동작을 하고 난 이후에 비트라인쌍중 하나의 비트라인은 전원전압레벨로 되고 나머 지 하나의 비트라인은 접지전압레벨로 된 상태에서 두 비트라인의 전압레벨이 같아지게 되면 유지하게 되는 1/2 전원전압레벨을 말한다.

즉, 비트라인 센스앰프(210)가 연결된 셀어레이의 단위셀 데이터를 억세스하는 동안, 비트라인 센스앰프(210)를 공유하지만 연결되지 않은 쪽의 비트라인쌍을 대응하는 프리차지부와 레퍼런스셀 블럭을 이용하여 1/2 전원전압 레벨로 유지시키는 것이다.

이렇게 하는 이유는 비활성화된 셀어레이의 비트라인 전압레벨과 현재 데이터를 억세스하기 위해 동작하는 비트라인 센스앰프의 전원입력단(SAN)의 전압차이 때문에 비활성화된 셀어레이의 비트라인 전압이 급격히 강하하게 되어 문제가 되는데, 이를 해결하기 위함이다.

비록 비트라인 센스앰프의 전원입력단(SAN)과, 비활성화된 셀어레이의 비트라인간에는 연결제어신호(BISL,BISH)를 인가받는 트랜지스터가 배치되어 있으나, 이들 트랜지스터가 턴오프되더라도, 서브전류가 흐르게 되고, 이 때의 누설전류로 인해 비활성화된 셀어레이의 비트라인의 전압레벨이 급격히 하강하는 것이다. 또한 트랜지스터의 사이즈가 작아지면 이 현상은 더욱 증가하게 된다.

일반적으로 반도체 메모리 장치가 동작할 때에 프리차지전압으로 1/2VDD를 유지하게 되는데, 쉐워드 구조에서 비트라인 센스앰프가 한쪽에 연결된 비트라인쌍의 전압차이를 감지하여 증폭할 때에 데이터 억세스동작에 관혀하지 않는 타측에 접속된 비트라인에 유지되던 1/2 VDD 프리차지 전압이 비트라인의 접지전압 공급단과의 전압차이로 인해 낮아져서 에러를 유발하게 된다.

본 발명의 반도체 메모리 장치는 프리차기구간에 데이터의 억세스에 관계하지 않는 비트라인의 전압레벨은 플로팅상태로 유지하고 있기 때문에 전술한 문제는 생기지 않으나, 1/2VDD로 프리차지전압이 유지되면 데이터 억세스시에 보다 효과적으로 동작할 수 있게 된다. 하이레벨의 데이터와 로우레벨의 데이터를 감지하는데에는 1/2VDD로 비트라인의 전압이 유지되는 것이 가장 효과적이기 때문이다.

본 실시예에 따른 반도체 메모리 장치는 데이터를 억세스하는 비트라인 센스앰프의 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키기 때문에, 데이터 억세스를 위해 제어하는 비트라인과 이웃한 모든 비트라인쌍은 1/2VDD로 유지시킬 수 있게 된다.

따라서 특별한 제어신호를 별도로 생성하지 않아도, 메모리 장치의 비트라인의 프리차지 전압을 보강해 줄 수 있다.

지금까지 본 실시예에 따른 반도체 메모리 장치가 데이터 1을 리드할 때의 동작을 살펴보았는데, 계속해서 데이터 0을 리드하는 경우를 살펴본다.

리드할 데이터가 0인 경우에는 선택된 단위셀의 캐패시터에 전하가 충전되어 있지 않는 경우다. 따라서 프리차지 구간(Precharge) 이후에 리드 명령어가 실행되는 구간(t1)에 데이터신호가 인가된 제1 비트라인(BL)의 전압레벨은 그대로 유지된다. 즉, 이 때 제1 비트라인(BL)의 전압레벨은 접지전압을 유지하게 된다.

한편, 제1 비트라인바(/BL)에는 기준신호가 전달되어 일정한 레벨만큼 전압이 상승한다. 이 때 상승하는 전압레벨은 제1 비트라인바(/BL)에 제공되는 기준신 호에 대응하는 전하량에 의해 정해지며, 이 전하량은 레퍼런스용 캐패시터(Top_RC)에 저장된 전하량이다.

이어서 비트라인 센스앰프(210)는 접지전압을 유지하고 있는 제1 비트라인(BL)과, 일정한 전압레벨만큼 상승한 제1 비트라인바(/BL)의 전압차이를 감지하여, 제1 비트라인(BL)은 저전압(VBB) 레벨로 제1 비트라인바(/BL)는 전원전압(VDD) 레벨로 증폭시키고 래치하게 된다.

여기서도 제1 연결부(250a)에 의해 제1 셀어레이(300a)에 배치된 제1 비트라인(BL)은 접지전압을 유지하게 된다.

나머지 구간은 데이터 1을 리드하는 경우와 같은 동작을 수행하기 때문에 자세한 설명은 생략한다.

계속해서 본 실시예에 따른 반도체 메모리 장치의 라이트동작을 살펴보면, 데이터를 저장시키는 라이트 동작도 도8과 도9에서 도시된 파형과 같이 동작한다.

단지 데이터가 외부 데이터 라인(LDB,LDBB)으로 출력되는 구간(t3)에서, 라이트명령어에 대응하여 입력된 데이터가 데이터 라인(LDB,LDBB)를 통해 비트라인 센스앰프(210)에 전달된다.

비트라인 센스앰프(210)는 이전에 래치된 데이터를 전달된 데이터로 교체하여 래치하고, 래치된 데이터는 이후에 재저장구간(t4)동안에 대응하는 단위셀에 저장된다. 라이트 명령어를 실행할 때에도 비트라인 센스앰프(210)는 전원전압(VDD)과 저전압(VBB)을 이용하여 감지 증폭동작을 수행하게 된다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에선 비트라인을 플로팅시키며, 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)의 전압을 감지하여 증폭하는데, 전원전압(VDD)과 저전압(VBB)을 이용하게 된다.

본 실시예에 따른 반도체 메모리 장치에 따른 효과는다음과 같다.

첫번째로, 본 발명의 반도체 메모리 장치는 셀어레이를 구성하는 단위셀 트랜지스터가 피모스트랜지스터로 구현되어 있음으로 해서, 단위셀에서 누설전류가 줄어들어 리프레쉬 특성을 향상시킬 수 있다.

두번째로 프리차지 구간동안 비트라인에 프리차지용 전압을 공급하지 않고,플로팅시킴으로서, 프리차지시의 소비전력이 거의 없게 된다.

이전에는 프리차지 구간동안에 접지전압 또는 1/2 전원전압 또는 전원전압을 공급하여 일정한 전력이 소모되었다. 그러나, 본 발명은 프리차지 시에 추가적으로 사용되는 전력이 없기 때문에 소모되는 전력을 크게 줄일 수 있다.

세번째로 단위셀의 워드라인과 비트라인간에 단락이 되어 발생하게 되는 블리드 전류를 방지할 수 있다. 전술한 바와 같이 블리드 전류는 결함이 발생한 워드라인을 예비워드라인으로 대체하여도 계속해서 발생하기 때문에 불필요한 전류를 계속해서 소비시키게 된다.

그러나, 본 실시예에 의한 반도체 메모리 장치는 비트라인의 프리차지 전압이 따로 없고 플로팅 상태이기 때문에, 결국은 비트라인의 전압은 접지전압레벨이 되고, 그로 인해 워드라인과 비트라인간에는 전압차이가 발생하지 않아서 블리드 전류가 발생되지 않는 것이다.

이 때 프리차지 구간의 초기에는 비트라인의 전압이 일정한 레벨이기 때문에 약간의 블리드 전류가 생길 수 있으나, 블리드 전류가 계속해서 발생하는 것이 아니고, 플로팅된 비트라인의 전압이 접지전압이 되면 없어지게 된다.

또한, 워드라인은 프리차지 구간동안 전원전압레벨을 유지하게 되는데, 블리드 전류가 생기는 단위셀의 워드라인은 리페어 공정시 예비워드라인으로 대체가 된다. 따라서 대체당한 워드라인은 접지전압으로 되어, 워드라인과 비트라인간에 전압차이가 프리차지 구간동안 계속해서 생기게 되지 않는 것이다.

네번째로 센스앰프의 동작시에 전원전압(VDD)과 접지전압(GND)보다 낮은 저전압(VBB)을 이용하여 감지증폭 동작을 수행하기 때문에, 전원전압의 레벨이 낮은 경우에도 고속으로 센스앰프가 비트라인에 인가되는 데이터신호를 감지하여 증폭할 수 있다.

또한 반도체 메모리 장치의 구동전압이 줄어들게 되면서, 전원전압(VDD)의 레벨과 저전압(VBB)의 레벨의 절대값이 같아질수도 있다. 이럴경우에는 1/2 VDD는 접지전압이 되는 것이다.

따라서 비트라인 센스앰프가 비트라인에 인가된 데이터신호를 감지하여 하이데이터는 전원전압(VDD)레벨로 증폭하고, 로우 데이터는 저전압(VBB)레벨로 증폭하며, 이후에 프리차지구간에 두 비트라인의 전압을 같게 유지하면 자연스럽게 접지전압(VSS) 레벨이 유지된다.

다섯번째로 종래에 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.

여섯번째로 단위셀 트랜지스터가 피모스트랜지스터로 되어 있고, 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터로 구성하였기 때문에, 하나의 앤웰을 이용하여 효율적으로 단위셀의 피모스트랜지스터와 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터를 레이아웃시킬 수 있다.

일곱번째로 본 실시예에 따른 반도체 메모리 장치는 고전압을 사용하지 않고(본 실시예에 따른 반도체 메모리 장치는 고전압을 생성하는 장치가 없다.), 저전압만을 이용하여 반도체 메모리 장치를 구동시킴으로서, 고전압을 생성하기 위한 고전압 생성회로를 구비하지 않아도 되며, 고전압을 생성하기 위해 소모되던 많은 파워를 소모하지 않아도 된다. 본 실시예에서 사용하는 저전압을 생성하는 것은 고전압보다 그 절대값이 작고, 또 생성된 저전압의 특성이 고전압보다 더 좋기 때문이다.

따라서 본 실시예에 따른 반도체 메모리 장치는 저전압으로 동작하면서도 데이터의 억세스속도는 고속을 유지할 수 있게 될 수 있다.

한편, 전술한 실시예에 따른 반도체 메모리 장치는 피모스트랜지스터를 단위셀의 스위치용 모스트랜지스터로 사용하고, 데이터의 동작시 고전압(VPP)의 사용을 배제하고 있다. 대신 저전압(VBB)를 데이터 억세스에 이용하기 때문에 안정적인 저전압 제공부가 필요하게 된다.

특히 각 뱅크에 많은 부분에 접지전압보다 낮은 일정한 레벨을 가지는 저전압을 안정적으로 제공하려면 필수적으로 용량이 매우 큰 저장용 캐패시터가 필요하게 된다.

본 발명에서는 이 때 필요한 저장용 캐패시터를 별도의 앤모스트랜지스터와 피모스트랜지스터를 이용하여 구현하지 않고, Y 디코터부에서 출력되는 Yi 신호를 이용하여 아이디어를 제공한다.

Y 디코더부에서 출력되는 Yi 신호는 회로적으로 비트라인 센스앰프부에서 감지 증폭되어 래치된 데이터를 외부 데이터 라인으로 전달하기 위한 제어선으로서, 메탈라인으로 뱅크안의 셀어레이내에 배치되므로, 컬럼라인당 1.0pF 정도를 가지게 된다.

한 뱅크당 Yi 라인 수가 보통 2000개 이상 존재하므로 적어도 2nF의 캐패시터 용량이 된다. 4뱅크로 생각하면 모두 8nF 이상의 캐패시턴스를 가지는 캐패시터가 확보되는 샘이다.

따라서 이들을 저전압 발생기의 저장 캐패시터로 활용한다면 상당한 량의 캐패시터를 일부러 만들지 않아도 된다.

도7은 본 발명에 의해 한 뱅크 내에서의 Y디코더부를 나타내는 블럭구성도이 다.

도7에 도시된 바와 같이, 한 Y 디코더부(600) 내에 구비되는 각 단위 Y 디코더부(여기서는 제1 내지 제4 Y디코더)에는 각각에 대응하는 저전압 생성부(700)가 구비된다. 이렇게 다수의 하위 저전압 생성부를 두는 것은 각 저전압 생성부(VBB_1 ~ VBB_4)에서 생성되어 출력되는 저전압의 레벨을 서로 다르게 생성하기 위해서이다. 각각의 저전압은 동작특성에 맞게 사용된다.

도8은 도7에 도시된 하나의 단위 Y디코더를 나타내는 회로도이다.

도8에는 하나의 단위 Y 디코더가 도시되어 있는데, 하나의 단위 Y 디코더는 어드레스를 입력받아 디코딩된 신호(Y_en)를 출력하는 디코딩부(620)와, 디코딩된 신호(Y_en)를 이용하여 Yi_1 신호를 출력하는 구동부(610)으로 구성된다. 이 때 Yi_1가 출력된 출력단에는 기생캐패시터(Cyi)가 있으며, 이 기생캐패시터가 본 발명에서 제안하는 저전압을 출력하기 위해 필요한 저장 캐패시터로 사용되는 것이다.

디코딩된 신호(Y_en)가 하이레벨인 경우에는 앤모스트랜지스터(nyi)가 턴온되어 저전압 전원단(VBB_1)과 Yi_1 신호가 출력되는 출력단은 서로 연결되어 있으므로 저전압 전원단(VBB_1)은 기생용량 Cyi가 연결된 효과가 생긴다.

Yi_1 신호가 비활성화되기 위해서는 디코딩된 신호(Y_en)가 하이레벨을 유지해야 하기 때문에 기본적으로 Yi 신호가 출력되는 출력단에 있게 되는 기생캐패시터는 저전압 전원단에 연결된 상태가 된다.

한편, Yi_1 신호가 활성화되는 경우에는 기생캐패패시터(Cyi)는 저전압 전원 단과 떨어지게 되지만, 이 경우에도 다수의 Yi 신호중 일부만 하이펄스로 천이하게 되고, 다시 로우레벨을 유지하게 된다. 비트라인 센스앰프에 의해 감지 증폭된 데이터 신호가 데이터 라인으로 출력되는 경우에만 Yi 신호가 하이레벨로 되기 때문이다.

도9는 도7과 도8에 도시된 반도체 메모리 장치의 동작을 나타내는 회로도이다. 전체적인 동작은 도6에 도시된 바와 같고, 저전압이 서로다른 4개의 레벨을 갖고 있는 점이 다른 점이다.

도9는 4개의 서로다른 저전압을 생성하여 동작하는데 사용하는 경우를 나타내는 것인데, 여기서 VBB_1이 절대값이 가장 낮고, VBB_4가 절대값이 가장 높게 유지된다.

이 때 제1 저전압(VBB_)은 비트라인 센스앰프 전원공급단(SAN)에 제공되고, 제2 저전압(VBB_2)은 프리차지신호(BLEQ)신호로 사용되고, 제3 저전압(VBB_3)은 연결제어신호(BISH/BISL)로 사용되며, 제4 저전압(VBB_4)은 워드라인에 공급하게 된다. 이렇게 하는 이유는 각 저전압이 적용되는 소자가 가지는 최적의 저전압이 다르기 때문이다.

또한, 도7에 도시된 제1 내지 제4 Y디코더에서 출력되는 Yi_1 ~ Yi_4는 비트라인 센스앰프 전원공급단(SAN)에 인가되는 전압인 제1 저전압(VBB_1)보다 작으면, 비트라인센스앰프부의 출력단이 오프상태를 유지하는데 아무 문제가 없기 때문에, Yi_1을 제외한 Yi_2,Yi_3,Yi_4 등에서 일측에 접속된 저전압(VBB_2,VBB_3,VBB_4)의 절대값이 증가되어도 Yi 디코더의 모스트랜지스터를 오프상태로 유짓키는데 아무 문제가 없게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 저전압(예를 들어 1.0V이하)에서 구동하면서도, 동작속도의 저하가 없는 반도체 메모리 장치를 쉽게 구현할 수 있게 되었다.

본 발명의 반도체 메모리 장치는 셀어레이를 구성하는 단위셀 트랜지스터가 피모스트랜지스터로 구현되어 있음으로 해서, 단위셀에서 누설전류가 줄어들어 리프레쉬 특성이 향상된다.

본 발명의 반도체 메모리 장치는 비트라인 센스앰프가 연결된 셀어레이의 단위셀 데이터를 감지 증폭하는 동작중에 비트라인 센스앰프의 타측에 배치된 셀어레이의 단위셀에 연결된 비트라인을 프리차지 전압으로 유지하게 된다. 따라서 프리차지 구간동안에 플로팅시키는 비트라인의 전압을 원하는 레벨의 프리차지 전압을 유지시킬 수 있어, 보다 신뢰성 있는 동작을 기대할 수 있다.

또한, 프리차지 구간동안 모든 비트라인을 플로팅시키기 때문에, 프리차지 구간동안 별도의 프리차지 전압을 공급하지 않아도 되어, 프리차지시에 소비되는 전력을 크게 줄일 수 있다.

또한, 본 발명의 반도체 메모리 장치의 비트라인을 프리차지시키는 전압을 플로팅으로 하고 있기 때문에, 워드라인과 비트라인사이에 단락이 되더라도, 워드라인과 비트라인에 인가되는 전압차이로 인해 발생하는 블리드 전류가 거의 생기지 않는다. 따라서 블리드 전류로 인해 낭비되는 전력소모는 없게 된다.

또한, 종래에 데이터 라인이 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.

또한, 단위셀 트랜지스터가 피모스트랜지스터로 되어 있고, 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터로 구성하였기 때문에, 하나의 앤웰을 이용하여 효율적으로 단위셀의 피모스트랜지스터와 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터를 레이아웃시킬 수 있다.

또한 본 발명에서 중요하게 사용되는 저전압을 생성하는 데 있어서, 신호의 저장 캐패시터로 Y 디코더에서 출력되는 디코딩라인에 생성되는 기생캐패시터를 이용함으로서, 별도의 회로설계없이 충분한 캐패시턴스를 가지는 저장 캐패시터를 효율적으로 구비할 수 있다.

Claims

전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서,

피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하며, 각각의 단위셀에 저장된 데이터 신호를 대응하는 비트라인쌍을 통해 제공하기 위한 제1 셀블럭;

상기 접지전압보다 낮은 레벨의 저전압과 상기 전원전압을 이용하여, 상기 비트라인쌍에 인가된 데이터 신호를 감지 및 증폭하기 위해, 다수의 비트라인쌍에 대응하여 구비된 다수의 비트라인 센스앰프부;

상기 비트라인 센스앰프에 의해 감지 및 증폭된 데이터를 데이터 라인으로 전달시키기 위한 다수의 디코딩신호를 상기 다수의 비트라인 센스앰프부에 각각 대응하며 출력하는 디코딩 회로부; 및

상기 저전압을 생성하여 출력하되, 출력되는 저전압의 신호저장용 캐패시터로 상기 디코딩신호가 전달되는 배선에 생기는 더미 캐패시터를 이용하는 저전압 생성부

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하며, 각 각의 단위셀에 저장된 데이터 신호를 대응하는 비트라인을 통해 제공하는 제2 셀블럭을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 비트라인 센스앰프부는

대응하는 비트라인쌍에 인가된 두 신호의 차이를 감지하여 증폭하기 위한 비트라인 센스앰프;

상기 제1 셀블럭과 상기 비트라인 센스앰프를 연결하기 위한 제1 연결부; 및

상기 제2 셀블럭과 상기 비트라인 센스앰프를 연결하기 위한 제2 연결부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 제1 연결부는

제1 연결제어신호를 게이트로 인가받으며, 상기 제1 셀블럭에서 대응하는 비트라인쌍중 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 제1 피모스트랜지스터; 및

상기 제1 연결제어신호를 게이트로 인가받으며, 상기 제1 셀블럭에서 대응하는 비트라인쌍중 비트라인바와 상기 비트라인 센스앰프를 연결하기 위한 제2 피모 스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제2 연결부는

제2 연결제어신호를 게이트로 인가받으며, 상기 제2 셀블럭에서 대응하는 비트라인쌍중 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 제3 피모스트랜지스터; 및

상기 제2 연결제어신호를 게이트로 인가받으며, 상기 제2 셀블럭에서 대응하는 비트라인쌍중 비트라인바와 상기 비트라인 센스앰프를 연결하기 위한 제4 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 저전압 생성부는

상기 접지전압보다는 낮은 레벨의 제1 저전압과 상기 제1 저전압과 상기 접지전압의 사이값을 가지는 제2 저전압을 출력하며, 상기 제1 저전압을 상기 비트라인 센스앰프를 구동시키는데 사용되고, 상기 제2 저전압은 상기 제1 및 제2 연결제어신호의 인에이블 전압레벨로 사용되는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 비트라인 센스앰프부는

프리차지구간에 상기 제1 셀블럭에서 대응하는 비트라인쌍의 두 전압레벨을 등가화시키기 위한 제1 프리차지부; 및

상기 프리차지구간에 상기 제2 셀블럭에 대응하는 비트라인쌍의 두 전압레벨을 등가화시키기 위한 제2 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 제1 프리차지부는

프리차지신호를 게이트로 인가받으며, 상기 제1 셀블럭에서 대응하는 비트라인쌍에 일측과 타측이 접속된 제5 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 제2 프리차지부는

상기 프리차지신호를 게이트로 인가받으며, 상기 제2 셀블럭에서 대응하는 비트라인쌍에 일측과 타측이 접속된 제6 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서

상기 저전압 생성부는

상기 접지전압보다는 낮은 레벨을 가지되, 점차적으로 높아지는 절대값을 가지는 제1 내지 제4 저전압을 출력하며, 상기 제1 저전압을 상기 비트라인 센스앰프를 구동시키는데 사용되고, 상기 제2 저전압은 상기 프리차지신호의 인에이블 전압레벨로 사용되며, 상기 제3 저전압은 상기 제1 및 제2 연결제어신호의 인에이블 전압레벨로 사용되며, 상기 제4 저전압을 상기 단위셀의 모스트랜지스터를 활성화시키는데 사용되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 디코딩 회로부는

상기 다수의 디코딩신호중 임의의 디코딩신호를 제공하기 위한 다수의 비트라인 센스앰브푸에 대응하는 다수의 단위디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 단위 디코딩부는

입력된 어드레스를 디코딩하여 인에이블신호를 제공하는 디코딩부와, 상기 디코딩부를 반전하여 대응하는 비트라인 센스앰프부에 디코딩신호를 출력하기 위한 구동부를 구비하며,

상기 구동부는

게이트로 상기 인에이블신호를 입력받으며, 상기 전원전압을 일측으로 입력받아 출력되는 디코딩신호를 풀업시키기 위한 피모스트랜지스터; 및

게이트로 상기 인에이블신호를 입력받으며, 상기 저전압을 일측으로 입력받아 출력되는 디코딩신호를 풀다운시키기 위한 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 저전압 생성부는

상기 접지전압보다는 낮은 레벨을 가지되, 점차적으로 높아지는 절대값을 가지는 다수의 저전압중 하나를 출력하며, 상기 다수의 단위 디코딩부에 대응하는 다수의 단위 저전압생성부를 구비하여, 대응하는 단위 디코딩부에서 출력되는 디코딩신호에 의해 생성되는 기생 캐패시터를 대응하는 단위 저전압 생성부에서 생성되는 저전압 신호의 저장 캐패시터로 사용하는 것을 특징으로 하는 반도체 메모리 장치.