KR20060062748A - 비트라인 균등화 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자내 비트라인 균등화 회로에 관한 것으로, 특히 디램(DRAM : Dynamic RAM)의 셀 커패시터의 충전값에 따라 변화하는 비트라인을 균등화시키기 위한 회로에 관한 것이다.
본 발명의 비트라인 균등화 회로는, 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인 및 비트바라인; 상기 비트트루라인 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터; 상기 비트트루라인 및 비트바라인에 프리차지 전압을 인가하기 위한 비트라인 프리차지 모스트랜지스터를 포함하며, 상기 균등화 모스트랜지스터, 비트라인 프리차지 모스트랜지스터 및 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어된다.
비트라인 프리차지, 비트라인 균등화, bleq, BLSA, VBLP

Description

비트라인 균등화 회로{BIT LINE EQUALIZATION CIRCUIT}
도 1은 종래 기술에 의한 비트라인 균등화 회로의 회로도,
도 2는 도 1의 비트라인 균등화 회로의 제어 신호들의 타이밍도,
도 3은 본 발명 제1 실시예에 의한 비트라인 균등화 회로의 회로도,
도 4는 도 3의 비트라인 균등화 회로의 제어 신호들의 타이밍도,
도 5는 본 발명의 비트라인 균등화 회로의 배치를 나타낸 구성도,
도 6은 본 발명 제2 실시예에 의한 비트라인 균등화 회로의 회로도,
도 7은 도 6의 비트라인 균등화 회로의 제어 신호들의 타이밍도.
본 발명은 반도체 메모리 소자내 비트라인 균등화 회로에 관한 것으로, 특히 디램(DRAM : Dynamic RAM)의 셀 커패시터의 충전값에 따라 변화하는 비트라인을 균등화시키기 위한 회로에 관한 것이다.
도 1은 종래 기술에 의한 디램 소자내 비트라인 및 비트라인을 균등화하기 위한 구성을 도시하고 있으며, 도 2는 도 1의 각 구성요소에 인가되는 제어신호들의 파형을 도시하고 있다.
워드라인 선택신호에 따라 해당되는 메모리 셀 커패시턴스가 비트라인에 연결되어 비트라인쌍에 상호 전위차를 발생시킨다. 센스엠프 구동 신호가 인에이블되면 상기 비트라인쌍의 전위차는 센스엠프에 의해 증폭된다. 그런데, 비트라인의 용량에 비해 미약한 양을 가지는 기록전하의 낭비를 방지하기 위해, 비트라인 균등화 명령 및 비트라인 선택신호는 워드라인 선택신호의 트랜지션 보다 먼저 트랜지션 된다.
상기 종래기술은 다음과 같은 문제점을 발생시킨다.
첫째, 비트라인 균등화 명령이 디스에이블된 시점부터 센스엠프 구동신호의 인에이블 시점까지 해당 비트라인은 플로팅 상태로 존재하게 되는데, 이 상태에서 인접 비트라인의 센스엠프가 구동되면, 상기 인접 비트라인에 인가된 전압이, 비트라인간에 발생하는 기생 커패시턴스를 통해 상기 플로팅된 비트라인에 영향을 주게 된다. 상기 영향은 플로팅된 비트라인의 프리차지 상태 전위를 변화시키고, 이는 센스엠프의 정상적인 동작을 보장하는 기록전하량을 증가시키는 문제가 있었다. 이 문제점을 극복하기 위해서는 리프레시 간격을 좁혀야 하는데, 좁혀진 리프레시 간격은 디램의 동작효율을 떨어뜨리고 전류소모를 증가시킨다.
둘째, Vcore전압과 프리차지 전압간의 전위차에 비례하여 디램소자의 리프레시 주기가 결정될 수 밖에 없는데, 도시한 회로에서는 프리차지 전압이 (Vcore + Vssa)/2 가 되어, 리프레시 주기를 길게하는데 태생적인 한계가 있었다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 메모리 소자의 리프레시 주기를 길게 가져갈 수 있는 비트라인 균등화 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 메모리 소자의 소비전력을 절감할 수 있는 비트라인 균등화 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비트라인 균등화 회로는, 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인 및 비트바라인; 상기 비트트루라인 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터; 상기 비트트루라인 및 비트바라인에 프리차지 전압을 인가하기 위한 비트라인 프리차지 모스트랜지스터를 포함하며, 상기 균등화 모스트랜지스터, 비트라인 프리차지 모스트랜지스터 및 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원 칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예 1)
도 3에 도시한 바와 같은 본 실시예의 비트라인 균등화 회로는, 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1); 상기 비트트루라인(BL0, BL1) 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터(MEQ0, MEQ1); 상기 비트트루라인(BL0, BL1)에 프리차지 전압을 인가하기 위한 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1); 상기 비트바라인(BLB0, BLB1)에 프리차지 전압(VBLP)을 인가하기 위한 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)를 포함하며,
상기 균등화 모스트랜지스터(MEQ0, MEQ1), 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1) 및 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)는 서로 다른 구동 제어 신호에 의해 제어되는 것을 특징으로 한다.
본 실시예의 비트라인 균등화 회로는 비트라인 프리차지 구간 중 완료시점에서, 상기 균등화 모스트랜지스터(MEQ0, MEQ1), 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1) 및 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)에 대한 제 어 신호들에 대한 디스에이블 타이밍을 조절하여 소비전력의 절감을 도모한다.
도시한 바와 같이, 비트트루라인(BL0, BL1)에 프리차지 전압(VBLP)을 인가하기 위한 모스트랜지스터(MTQ0, MTQ1)와 비트바라인(BLB0, BLB1)에 프리차지 전압(VBLP)을 인가하기 위한 모스트랜지스터(MBQ0, MBQ1)가 서로 다른 제어 신호를 입력받는다. 즉, 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1)을 연결시켜 2 라인의 전위를 일치시키기 위한 균등화 모스트랜지스터(MEQ0, MEQ1)의 제어 신호로 BLEQ가 입력되며, 비트트루라인(BL0, BL1)에 프리차지 전압(VBLP)을 인가하기 위한 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1)의 제어 신호로 BLEQ1가 입력되며, 비트바라인(BLB0, BLB1)에 프리차지 전압(VBLP)을 인가하기 위한 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)의 제어 신호로 BLEQ2가 입력된다.
도 4는 본 실시예의 비트라인 균등화 회로에 대한 제어 신호 및 출력 신호의 파형을 도시하고 있다. 프리차지를 수행하면 비트라인쌍의 전위는 프리차지 전압(VBLP) 레벨을 가진다.
비트라인쌍에 대한 프리차지의 완료시점 부근에서는, 먼저 균등화 모스트랜지스터(MEQ0, MEQ1)에 대한 제어 신호(BLEQ)가 디스에이블된다. 이에 따라 균등화 모스트랜지스터(MEQ0, MEQ1)가 턴오프되고 그 결과 비트라인쌍은 서로 도전적으로 차단된다. 상기 BLEQ 신호의 디스에이블과 거의 동시에 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1)에 대한 제어 신호(BLEQ1)가 디스에이블된다. 이에 따라 비트트루라인 프리차지 모스트랜지스터(MTQ0, MTQ1)가 턴오프되고 그 결과 비트트루라인(BL0, BL1)은 플로팅된다. 다음 워드라인 선택 신호(WL0, WL1)가 인에이블되 어 메모리 셀의 축전전하에 의해 비트라인쌍에 전위차가 발생하게 된다. 다음 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)에 대한 제어 신호(BLEQ2)가 디스에이블된다. 이에 따라 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)가 턴오프되고 그 결과 비트바라인(BLB0, BLB1)은 플로팅된다. 상기 플로팅 상태에서 센스앰프 구동신호(SAP, SAN)가 인에이블되면, 비트라인쌍에 존재하였던 비교적 미약한 전위차는 VCORE 레벨과 VSSB 레벨의 전위차로 증폭된다.
그런데, 도 3에서 보면 기생 커패시턴스가 형성되는 인접하는 양 비트라인은 비트트루라인(BL0, BL1) 하나와 비트바라인(BLB0, BLB1) 하나가 되는 바, 기생 커패시턴스(Cm)가 형성되는 양 비트라인 모두가 플로팅되는 구간은 상기 비트바라인 프리차지 모스트랜지스터(MBQ0, MBQ1)가 턴오프된 시점부터 상기 센스앰프 구동신호(SAP, SAN)가 인에이블되는 시점까지로 종래기술에 비해 많이 줄어들었다. 따라서, 기생 커패시턴스(Cm)에 의한 인접 비트라인간의 전위 영향을 줄일 수 있으며, 이는 센스엠프가 활성화된 인접 비트라인 전위로 인한 프리차지 전위 변동을 방지하는 효과를 가져온다.
프리차지 전위가 안정되면, 종래기술의 불안정한 프리차지 전위를 보상하기 위해 추가로 요구되었던 셀 커패시터 축전전하가 필요치 않게 되어, 정상적인 구동을 위해 최소한 요구되는 셀 커패시터 축전전하량이 작아지게 된다. 이는 프리차지 간격을 보다 넓게 가져가는 것을 허용하게 되어 결국 메모리 소자의 소비전력을 낮추게 되고, 보다 안정적인 메모리 소자의 동작을 보장하게 된다.
도 5는 본 실시예의 비트라인 균등화 회로에 프리차지 전압(VBLP)을 공급하 기 위한 프리차지 전압 생성기의 바람직한 위치를 나타낸 것이다. 일반적인 반도체 메모리 소자는 데이터가 기록되는 메모리 셀 어레이를 중심으로, 그 상하면으로 비트라인에 실린 신호를 증폭하기 위한 비트라인 센스앰프 어레이가 배치되며, 그 좌우 측면으로 상기 메모리 셀 어레이 중 엑세스할 메모리 셀을 선택하기 위한 워드라인 드라이버 어레이가 배치된다. 본 실시예에 의한 비트라인 균등화 회로는 상기 센스엠프 어레이와 상기 메모리 셀 어레이를 연결하는 비트라인 부근에 배치된다. 프리차지 전압 생성기는 상기 비트라인 센스앰프 어레이의 배치 영역과 상기 워드라인 드라이버 어레이의 배치 영역의 겹치는 영역에 배치되는 것이 바람직하다.
(실시예 2)
도 6에 도시한 바와 같은 본 실시예의 비트라인 균등화 회로는, 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1); 상기 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1)의 전위를 일치시키기 위한 균등화 모스트랜지스터(MEQ0, MEQ1); 상기 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1)에 프리차지 전압(VBLP)을 인가하기 위한 비트라인 프리차지 모스트랜지스터(MLQ0, MLQ0', MLQ1, MLQ1')를 포함하며,
상기 균등화 모스트랜지스터(MEQ0, MEQ1), 비트라인 프리차지 모스트랜지스터(MLQ0, MLQ0', MLQ1, MLQ1') 및 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어되며, 상기 비트라인 프리차지 모스트랜지스터(MLQ0, MLQ0', MLQ1, MLQ1')에 의해 공급되는 프리차지 전압(VBLP)은 증폭시의 비트트루라인 전위 및 비트바라인(BLB0, BLB1)의 전위의 중간값보다 낮은 전위를 가지는 것을 특징으로 한다.
본 실시예의 비트라인 균등화 회로는 비트라인 프리차지 구간 중 개시 시점에서, 상기 상기 균등화 모스트랜지스터(MEQ0, MEQ1) 및 비트라인 프리차지 모스트랜지스터(MLQ0, MLQ0', MLQ1, MLQ1')에 대한 제어 신호들에 대한 인에이블 타이밍을 조절하여 소비전력의 절감을 도모한다.
도시한 바와 같이, 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1)을 연결시켜 2 라인의 전위를 일치시키기 위한 균등화 모스트랜지스터(MEQ0, MEQ1)의 제어 신호로 BLEQ1가 입력되며, 비트트루라인(BL0, BL1) 및 비트바라인(BLB0, BLB1)에 프리차지 전압(VBLP1)을 인가하기 위한 프리차지 모스트랜지스터의 제어 신호로 BLEQ2가 입력된다.
도 7는 본 실시예의 비트라인 균등화 회로에 대한 제어 신호 및 출력 신호의 파형을 도시하고 있다. 프리차지 수행후 비트라인쌍의 전위는 프리차지 전압(VBLP) 레벨을 가진다. 비트라인쌍의 전위가 워드라인을 활성화시켜 메모리 셀을 연결하면, 비트라인쌍의 전위는 셀 커패시터의 축전전하에 의해 BLT 와 BLB값을 가지게 된다. 센스엠프가 구동하면 비트라인쌍의 전위는 다시 VCORE 레벨과 VSSB 레벨로 벌어지게 되고, 이후 본 실시예의 사상에 따른 비트라인 프리차지(균등화)를 수행한다.
비트라인쌍에 대한 프리차지가 수행되면, 먼저 균등화 모스트랜지스터(MEQ0, MEQ1)에 대한 제어 신호(BLEQ1)가 인에이블된다. 이에 따라 균등화 모스트랜지스터(MEQ0, MEQ1)가 턴온되고 그 결과 비트라인쌍의 전위는 (VCORE+VSSB)/2 값으로 균등화된다.
상기 상태에서 프리차지 모스트랜지스터에 대한 제어신호(BLEQ2)가 인에이블된다. 이에 따라 프리차지 모스트랜지스터가 턴온되어 프리차지 전압(VBLP1)이 비트라인쌍에 인가되며, 그 결과 비트라인쌍의 전위는 (VCORE+VSSB)/2 값보다 낮은 프리차지 전압(VBLP) 레벨을 가지게 된다.
도 5는 본 실시예의 비트라인 균등화 회로에 프리차지 전압(VBLP)을 공급하기 위한 프리차지 전압 생성기의 바람직한 위치를 나타낸 것이다. 일반적인 반도체 메모리 소자는 데이터가 기록되는 메모리 셀 어레이를 중심으로, 그 상하면으로 비트라인에 실린 신호를 증폭하기 위한 비트라인 센스앰프 어레이가 배치되며, 그 좌우 측면으로 상기 메모리 셀 어레이 중 엑세스할 메모리 셀을 선택하기 위한 워드라인 드라이버 어레이가 배치된다. 본 실시예에 의한 비트라인 균등화 회로는 상기 센스엠프 어레이와 상기 메모리 셀 어레이를 연결하는 비트라인 부근에 배치된다. 프리차지 전압 생성기는 상기 비트라인 센스앰프 어레이의 배치 영역과 상기 워드라인 드라이버 어레이의 배치 영역의 겹치는 영역에 배치되는 것이 바람직하다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명의 제1 실시예에 따른 비트라인 균등화 회로를 실시함에 의해, 메모리 소자의 리프레시 주기를 길게 가져갈 수 있는 효과가 있다.
또한, 본 발명의 제2 실시예에 따른 비트라인 균등화 회로를 실시함에 의해, 메모리 소자의 소비전력을 절감할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인 및 비트바라인;
    상기 비트트루라인 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터;
    상기 비트트루라인 및 비트바라인에 프리차지 전압을 인가하기 위한 비트라인 프리차지 모스트랜지스터를 포함하며,
    상기 균등화 모스트랜지스터, 비트라인 프리차지 모스트랜지스터 및 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어되는 비트라인 균등화 회로.
  2. 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인 및 비트바라인;
    상기 비트트루라인 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터;
    상기 비트트루라인에 프리차지 전압을 인가하기 위한 비트트루라인 프리차지 모스트랜지스터;
    상기 비트바라인에 프리차지 전압을 인가하기 위한 비트바라인 프리차지 모 스트랜지스터를 포함하며,
    상기 균등화 모스트랜지스터, 비트트루라인 프리차지 모스트랜지스터 및 비트바라인 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어되는 비트라인 균등화 회로.
  3. 제2항에 있어서, 비트라인에 대한 프리차지 수행 완료 시점에는,
    상기 비트트투라인 프리차지 모스트랜지스터의 구동 제어 신호와는 비트바라인 프리차지 모스트랜지스터의 구동 제어 신호의 디스에이블 시점이 서로 상이한 비트라인 균등화 회로.
  4. 반도체 메모리 소자 내에서 엑세스되는 메모리 셀의 기록값에 따라 전위차를 가지는 비트트루라인 및 비트바라인;
    상기 비트트루라인 및 비트바라인의 전위를 일치시키기 위한 균등화 모스트랜지스터;
    상기 비트트루라인 및 비트바라인에 프리차지 전압을 인가하기 위한 비트라인 프리차지 모스트랜지스터를 포함하며,
    상기 균등화 모스트랜지스터, 비트라인 프리차지 모스트랜지스터 및 프리차지 모스트랜지스터는 서로 다른 구동 제어 신호에 의해 제어되며,
    상기 비트라인 프리차지 모스트랜지스터에 의해 공급되는 프리차지 전압은 증폭시의 비트트루라인 전위 및 비트바라인의 전위의 중간값보다 낮은 전위를 가지는 비트라인 균등화 회로.
  5. 제4항에 있어서,
    비트라인에 대한 프리차지의 수행 개시 시점에는, 상기 균등화 모스트랜지스터가 먼저 턴온되고, 상기 프리차지 모스트랜지스터가 나중에 턴온되는 비트라인 균등화 회로.
  6. 데이터가 기록되는 메모리 셀 어레이;
    제1항 내지 제5항 중 어느 한 항에 따른 비트라인 균등화 회로를 포함하는 비트라인; 및
    상기 메모리 셀 어레이의 아래쪽에 배치되며, 비트라인에 실린 신호를 증폭하기 위한 비트라인 센스앰프 어레이;
    상기 메모리 셀 어레이의 측면에 배치되며, 상기 메모리 셀 어레이 중 엑세스할 메모리 셀을 선택하기 위한 워드라인 드라이버 어레이; 및
    상기 비트라인 센스앰프 어레이의 배치 영역과 상기 워드라인 드라이버 어레이의 배치 영역의 겹치는 영역에 배치되며, 상기 비트라인 균등화 회로에 프리차지 전압을 공급하기 위한 프리차지 전압 생성기
    를 포함하는 반도체 메모리 소자.
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