KR100835279B1 - 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치 - Google Patents

수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치 Download PDF

Info

Publication number
KR100835279B1
KR100835279B1 KR1020060085270A KR20060085270A KR100835279B1 KR 100835279 B1 KR100835279 B1 KR 100835279B1 KR 1020060085270 A KR1020060085270 A KR 1020060085270A KR 20060085270 A KR20060085270 A KR 20060085270A KR 100835279 B1 KR100835279 B1 KR 100835279B1
Authority
KR
South Korea
Prior art keywords
memory cell
drain
bit lines
cell array
source
Prior art date
Application number
KR1020060085270A
Other languages
English (en)
Other versions
KR20080021974A (ko
Inventor
박덕하
송기환
김진영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060085270A priority Critical patent/KR100835279B1/ko
Priority to US11/797,867 priority patent/US7843750B2/en
Publication of KR20080021974A publication Critical patent/KR20080021974A/ko
Application granted granted Critical
Publication of KR100835279B1 publication Critical patent/KR100835279B1/ko
Priority to US12/955,090 priority patent/US8274810B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Abstract

본 발명은 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 제1워드 라인들과 복수개의 비트 라인사이에 연결된 복수개의 제1메모리 셀들을 구비하며, 복수개의 제1메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제1서브 메모리 셀 어레이, 복수개의 제2워드 라인들과 복수개의 반전 비트 라인사이에 연결된 복수개의 제2메모리 셀들로 구성되며, 복수개의 제2메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제2서브 메모리 셀 어레이, 및 복수개의 비트 라인들 각각의 양측 및 복수개의 반전 비트 라인들 각각의 양측에 배치되어 복수개의 비트 라인들 및 복수개의 반전 비트 라인들 각각의 양측에서 복수개의 비트 라인들 및 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부로 구성되어 있다.

Description

수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체 메모리 장치{Semiconductor memory device comprising transistor of vertical channel structure}
도1a, b는 종래의 수직 채널 구조를 가지는 트랜지스터를 구비하는 동적 메모리 셀들의 일예의 구조를 나타내는 것이다.
도1c는 도1a, b에 나타낸 구조의 등가 회로를 나타내는 것이다.
도2는 종래의 반도체 메모리 장치의 일예의 배치를 나타내는 것이다.
도3은 도2에 나타낸 센스 증폭부의 일예의 배치를 나타내는 것이다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 배치를 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도6은 도3 및 도4에 나타낸 메모리 셀 어레이의 프리차지부의 일실시예의 구성을 나타내는 것이다.
도7은 도6에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것이다.
도8은 도3 및 도4에 나타낸 메모리 셀 어레이의 프리차지부의 다른 실시예의 구성을 나타내는 것이다.
도9는 도8에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것이다.
도10은 도7 및 도9에 나타낸 PMOS센스 증폭기 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 것이다.
도11은도7 및 도9에 나타낸 메모리 셀 어레이의 각 블록의 트랜지스터의 구조를 나타내는 단면도이다.
도12는 도7 및 도9에 나타낸 반도체 메모리 장치의 센스 증폭부의 실시예의 배치를 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 수직 채널 구조를 가지는 MOS트랜지스터를 구비하는 반도체 메모리 장치에 관한 것이다.
종래의 수직 채널 구조를 가지는 MOS(Metal-Oxide Semiconductor)트랜지스터는 수평 채널 구조를 가지는 MOS트랜지스터에 비해서 단위 면적당 많은 개수를 집적화하는 것이 가능하다.
그래서, 반도체 메모리 장치의 고용량화 및 고집적화를 위하여 수직 채널 구조를 가지는 MOS트랜지스터를 이용하여 메모리 셀을 제조하는 기술이 공개되어 있다.
도1a, b는 종래의 수직 채널 구조를 가지는 트랜지스터를 구비하는 동적 메모리 셀들의 일예의 구조를 나타내는 것으로, 도1a는 동적 메모리 셀들의 구조를 나타내는 사시도를, 도1b는 도1a의 동적 메모리 셀들을 X-X'방향으로 자른 단면도 를 나타내는 것이다.
도1a, b에 나타낸 동적 메모리 셀들은 p형의 반도체 기판(10), p형의 반도체 기판(10)의 상부에 매트릭스 형태로 소정 간격 이격되어 형성된 원통형의 p형의 채널들(12), 채널들(12) 각각을 둘러싸면서 형성된 n+형의 게이트들(14), 가로 방향(비트 라인 방향)으로 인접한 채널들(12)사이 및 하부에 형성되는 n+형의 드레인들(16), 채널들(12) 각각의 상부에 형성된 n+형의 소오스들(18), 게이트들(14) 각각을 둘러싸면서 형성되고, 세로 방향(워드 라인 방향)으로 인접한 게이트들(14)을 접속하는 워드 라인들(22), 및 소오스들(18) 각각의 상부에 소오스들(18) 각각과 접속되는 원통형의 스토리지 전극들(24), 원통형의 스토리지 전극들(24) 각각의 내부에 스토리지 전극과 절연되게 형성된 막대형의 플레이트 전극들(26), 및 플레이트 전극들(26)을 공통으로 접속하는 판상형의 전극(28)으로 이루어져 있다. 도시하지는 않았지만, n+형의 드레인들(18)이 비트 라인으로 이용된다.
도1a, b에 나타낸 구조는 국내 특허 공개번호 제2006-41415호에 공개되어 있는 내용을 기초로 한 것이다.
도1c는 도1a, b에 나타낸 동적 메모리 셀들의 구조에 대한 등가 회로를 나타내는 것으로, 워드 라인들(WLi, WLi+1, WLi+2) 각각과 비트 라인들(BLi, BLi+1, BLi+2) 각각의 사이에 메모리 셀(MC)이 배치되며, 메모리 셀(MC)은 NMOS트랜지스터(N)와 캐패시터(C)로 이루어져 있다. NMOS트랜지스터(N)는 하나의 채널(12), 하나의 게이트(14), 하나의 드레인(16), 및 하나의 소오스(18)로 이루어지며, 캐패시터(C)는 하나의 스토리지 전극(24) 및 하나의 플레이트 전극(26)으로 이루어져 있 다.
도1a, b, c에 나타낸 종래의 반도체 메모리 장치의 동적 메모리 셀은 NMOS트랜지스터(N)를 수직 채널 구조를 가지는 트랜지스터로 형성하고, NMOS트랜지스터(N)의 상부에 캐패시터(C)를 형성하기 때문에 종래의 수평 채널 구조를 가지는 트랜지스터를 이용한 동적 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 집적도를 높일 수 있다.
도2는 종래의 반도체 메모리 장치의 일예의 배치를 나타내는 것으로, 메모리 셀 어레이(50), 컬럼 디코더(52), 및 로우 디코더(54)로 구성되고, 메모리 셀 어레이(50)는 서브 메모리 셀 어레이들(SMCA), 센스 증폭부들(SA), 서브 워드 라인 드라이버부들(SWD), 및 접합부(CJ)를 구비하여 구성되고, 센스 증폭부들(SA)은 프리차지 회로(P)를 구비하고, 서브 워드 라인 드라이버들(SWD)은 드라이버(D)를 구비하여 구성되어 있다.
도2에서, PX는 대표적인 하나의 워드 라인 선택신호를, NWE는 대표적인 하나의 메인 워드 라인 신호를, CSL은 대표적인 하나의 컬럼 선택 신호를, WL은 대표적인 하나의 워드 라인을, BL1, BL1B은 폴디브 비트 라인 구조의 대표적인 한쌍의 비트 라인을, BL2는 오픈 비트 라인 구조의 대표적인 한쌍의 비트 라인을 각각 나타낸다. 도2에 나타낸 폴디드 비트 라인 구조와 오픈 비트 라인 구조는 하나의 반도체 메모리 장치에 함께 적용되어 사용되지는 않으며, 단지 설명의 편의를 위하여 함께 도시한 것뿐이다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이들(SMCA) 각각은 워드 라인(WL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하여 데이터를 저장한다. 센스 증폭부들(SA) 각각은 비트 라인(BL)과 반전 비트 라인(미도시)의 데이터를 증폭한다. 센스 증폭부들(SA) 각각은 프리차지 회로(P)를 구비하며, 비트 라인이 폴디드 비트 라인 구조를 가지는 경우 및 오픈 비트 라인 구조를 가지는 경우에는 해당 서브 메모리 셀 어레이(SMCA)의 일측에 배치된 하나씩의 프리차지 회로(P)에 의해서 해당 서브 메모리 셀 어레이(SMCA)의 해당 비트 라인쌍((BL1, BL1B), (BL2, BL2B))을 프리차지한다. 서브 워드 라인 드라이버들(SWD) 각각은 드라이버(D)에 의해서 워드 라인 선택신호(PX)과 메인 워드 라인 신호(NWE)을 조합하여 해당 서브 메모리 셀 어레이(SMCA)의 해당 워드 라인(WL)을 선택한다. 접합부(CJ)는 드라이버(미도시)를 구비하여 워드 라인 선택신호(PX)을 구동한다. 컬럼 디코더(12)는 라이트 신호(WR) 및 리드 신호(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(CSL1 ~ CSLm)을 발생한다. 로우 디코더(14)는 액티브 신호(ACT)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 워드 라인 선택신호(PX)을 발생하고, 제2로우 어드레스(RA2)를 디코딩하여 메인 워드 라인 선택신호(NWE)를 발생한다.
도3은 도2에 나타낸 센스 증폭부의 일예의 배치를 나타내는 것으로, k개의 비트 라인쌍들((BL1, BL1B) ~ (BLk, BLkB))에 대한 회전 센스 증폭기 구조를 가지는 센스 증폭부의 배치를 나타내는 것으로, 센스 증폭기들(SA1 ~ SAk) 각각 및 프리차지 회로들(P1 ~ Pk) 각각은 비트 라인쌍들((BL1, BL1B) ~ (BLk, BLkB)) 각각에 연결된다. 도3에서, 컬럼 선택 게이트부(CSG)가 센스 증폭부(SA)의 양측에 배치되 고, 컬럼 선택 게이트부(CSG)의 사이에 k/2개씩의 센스 증폭기들(SA1 ~ SA(k/2), SA(k/2+1) ~ SAk)이 상하로 배치되어 있다. 그리고, k/2개의 프리차지 회로들(P1 ~ P(k/2))이 k/2개의 센스 증폭기들(SA1 ~ SA(k/2))의 상부에 배치되고, k/2개의 프리차지 회로들(P(k/2+1) ~ Pk)이 k/2개의 센스 증폭기들(SA(k/2+1) ~ SAk)의 하부에 배치되어 있다. 도시하지는 않았지만, 프리차지 회로들(P1 ~ Pk) 각각은 3개의 NMOS트랜지스터들을 구비하여 구성된다.
도2에 나타낸 종래의 반도체 메모리 장치의 센스 증폭부가 회전 센스 증폭기 구조를 가지고 배치되는 경우에, 3개의 NMOS트랜지스터들로 이루어진 프리차지 회로들(P1 ~ Pk) 각각이 배치되는 영역의 가로 방향의 길이(d)에 의해서 센스 증폭부(SA)의 가로 방향의 길이를 줄이는데 한계가 있다. 즉, 센스 증폭기들(SA1 ~ SAk) 각각의 가로 방향의 길이를 줄일 수 있음에도 불구하고, 프리차지 회로들(P1 ~ Pk) 각각이 배치되는 영역의 가로 방향의 길이(d)를 줄이는데 한계가 있으므로 인해서 센스 증폭부(SA)의 레아아웃 면적을 줄이는데 한계가 있다.
그리고, 도1a, b, c에 나타낸 수직 채널 구조를 가지는 NMOS트랜지스터를 이용한 메모리 셀을 도2에 나타낸 종래의 반도체 메모리 장치에 적용하게 되면 비트 라인 및 워드 라인의 기생 성분이 커지게 되어 동작 특성이 저하되게 된다는 문제가 있다.
예를 들면, 도2의 비트 라인(BL)의 기생 성분이 커지게 됨으로써 도2의 프리차지 회로(P)에 의해서 비트 라인(BL)을 프리차지 전압 레벨로 프리차지하는 시간이 오래 걸리게 되고, 또한, 워드 라인(WL)의 기생 성분이 커지게 됨으로써 도2의 서브 워드 라인 드라이버(D)에 의해서 워드 라인(WL)을 원하는 레벨로 구동하는 시간이 오래 걸리게 된다. 이를 위하여 서브 워드 라인 드라이버의 구동 능력을 증가시키기 위하여 드라이버의 크기를 증가시킬 수도 있으나 드라이버의 크기가 커지게 되면 배치 면적이 증가되기 때문에 좋은 방법이 될 수 없다.
따라서, 수직 채널 구조를 가지는 NMOS트랜지스터를 이용한 메모리 셀을 구비하는 반도체 메모리 장치를 위한 새로운 배치 방법 및 구성이 필요하게 되었다.
본 발명의 목적은 비트 라인 및 워드 라인의 기생 성분을 줄일 수 있는 배치를 가지는 수직 채널 트랜지스터를 가지는 트랜지스터를 이용한 메모리 셀을 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 제1워드 라인들과 복수개의 비트 라인사이에 연결된 복수개의 제1메모리 셀들을 구비하며, 상기 복수개의 제1메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제1서브 메모리 셀 어레이, 복수개의 제2워드 라인들과 복수개의 반전 비트 라인사이에 연결된 복수개의 제2메모리 셀들을 구비하며, 상기 복수개의 제2메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제2서브 메모리 셀 어레이, 및 상기 복수개의 비트 라인들 각각의 양측 및 상기 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 제1워드 라인들과 복수개의 비트 라인사이에 연결된 복수개의 제1메모리 셀들을 구비하며, 상기 복수개의 제1메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제1서브 메모리 셀 어레이, 복수개의 제2워드 라인들과 복수개의 반전 비트 라인사이에 연결된 복수개의 제2메모리 셀들을 구비하며, 상기 복수개의 제2메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제2서브 메모리 셀 어레이, 및 상기 복수개의 비트 라인들 각각의 양측 및 상기 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 메모리 셀 어레이, 및 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스 신호를 발생하고, 상기 디코딩된 로우 어드레스 신호를 입력하여 메인 워드 라인들을 구동하는 로우 어드레스 디코더 및 워드 라인 드라이버를 구비하는 것을 특징으로 한다. 상기 로우 어드레스 디코더 및 워드 라인 드라이버는 상기 메모리 셀 어레이의 일측에 상기 비트 라인이 배치되는 방향으로 배치되거나, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는 상기 메모리 셀 어레이의 중앙에 상기 비트 라인이 배치되는 방향으로 배치되는 것을 특징으로 한다. 상기 메모리 셀 어레이는 상기 워드 라인이 배치되는 방향으로 배치되는 상기 센스 증폭부사이에 상기 센스 증폭부로 인가되는 신호를 구동하기 위한 접합부를 추가적으로 구비하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 컬럼 어드레스를 디코딩하여 컬럼 선택 신호 라인들을 구동하는 컬럼 선택신호들을 발생하는 컬럼 디코더를 추가적으로 구비하고, 상기 메모리 셀 어레이는 상기 컬럼 선택신호들에 응답하여 상기 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부를 추가적으로 구비하는 것을 특징으로 한다.
상기 제1형태의 반도체 메모리 장치 및 상기 제2형태의 메모리 셀 어레이는 상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응하는 상기 복수개의 반전 비트 라인들 각각으로 이루어진 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부, 및 상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응하는 상기 복수개의 반전 비트 라인들 각각의 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 추가적으로 구비하는 것을 특징으로 한다.
상기 프리차지부는 상기 제1서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터, 상기 제1서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터, 상기 제2서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프라차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터, 및 상기 제2서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 데이터 입출력 게이트부는 컬럼 선택신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제5NMOS트랜지스터, 및 상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제6NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 복수개의 워드 라인들 각각은 메인 워드 라인, 및 상기 메인 워드 라인에 연결된 소정 개수의 분리된 워드 라인들을 구비하는 것을 특징으로 한다.
상기 수직 채널 구조를 가지는 트랜지스터, 및 상기 수직 채널 구조를 가지는 제1 내지 제6NMOS트랜지스터들 각각은 반도체 기판상에 수직으로 형성된 p형의 채널, 상기 반도체 기판에 상기 p형의 채널의 하부에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 한다.
상기 센스 증폭부는 복수개의 센스 증폭기들을 구비하며, 상기 제1 및 제2워드 라인들과 상기 비트 라인쌍들이 직교하는 방향으로 배치되고, 상기 제1서브 메모리 셀 어레이와 상기 제2서브 메모리 셀 어레이가 상기 비트 라인쌍과 동일한 방향으로 배치되고, 상기 복수개의 센스 증폭기들의 소정 개수씩의 센스 증폭기들이 상기 제1메모리 셀 어레이 블록과 상기 제2메모리 셀 어레이 블록사이에 상기 비트 라인과 동일한 방향으로 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 복수개의 제1워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하며, 상기 복수개의 메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 서브 메모리 셀 어레이, 및 상기 복수개의 비트 라인쌍들중 복수개의 비트 라인들 각각의 양측 및 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제4형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이들, 상기 서브 메모리 셀 어레이들 각각의 양측에서 상기 복수개의 비트 라인쌍들을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 프리차지부사이에서 상기 복수개의 비트 라인쌍들사이의 전압 차를 증폭하는 센스 증폭부를 구비하고, 상기 워드 라인과 상기 비트 라인쌍이 직교하면서 배치되고, 상기 서브 메모리 셀 어레이, 상기 프리차지부, 상기 센스 증폭부, 및 상기 프리차지부가 상기 비트 라인쌍과 동일한 방향으로 순서대로 반복적으로 배치되고, 상기 서브 메모리 셀 어레이, 상기 프리차지부, 상기 센스 증폭부가 상기 워드 라인과 동일한 방향으로 반복적으로 배치되는 메모리 셀 어레이, 및 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스 신호를 발생하고, 상기 디코딩된 로우 어드레스 신호를 입력하여 메인 워드 라인들을 구동하는 로우 어드레스 디코더 및 워드 라인 드라이버를 구비하는 것을 특징으로 한다. 상기 로우 어드레스 디코더 및 워드 라인 드라이버는 상기 메모리 셀 어레이의 일측에 상기 비트 라인이 배치되는 방향으로 배치되는 것을 특징으로 하고, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는 상기 메모리 셀 어레이의 중앙에 상기 비트 라인이 배치되는 방향으로 배치되는 것을 특징으로 하고, 상기 메모리 셀 어레이는 상기 워드 라인이 배치되는 방향으로 배치되는 상기 센스 증폭부사이에 상기 센스 증폭부로 인가되는 신호를 구동하기 위한 접합부를 추가적으로 구비하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 컬럼 어드레스를 디코딩하여 컬럼 선택 신호 라인들을 구동하는 컬럼 선택신호들을 발생하는 컬럼 디코더를 추가적으로 구비하고, 상기 메모리 셀 어레이는 상기 컬럼 선택신호에 응답하여 상기 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부를 추가적으로 구비하는 것을 특징으로 한다.
상기 프리차지부는 상기 서브 메모리 셀 어레이의 일측에 배치되며, 상기 복 수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터, 상기 서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 데이터 입출력 게이트부는 상기 컬럼 선택신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인사이에 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터, 및 상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인사이에 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 서브 메모리 셀 어레이들 각각의 상기 복수개의 워드 라인들 각각은 소정 개수의 분리된 워드 라인들을 구비하고, 상기 소정 개수의 분리된 워드 라인들 각각은 상기 메인 워드 라인들중 대응하는 하나의 메인 워드 라인에 연결되는 것을 특징으로 한다.
상기 수직 채널 구조를 가지는 트랜지스터, 상기 수직 채널 구조를 가지는 제1 내지 제4NMOS트랜지스터들 각각은 반도체 기판상에 수직으로 형성된 p형의 채 널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 한다.
상기 센스 증폭부는 상기 복수개의 비트 라인쌍들 각각의 전압 차를 증폭하기 위한 복수개의 센스 증폭기들을 구비하고, 상기 복수개의 센스 증폭기들의 소정 개수씩의 센스 증폭기들을 상기 서브 메모리 셀 어레이들사이에 상기 비트 라인과 동일한 방향으로 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 배치를 나타내는 것으로, 하나의 메모리 셀 어레이 뱅크에 대한 구성을 나타내는 것이다.
도4에 나타낸 반도체 메모리 장치는 메모리 셀 어레이(60), 컬럼 디코더(62), 로우 디코더(64), 및 워드 라인 드라이버(66)로 구성되고, 메모리 셀 어레이(60)는 서브 메모리 셀 어레이들(SMCA), 센스 증폭부들(SA), 및 접합부(CJ)를 구비하여 구성되고, 센스 증폭부들(SA) 각각은 프리차지부(PRE)를 구비하고, 프리차지부(PRE) 각각은 프리차지 회로(P)를 구비하고, 워드 라인 드라이버(66)는 드라이버(D)를 구비하여 구성되어 있다.
도4에서, CSL은 대표적인 하나의 컬럼 선택 신호를, NWL은 대표적인 하나의 메인 워드 라인을, DWL은 분할된 워드 라인들을, BL1, BL1B은 폴디브 비트 라인 구 조의 대표적인 한쌍의 비트 라인을, BL2, BL2B는 오픈 비트 라인 구조의 대표적인 한쌍의 비트 라인을 각각 나타낸다. 도3에 나타낸 폴디드 비트 라인 구조와 오픈 비트 라인 구조는 하나의 반도체 메모리 장치에 함께 적용되어 사용되지는 않으며, 단지 설명의 편의를 위하여 함께 도시한 것뿐이다.
도4에 나타낸 본 발명의 반도체 메모리 장치의 배치를 설명하면 다음과 같다.
컬럼 디코더(62)가 메모리 셀 어레이(60)의 일측에 메인 워드 라인(NWL)과 동일한 방향으로 배치되고, 로우 디코더(64)가 메모리 셀 어레이(60)의 타측에 컬럼 선택 신호 라인(CSL)과 동일한 방향으로 배치되어 있다. 메인 워드 라인(NWL)은 분할된 워드 라인(WL)과 동일 방향으로 배치되고, 비트 라인쌍들(BL1, BL1B, BL2, BL2B)은 컬럼 선택 신호 라인(CSL)과 동일 방향으로 배치되고, 메인 워드 라인(NWL)과 컬럼 선택 신호 라인(CSL)는 직교하는 방향으로 배치되어 있다. 메모리 셀 어레이(60)는 서브 메모리 셀 어레이(SMCA)와 센스 증폭기(SA)가 교대로 반복적으로 배치된 메모리 셀 어레이 블록들(60-1 ~ 60-j)을 구비하고, 인접한 2개의 메모리 셀 어레이 블록들(60-1 ~ 60-j)사이에 접합부(CJ)를 구비하여 구성되어 있다. 즉, 인접한 2개의 메모리 셀 어레이 블록들(60-1 ~ 60-j)사이에 배치되어 있던 도2의 서브 워드 라인 드라이버들(SWD)이 제거되어 배치되어 있다. 그리고, 서브 메모리 셀 어레이(SMCA)에 메인 워드 라인(NWL)과 연결되는 소정 개수의 분할된 워드 라인들(DWL)이 배치되어 있다. 프리차지부(PRE)의 프리차지 회로(P)가 서브 메모리 셀 어레이(SMCA)의 양측에 배치되어 있다. 즉, 도2의 프리차지 회로(P)가 서브 메 모리 셀 어레이(SMCA)의 일측에 배치되어 있는 것과 달리 양측에 배치되어 있다.
도4에 나타낸 블록들중 도2에 나타낸 블록들과 동일한 블록들의 기능은 도2의 설명을 참고로 하면 될 것이고, 여기에서는 추가되거나 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
로우 디코더(64)는 로우 어드레스(RA)를 디코딩하여 디코딩된 로우 어드레스를 발생한다. 워드 라인 드라이버(66)는 드라이버(D)가 디코딩된 로우 어드레스 각각에 응답하여 메인 워드 라인(NWL)을 구동한다. 프리차지부(PRE) 각각의 프리차지 회로(P)는 비트 라인들(BL1, BL1B, BL2, BL2B) 각각의 양측에서 비트 라인들(BL1, BL1B, BL2, BL2B) 각각을 프리차지 전압 레벨로 프리차지한다.
도4에 나타낸 본 발명의 반도체 메모리 장치는 서브 메모리 셀 어레이(SMCA)에 소정 개수의 분할된 워드 라인들을 배치함으로써 워드 라인의 기생 저항이 작아지게 되어 워드 라인을 원하는 레벨로 빠르게 구동하는 것이 가능하고, 비트 라인들(BL1, BL1B, BL2, BL2B) 각각을 2개씩의 프리차지 회로(P)에 의해서 프리차지하게 됨으로써 비트 라인의 기생 저항이 커지게 되더라도 빠르게 원하는 프리차지 전압 레벨로 프리차지하는 것이 가능하다. 이에 따라, 장치의 동작 특성이 저하되지 않게 된다.
도5는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것으로, 하나의 메모리 셀 어레이 뱅크에 대한 구성을 나타내는 것이다.
도5에 나타낸 반도체 메모리 장치는 제1 및 제2메모리 셀 어레이들(70-1, 70-2), 컬럼 디코더(72), 로우 디코더(74), 및 제1 및 제2워드 라인 드라이버 들(76-1, 76-2)로 구성되고, 제1 및 제2메모리 셀 어레이들(70-1, 70-2) 각각은 서브 메모리 셀 어레이들(SMCA), 센스 증폭부들(SA), 및 접합부(CJ)를 구비하여 구성되고, 센스 증폭부들(SA)은 프리차지부(PRE)를 구비하고, 프리차지부(PRE) 각각은 프리차지 회로(P)를 구비하여 구성되고, 제1 및 제2워드 라인 드라이버들(76-1, 76-2) 각각은 짝수번째 및 홀수번째 워드 라인 드라이버들로 구성되고, 짝수번째 및 홀수번째 워드 라인 드라이버들 각각은 드라이버(D)를 구비하여 구성되어 있다.
도5에서, CSL은 대표적인 하나의 컬럼 선택 신호를, NWL1은 제1 및 제2메모리 셀 어레이들(70-1, 70-2) 각각의 대표적인 하나씩의 홀수번째 메인 워드 라인을, NWL2는 제1 및 제2메모리 셀 어레이들(70-1, 70-2) 각각의 대표적인 하나씩의 짝수번째 메인 워드 라인을, DWL은 서브 메모리 셀 어레이(SMCA) 각각에 배치되는 분할된 워드 라인들을, BL1, BL1B은 폴디브 비트 라인 구조의 대표적인 한쌍의 비트 라인을, BL2, BL2B는 오픈 비트 라인 구조의 대표적인 한쌍의 비트 라인을 각각 나타낸다. 도4에 나타낸 폴디드 비트 라인 구조와 오픈 비트 라인 구조는 하나의 반도체 메모리 장치에 함께 적용되어 사용되지는 않으며, 단지 설명의 편의를 위하여 함께 도시한 것뿐이다.
도5에 나타낸 본 발명의 반도체 메모리 장치의 배치를 설명하면 다음과 같다.
제1메모리 셀 어레이(70-1)와 제2메모리 셀 어레이(70-2)가 분리되어 배치되고, 로우 디코더(74)는 1메모리 셀 어레이(70-1)와 제2메모리 셀 어레이(70-2)의 사이에 컬럼 선택 신호 라인(CSL)과 동일한 방향으로 배치되고, 컬럼 디코더(72)는 제1 및 제2메모리 셀 어레이들(70-1, 70-2)의 일측에 메인 워드 라인(NWL)과 동일한 방향으로 배치되어 있다. 로우 디코더(74)와 제1메모리 셀 어레이(70-1)의 사이에 컬럼 선택 신호 라인(CSL)과 동일한 방향으로 제1워드 라인 드라이버(76-1)가 배치되고, 로우 디코더(74)와 제2메모리 셀 어레이(70-2)의 사이에 컬럼 선택 신호 라인(CSL)과 동일한 방향으로 제2워드 라인 드라이버(76-2)가 배치되어 있다. 제1 및 제2메모리 셀 어레이들(70-1, 70-2) 각각은 도4의 메모리 셀 어레이(60)와 동일하게 배치되어 있다. 즉, 제1 및 제2메모리 셀 어레이들(70-1, 70-2) 각각은 서브 메모리 셀 어레이(SMCA)와 센스 증폭기(SA)가 교대로 반복적으로 배치된 메모리 셀 어레이 블록들((70-11 ~ 70-1j), (70-21 ~ 70-2j))을 구비하고, 인접한 2개의 메모리 셀 어레이 블록들((70-11 ~ 70-1j), (70-21 ~ 70-2j)) 각각의 사이의 센스 증폭부들(SA) 각각과 대응되는 위치에 접합부(CJ)가 배치되어 있다. 도4와 마찬가지로, 서브 메모리 셀 어레이(SMCA)에 메인 워드 라인(NWL)과 연결되는 소정 개수의 분할된 워드 라인들(DWL)이 배치되고, 프리차지부(PRE)가 서브 메모리 셀 어레이들(SMCA) 각각의 양측에 배치되어 있다.
도5에 나타낸 본 발명의 반도체 메모리 장치는 서브 메모리 셀 어레이(SMCA)에 소정 개수의 분할된 워드 라인들을 배치함으로써 워드 라인의 기생 저항이 작아지게 되어 워드 라인을 원하는 레벨로 빠르게 구동하는 것이 가능하고, 비트 라인들(BL1, BL1B, BL2, BL2B) 각각을 2개씩의 프리차지 회로(P)에 의해서 프리차지하게 됨으로써 비트 라인의 기생 저항이 커지게 되더라도 빠르게 프리차지하는 것이 가능하다. 이에 따라, 장치의 동작 특성이 저하되지 않게 된다.
도6은 도3 및 도4에 나타낸 메모리 셀 어레이의 프리차지부의 일실시예의 구성을 나타내는 것으로, 비트 라인이 폴디드 비트 라인 구조를 가지는 경우의 구성을 나타내는 것이다.
도6에 도시된 바와 같이, 비트 라인들(BL) 및 반전 비트 라인들(BLB) 각각의 양측에, 즉, 서브 메모리 셀 어레이 블록들(SMCA) 각각의 양측에 NMOS트랜지스터(N)로 구성된 프리차지 회로가 배치되어 있다.
프리차지 회로들 각각은 프리차지 제어신호(VPRE)에 응답하여 NMOS트랜지스터(N)가 온되어 해당 비트 라인 및 해당 반전 비트 라인의 양측에서 해당 비트 라인 및 해당 반전 비트 라인을 프리차지 전압(VBL) 레벨로 프리차지한다.
도7은 도6에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것으로, 서브 메모리 셀 어레이 블록(SMCA)이 k개의 서브 블록들(SMCA1 ~ SMCAk)로 나뉘어지고, i개의 메인 워드 라인들(NWL1 ~ NWLi) 각각이 k개의 분리된 워드 라인들((DWL11 ~ DWL1k) ~ (DWLi1 ~ DWLik)) 각각에 연결되고, k개의 서브 블록들(SMCA1 ~ SMCAk) 각각이 i개의 분리된 워드 라인들((DWL11 ~ DWLik) ~ (DWL1k ~ DWLik)) 각각과 비트 라인쌍들(BL, BLB) 각각의 사이에 연결된 메모리 셀(MC)을 구비하고, 2쌍의 데이터 라인쌍((DL1, DL1B), (DL2, DL2B))로부터/로 2쌍의 데이터가 입/출력되는 경우의 구성을 나타내는 것이다.
도7에서, 메모리 셀(MC)은 수직 채널 구조를 가지는 NMOS트랜지스터(N)과 캐패시터(C)로 구성되고, 센스 증폭부(SA)는 프리차지 회로들(P), 아이솔레이션 게이트들(ISOG1, ISOG2), 컬럼 선택 게이트들(CSG), PMOS 및 NMOS센스 증폭기(PSA, NSA)로 구성되어 있다. 프리차지 회로(P)는 NMOS트랜지스터(N1)로 구성되고, 컬럼 선택 게이트들(CSG) 각각은 NMOS트랜지스터들(N3, N4)로 구성되고, 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N5, N6)로 구성되어 있다.
도7에 나타낸 메모리 셀 어레이는 비트 라인이 폴디드 비트 라인(folded bit line) 구조를 가지고 배치되어 있으며, 센스 증폭부(SA)의 PMOS 및 NMOS센스 증폭기(PSA, NSA)는 컬럼 선택 신호 라인(CSL) 방향으로 배치된 서브 메모리 셀 어레이 블록들(SMCA)사이에 소정 개수씩이 배치되어 있다. 즉, 센스 증폭부(SA)의 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 회전 센스 증폭기(rotated sense amplifier)의 구조를 가지고 배치되어 있다.
도7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1아이솔레이션 게이트(ISOG1)는 제1아이솔레이션 제어신호(ISO1)에 응답하여 NMOS트랜지스터들(N5, N6)이 온되어 서브 메모리 셀 어레이(SMCA)의 해당 비트 라인쌍(BL, BLB)과 해당 센스 비트 라인쌍(SBL, SBLB)을 연결한다. 제2아이솔레이션 게이트(ISOG2)는 제2아이솔레이션 제어신호(ISO2)에 응답하여 NMOS트랜지스터들(N5, N6)이 온되어 서브 메모리 셀 어레이(SMCA)에 이웃하는 서브 메모리 셀 어레이(미도시)의 해당 비트 라인쌍과 해당 센스 비트 라인쌍을 연결한다. PMOS 및 NMOS센스 증폭기(PSA, NSA)의 NMOS센스 증폭기(NSA)는 접지전압 레벨의 신호(LAB)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 접지전압 레벨로 증폭하고, PMOS센스 증폭기(PSA)는 전원전압 레벨의 신호(LA)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 전원전압 레벨로 증폭한다. 프리차지 회로들(P) 각각은 프리 차지 제어신호(VPRE)에 응답하여 NMOS트랜지스터(N1)가 온되어 해당 비트 라인쌍의 양측에서 해당 비트 라인쌍을 프리차지 전압(VBL) 레벨로 프리차지한다. 프리차지 전압(VBL) 레벨은 전원전압과 접지전압사이의 전압이 될 수 있다. 컬럼 선택 게이트(CSG)는 컬럼 선택신호(CSL)에 응답하여 NMOS트랜지스터들(N3, N4)이 온되어 해당 센스 비트 라인쌍과 해당 데이터 라인쌍사이에 데이터를 전송한다. 드라이버(D)는 PMOS센스 증폭기(PSA)로 인가되는 신호(LA) 또는 NMOS센스 증폭기(NSA)로 인가되는 신호(LAB)를 구동한다.
도8은 도3 및 도4에 나타낸 메모리 셀 어레이의 프리차지부의 다른 실시예의 구성을 나타내는 것으로, 비트 라인이 오픈 비트 라인 구조를 가지는 경우의 구성을 나타내는 것이다.
도8에 도시된 바와 같이, 비트 라인들(BL) 및 반전 비트 라인들(BLB) 각각의 양측에, 즉, 서브 메모리 셀 어레이 블록들(SMCA) 각각의 양측에 NMOS트랜지스터(N)로 구성된 프리차지 회로(P)가 배치되어 있다.
도8에 나타낸 프리차지 회로들(P) 각각은 도6에 나타낸 프리차지 회로들(P) 각각과 동일한 기능을 수행한다.
도9는 도8에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것으로, 서브 메모리 셀 어레이 블록(SMCA)이 k개의 서브 블록들(SMCA1 ~ SMCAk)로 나뉘어지고, i개의 메인 워드 라인들(NWL1 ~ NWLi) 각각이 k개의 분리된 워드 라인들((DWL11 ~ DWL1k) ~ (DWLi1 ~ DWLik)) 각각에 연결되고, k개의 서브 블록들(SMCA1 ~ SMCAk) 각각이 i개의 분리된 워드 라인들((DWL11 ~ DWLik) ~ (DWL1k ~ DWLik)) 각각과 비트 라인쌍들(BL, BLB) 각각의 사이에 연결된 메모리 셀(MC)을 구비하고, 1쌍의 데이터 라인쌍(DL1, DL1B)로부터/로 1쌍의 데이터가 입/출력되는 경우의 구성을 나타내는 것이다.
도9에서, 메모리 셀(MC)은 수직 채널 구조를 가지는 NMOS트랜지스터(N)과 캐패시터(C)로 구성되고, 센스 증폭부(SA)는 프리차지 회로들(P), 컬럼 선택 게이트들(CSG), PMOS 및 NMOS센스 증폭기(PSA, NSA)로 구성되어 있다. 프리차지 회로들(P) 각각은 NMOS트랜지스터(N1)로 구성되고, 컬럼 선택 게이트들(CSG) 각각은 NMOS트랜지스터들(N3, N4)로 구성되어 있다.
도9에 나타낸 메모리 셀 어레이는 비트 라인이 오픈 비트 라인(open bit line) 구조를 가지고 배치되어 있으며, 센스 증폭부(SA)의 PMOS 및 NMOS센스 증폭기(PSA, NSA)는 컬럼 선택 신호 라인(CSL) 방향으로 배치된 서브 메모리 셀 어레이 블록들(SMCA)사이에 소정 개수씩이 배치되어 있다. 즉, 센스 증폭부(SA)의 PMOS 및 NMOS센스 증폭기(PSA, NSA)가 회전 센스 증폭기(rotated sense amplifier)의 구조를 가지고 배치되어 있다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
PMOS 및 NMOS센스 증폭기(PSA, NSA)중 NMOS센스 증폭기(NSA)는 접지전압 레벨의 신호(LAB)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 접지전압 레벨로 증폭하고, PMOS센스 증폭기(PSA)는 전원전압 레벨의 신호(LA)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 전원전압 레벨로 증폭한다. 프리차지 회로들(P)는 프리차지 제어신호(VPRE1)에 응답하여 NMOS트랜지스터(N1)가 온되어 해당 비트 라인쌍의 양측에서 해당 비트 라인쌍을 프리차지 전압(VBL) 레벨로 프리차지한다. 프리차지 전압(VBL) 레벨은 전원전압과 접지전압사이의 전압이 될 수 있다. 컬럼 선택 게이트(CSG)는 컬럼 선택신호(CSL)에 응답하여 NMOS트랜지스터들(N3, N4)이 온되어 해당 센스 비트 라인쌍과 해당 데이터 라인쌍사이에 데이터를 전송한다. 드라이버(D)는 PMOS 및 NMOS센스 증폭기(PSA, NSA)의 PMOS센스 증폭기(PSA)로 인가되는 신호(LA) 또는 NMOS센스 증폭기(NSA)로 인가되는 신호(LAB)를 구동한다.
도7 및 도9에 나타낸 메모리 셀 어레이는 메인 워드 라인이 컬럼 선택 신호 라인과 직교하는 방향으로 서브 메모리 셀 어레이 블록들(SMCA)의 상부를 횡단하면서 배치되고, 서브 메모리 셀 어레이 블록들(SMCA) 각각의 분리된 워드 라인들이 메모리 셀 어레이 블록들(SMCA) 내에 배치되어 있다. 그리고, 메인 워드 라인은 분리된 워드 라인들 각각과 연결되어 있다. 예를 들면, 도1a의 구조의 워드 라인이 분리된 워드 라인이 되며, 메인 워드 라인은 전극(28)의 상부에 배치되게 된다. 분리된 워드 라인과 메인 워드 라인사이의 연결은 반도체 제조 공정중의 콘택 기술에 의해서 이루어지게 된다.
도7 및 도9에 나타낸 메모리 셀 어레이는 워드 라인의 기생 저항이 줄어들게 되어 워드 라인을 빠르게 원하는 레벨로 구동하는 것이 가능하고, 비트 라인의 기생 저항이 커지게 되더라도 서브 메모리 셀 어레이(SMCA)의 양측에서 비트 라인을 프리차지하기 때문에 빠르게 프리차지 레벨로 프리차지하는 것이 가능하다.
또한, 도7 및 도9에 나타낸 메모리 셀 어레이의 PMOS 및 NMOS센스 증폭기(PSA, NSA)가 회전 센스 증폭기 구조를 가짐으로 인해서 배치 면적이 줄어들게 된다. 그러나, 도7 및 도9에 나타낸 메모리 셀 어레이의 PMOS 및 NMOS센스 증폭기(PSA, NSA)가 반드시 회전 센스 증폭기 구조를 가지고 배치될 필요는 없으며, 서브 메모리 셀 어레이 블록들사이에 하나씩의 PMOS 및 NMOS센스 증폭기(PSA, NSA)가 배치될 수도 있다. 즉, 일반적인 반도체 메모리 장치의 센스 증폭기의 배치 구조를 가지고 배치될 수도 있다. 더군다나, 도7 및 도9에 나타낸 메모리 셀 어레이는 비트 라인쌍(BL, BLB)사이의 등화를 위한 등화 트랜지스터가 없이 구성된다. 즉, 일반적인 반도체 메모리 장치의 프리차지 회로는 프리차지 트랜지스터뿐만아니라 등화 트랜지스터를 구비하여 구성되어 있으나 본 발명의 반도체 메모리 장치의 프리차지 회로는 등화 트랜지스터를 구비하지 않고 구성된다.
도10은 도7 및 도9에 나타낸 PMOS센스 증폭기 및 NMOS센스 증폭기의 실시예의 구성을 나타내는 것으로, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
도10에 나타낸 센스 증폭기의 동작을 설명하면 다음과 같다.
전원전압 레벨의 신호(LAD)가 인가되고, 비트 라인쌍(BL, BLB)사이에 전압 차가 발생하면 PMOS센스 증폭기(PSA)는 비트 라인쌍(BL, BLB)중의 하나의 라인의 로우 레벨의 신호를 감지하여 다른 하나의 라인의 하이 레벨의 신호를 전원전압 레벨로 증폭한다. 또한, 접지전압 레벨의 신호(LABD)가 인가되고, 비트 라인쌍(BL, BLB)사이에 전압 차가 발생하면 NMOS센스 증폭기(NSA)는 비트 라인쌍(BL, BLB)중의 하나의 라인의 하이 레벨의 신호를 감지하여 다른 하나의 라인의 로우 레벨의 신호를 접지전압 레벨로 증폭한다.
도10에 나타낸 센스 증폭기는 도7도9에 나타낸 바와 같이 회전 센스 증폭기 구조로 배치되거나, 일반적인 센스 증폭기의 배치를 가지고 배치될 수 있다.
도11은 도7 및 도9에 나타낸 메모리 셀 어레이의 각 블록의 트랜지스터의 구조를 나타내는 단면도로서, 서브 메모리 셀 어레이(SMCA)의 메모리 셀(MC)의 NMOS트랜지스터(N), 프리차지 회로(P)의 NMOS트랜지스터들(N1, N2), 컬럼 선택 게이트(CSG)의 NMOS트랜지스터들(N3, N4)은 수직 채널 구조를 가지며, PMOS센스 증폭기(PSA), NMOS센스 증폭기(NSA), 및 아이솔레이션 게이트(ISOG1, ISOG2)의 PMOS트랜지스터들 및 NMOS트랜지스터들은 수평 채널 구조를 가지고 구성되어 있다.
수직 채널 구조를 가지는 NMOS트랜지스터는 p형 반도체 기판(100)상에 형성된 p형의 채널(101), p형 채널(101)의 하부의 p형 반도체 기판(100)에 형성된 n+형의 소스(또는 드레인)(102), p형 채널(101)을 둘러싸면서 p형 채널과 절연되게 형성된 n+형의 게이트(103), 및 p형 채널(101)의 상부에 형성된 드레인(또는 소스)(104)를 구비하여 구성되어 있다.
수평 채널 구조를 가지는 NMOS트랜지스터는 p형 반도체 기판(100)내에 서로 분리되어 형성된 n+형의 소스(또는 드레인)(201) 및 드레인(또는 소스)(202), 소스 및 드레인(201, 202)의 사이에 형성된 p형 채널(203), 채널(203)의 상부에 채널(203)과 절연되게 형성된 n+형의 게이트(204)를 구비하여 구성되어 있다. PMOS트랜지스터는 p형 반도체 기판(100)상에 n-웰(205), n-웰(205)내에 서로 분리되어 형성된 p+형의 소스(또는 드레인)(206) 및 드레인(또는 소스)(207), 소스 및 드레인(206, 207)의 사이에 형성된 n형 채널(208), 채널(208)의 상부에 채널(208)과 절 연되게 형성된 n+형의 게이트(209)를 구비하여 구성되어 있다.
도11에 나타낸 바와 같이 서브 메모리 셀 어레이(SMCA)의 메모리 셀의 NMOS트랜지스터 뿐만아니라 프리차지 회로(P)와 컬럼 선택 게이트(CSL)의 NMOS트랜지스터들을 수직 채널 구조를 가지는 NMOS트랜지스터들로 구성함으로써 종래의 수직 채널 구조를 가지는 트랜지스터를 이용한 반도체 메모리 장치에 비해서 배치 면적을 줄일 수 있다.
그리고, 도시하지는 않았지만, 경우에 따라서는 메모리 셀 어레이의 센스 증폭부(SA)의 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)를 제외한 모든 트랜지스터들을 수직 채널 구조를 가지는 트랜지스터들로 대체하여 구성할 수도 있다.
이 경우에, 수직 채널 구조를 가지는 NMOS트랜지스터의 문턱전압이 네거티브 전압(예를 들면, -0.2V의 전압)을 가지기 때문에 워드 라인 드라이버의 드라이버와 마찬가지로 프리차지 회로(P)를 오프하기 위하여 네거티브 전압, 예를 들면, -0.2V의 전압보다 낮은 기판 전압(VBB) 레벨 정도의 전압을 인가하여야 하고, 완전하게 온하기 위하여는 고전압(VPP) 레벨 정도의 전압을 인가하면 된다.
도12는 도7 및 도9에 나타낸 반도체 메모리 장치의 센스 증폭부의 실시예의 배치를 나타내는 것으로, k개의 비트 라인쌍들((BL1, BL1B) ~ (BLk, BLkB))에 대한 회전 센스 증폭기 구조를 가지는 센스 증폭부의 배치를 나타내는 것으로, 센스 증폭기들(SA1 ~ SAk) 각각은 비트 라인쌍들((BL1, BL1B) ~ (BLk, BLkB)) 각각에 연결된다. 도10에서, 컬럼 선택 게이트부 및 프리차지부(CSG, PRE)가 센스 증폭부(SA)의 양측에 배치되고, 컬럼 선택 게이트부 및 프리차지부(CSG, PRE)의 사이에 k/2개 씩의 센스 증폭기들(SA1 ~ SA(k/2), SA(k/2+1) ~ SAk)이 상하로 배치되어 있다.
도7 및 도9에 나타낸 반도체 메모리 장치의 센스 증폭부가 회전 센스 증폭기 구조를 가지고 배치되는 경우에 컬럼 선택 게이트부 및 프리차지부(CSG, PRE)가 양측에 배치되기 때문에 센스 증폭기들(SA1 ~ SAk) 각각이 배치되는 영역의 가로 방향의 길이(d')를 줄이는 것이 가능하다. 즉, 도3에 나타낸 센스 증폭기들(SA1 ~ SAk)이 배치되는 영역의 가로 방향의 길이가 프리차지 회로들(P1 ~ Pk) 각각이 배치되는 영역의 가로 방향의 길이에 의해서 지배되기 때문에 센스 증폭기들(SA1 ~ SAk)이 배치되는 영역의 가로 방향의 길이를 줄이는데 한계가 있었으나, 도10의 센스 증폭기들(SA1 ~ SAk)은 프리차지부(PRE)와는 떨어져서 배치되기 때문에 프리차지부(PRE)의 배치에 영향을 받지 않고, 센스 증폭기들(SA1 ~ SAk) 각각이 배치되는 영역의 가로 방향의 길이를 d에서 d'(<d)으로 줄이는 것이 가능하며, 또한 센스 증폭기들(SA1 ~ SAk) 각각이 배치되는 영역의 세로 방향의 길이가 늘어나기 때문에 센스 증폭기들(SA1 ~ SAk)을 구성하는 트랜지스터들의 크기를 크게 배치하는 것이 가능하다. 이에 따라, 센스 증폭기들(SA1 ~ SAk) 각각의 성능이 더 좋게지게 된다.
도12에 나타낸 센스 증폭부의 컬럼 선택 게이트부 및 프리차지부(CSG, PRE)의 NMOS트랜지스터들이 도11에 나타낸 바와 같은 수직 채널 구조를 가지는 트랜지스터들로 구성됨에 의해서 컬럼 선택 게이트부 및 프리차지부(CSG, PRE)의 배치 면적이 도3의 종래의 센스 증폭부의 컬럼 선택 게이트부 및 프라차지부(CSG, PRE)의 배치 면적보다 줄어들게 된다. 따라서, 도12에 나타낸 센스 증폭부가 배치되는 영역의 전체적인 배치 면적은 도3에 나타낸 센스 증폭부가 배치되는 영역의 배치 면 적에 비해서 줄어들게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 수직 채널 구조를 가지는 트랜지스터를 이용한 메모리 셀을 구비함에 의해 워드 라인 및 비트 라인의 기생 저항이 커지게 되나, 비트 라인을 양측에서 프리차지함으로써 동작 특성이 저하되지 않게 된다.
또한, 본 발명의 반도체 메모리 장치는 센스 증폭기를 회전 센스 증폭기 구조로 배치하고, 컬럼 선택 게이트 및 프리차지 회로 등을 구성하는 트랜지스터들을 수직 채널 구조를 가지는 트랜지스터들로 구성함으로써 배치 면적을 줄일 수 있다.

Claims (43)

  1. 복수개의 제1워드 라인들과 복수개의 비트 라인사이에 연결된 복수개의 제1메모리 셀들을 구비하며, 상기 복수개의 제1메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제1서브 메모리 셀 어레이;
    복수개의 제2워드 라인들과 복수개의 반전 비트 라인사이에 연결된 복수개의 제2메모리 셀들을 구비하며, 상기 복수개의 제2메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제2서브 메모리 셀 어레이; 및
    상기 복수개의 비트 라인들 각각의 양측 및 상기 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응하는 상기 복수개의 반전 비트 라인들 각각으로 이루어진 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부; 및
    상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응 하는 상기 복수개의 반전 비트 라인들 각각의 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프리차지부는
    상기 제1서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터;
    상기 제1서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터;
    상기 제2서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프라차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터; 및
    상기 제2서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 데이터 입출력 게이트부는
    컬럼 선택신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인사이에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제5NMOS트랜지스터; 및
    상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제6NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 복수개의 제1 및 제2워드 라인들 각각은
    메인 워드 라인; 및
    상기 메인 워드 라인에 연결된 소정 개수의 분리된 워드 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 수직 채널 구조를 가지는 트랜지스터, 및 상기 수직 채널 구조를 가지는 제1 내지 제4NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드 레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 수직 채널 구조를 가지는 제5 및 제6NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 센스 증폭부는
    복수개의 센스 증폭기들을 구비하며,
    상기 제1 및 제2워드 라인들과 상기 비트 라인쌍들이 직교하는 방향으로 배치되고, 상기 제1서브 메모리 셀 어레이와 상기 제2서브 메모리 셀 어레이가 상기 비트 라인쌍과 동일한 방향으로 배치되고, 상기 복수개의 센스 증폭기들의 소정 개수씩의 센스 증폭기들이 상기 제1서브 메모리 셀 어레이 블록과 상기 제2서브 메모리 셀 어레이 블록사이에 상기 비트 라인과 동일한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 센스 증폭부가 배치되는 영역의 양측에
    상기 프리차지부와 상기 데이터 입출력 게이트부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하며, 상기 복수개의 메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 서브 메모리 셀 어레이; 및
    상기 복수개의 비트 라인쌍들중 복수개의 비트 라인들 각각의 양측 및 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 반도체 메모리 장치는
    상기 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부; 및
    상기 복수개의 비트 라인쌍들사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 프리차지부는
    상기 서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터;
    상기 서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 데이터 입출력 게이트부는
    컬럼 선택 신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터; 및
    상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 복수개의 워드 라인들 각각은
    메인 워드 라인; 및
    상기 메인 워드 라인에 연결된 소정 개수의 분리된 워드 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 수직 채널 구조를 가지는 트랜지스터, 상기 수직 채널 구조를 가지는 제1 및 제2NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 수직 채널 구조를 가지는 제3 및 제4NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 센스 증폭부는
    상기 복수개의 비트 라인쌍들 각각의 전압 차를 증폭하기 위한 복수개의 센스 증폭기들을 구비하고,
    상기 워드 라인들과 상기 비트 라인쌍들이 직교하는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 센스 증폭부가 배치되는 영역의 양측에
    상기 프리차지부와 상기 데이터 입출력 게이트부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 복수개의 제1워드 라인들과 복수개의 비트 라인사이에 연결된 복수개의 제1메모리 셀들을 구비하며, 상기 복수개의 제1메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제1서브 메모리 셀 어레이, 복수개의 제2워드 라인들과 복수개의 반전 비트 라인사이에 연결된 복수개의 제2메모리 셀들을 구비하며, 상기 복수개의 제2메모리 셀들 각각은 적어도 하나의 수직 채널 구조를 가지는 트랜지스터를 구비하는 제2서브 메모리 셀 어레이, 및 상기 복수개의 비트 라인들 각각의 양측 및 상기 복수개의 반전 비트 라인들 각각의 양측에 구비되어 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각의 양측에서 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 메모리 셀 어레이; 및
    로우 어드레스를 디코딩하여 디코딩된 로우 어드레스 신호를 발생하고, 상기 디코딩된 로우 어드레스 신호를 입력하여 메인 워드 라인들을 구동하는 로우 어드레스 디코더 및 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는
    상기 메모리 셀 어레이의 일측에 상기 비트 라인이 배치되는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는
    상기 메모리 셀 어레이의 중앙에 상기 비트 라인이 배치되는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제19항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응하는 상기 복수개의 반전 비트 라인들 각각으로 이루어진 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부; 및
    상기 복수개의 비트 라인들 각각과 상기 복수개의 비트 라인들 각각에 대응하는 상기 복수개의 반전 비트 라인들 각각의 사이의 전압 차를 감지하여 증폭하는 센스 증폭부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 센스 증폭부는
    상기 제1 및 제2워드 라인이 배치되는 방향으로 배치되고,
    상기 메모리 셀 어레이는
    상기 센스 증폭부사이에 상기 센스 증폭부로 인가되는 신호를 구동하기 위한 접합부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제19항에 있어서, 상기 프리차지부는
    상기 제1서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터;
    상기 제1서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터;
    상기 제2서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프라차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터; 및
    상기 제2서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제22항에 있어서, 상기 반도체 메모리 장치는
    컬럼 어드레스를 디코딩하여 컬럼 선택 신호 라인들을 구동하는 컬럼 선택신호들을 발생하는 컬럼 디코더를 추가적으로 구비하고,
    상기 메모리 셀 어레이는
    상기 컬럼 선택신호들에 응답하여 상기 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 데이터 입출력 게이트부는
    상기 컬럼 선택신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제5NMOS트랜지스터; 및
    상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제6NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제19항에 있어서, 상기 제1 및 제2서브 메모리 셀 어레이들 각각의 상기 복수개의 제1워드 라인들 및 제2워드 라인들 각각은
    소정 개수로 분리되어 있으며,
    상기 소정 개수의 분리된 제1 및 제2워드 라인들 각각은 상기 메인 워드 라인들중 대응하는 하나의 메인 워드 라인에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제24항에 있어서, 상기 수직 채널 구조를 가지는 트랜지스터, 및 상기 수직 채널 구조를 가지는 제1 내지 제4NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제26항에 있어서, 상기 수직 채널 구조를 가지는 제5 내지 제6NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드 레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제23항에 있어서, 상기 센스 증폭부는
    복수개의 센스 증폭기들을 구비하고,
    상기 복수개의 센스 증폭기들의 소정 개수씩의 센스 증폭기들이 상기 제1서브 메모리 셀 어레이와 상기 제2서브 메모리 셀 어레이사이에 상기 비트 라인과 동일한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 센스 증폭부가 배치되는 영역의 양측에
    상기 프리차지부와 상기 데이터 입출력 게이트부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 복수개의 워드 라인들과 복수개의 비트 라인쌍들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이들, 상기 서브 메모리 셀 어레이들 각각의 양측에서 상기 복수개의 비트 라인쌍들을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 프리차지부사이에서 상기 복수개의 비트 라인쌍들사이의 전압 차를 증폭하는 센스 증폭부를 구비하고, 상기 워드 라인과 상기 비트 라인쌍이 직교하면서 배치되고, 상기 서브 메모리 셀 어레이, 상기 프리차지부, 상기 센스 증폭부, 및 상기 프리차지부가 상기 비트 라인쌍과 동일한 방향으로 순서대로 반복적으로 배치되고, 상기 서브 메모리 셀 어레이, 상기 프리차지부, 상기 센스 증폭부가 상기 워드 라인과 동일한 방향으로 반복적으로 배치되는 메모리 셀 어레이; 및
    로우 어드레스를 디코딩하여 디코딩된 로우 어드레스 신호를 발생하고, 상기 디코딩된 로우 어드레스 신호를 입력하여 메인 워드 라인들을 구동하는 로우 어드레스 디코더 및 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는
    상기 메모리 셀 어레이의 일측에 상기 비트 라인쌍이 배치되는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제32항에 있어서, 상기 로우 어드레스 디코더 및 워드 라인 드라이버는
    상기 메모리 셀 어레이의 중앙에 상기 비트 라인쌍이 배치되는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제32항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치되는 방향으로 배치되는 상기 센스 증폭부사이에 상기 센스 증폭부로 인가되는 신호를 구동하기 위한 접합부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제32항에 있어서, 상기 복수개의 비트 라인쌍들은
    복수개의 비트 라인들과 복수개의 반전 비트 라인들을 구비하고,
    상기 프리차지부는
    상기 서브 메모리 셀 어레이의 일측에 배치되며, 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 프리차지 제어신호가 인가되는 게이트와 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제1NMOS트랜지스터;
    상기 서브 메모리 셀 어레이의 타측에 배치되며, 상기 복수개의 비트 라인들 및 상기 복수개의 반전 비트 라인들 각각에 연결된 드레인과 상기 프리차지 제어신호가 인가되는 게이트와 상기 프리차지 전압이 인가되는 소오스를 구비하는 수직 채널 구조를 가지는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제32항에 있어서, 상기 반도체 메모리 장치는
    컬럼 어드레스를 디코딩하여 컬럼 선택 신호 라인들을 구동하는 컬럼 선택신호들을 발생하는 컬럼 디코더를 추가적으로 구비하고,
    상기 메모리 셀 어레이는
    상기 컬럼 선택신호에 응답하여 상기 복수개의 비트 라인쌍들과 소정 개수의 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서, 상기 복수개의 비트 라인쌍들은
    복수개의 비트 라인들과 복수개의 반전 비트 라인들을 구비하고,
    상기 데이터 입출력 게이트부는
    상기 컬럼 선택신호가 인가되는 게이트와 상기 비트 라인과 상기 데이터 입출력 라인쌍중 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제3NMOS트랜지스터; 및
    상기 컬럼 선택신호가 인가되는 게이트와 상기 반전 비트 라인과 상기 데이터 입출력 라인쌍중 반전 데이터 입출력 라인에 각각 연결된 소오스(드레인) 및 드레인(소오스)를 구비하는 수직 채널 구조를 가지는 제4NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제32항에 있어서, 상기 서브 메모리 셀 어레이들 각각의 상기 복수개의 워드 라인들 각각은
    소정 개수의 분리된 워드 라인들을 구비하고,
    상기 소정 개수의 분리된 워드 라인들 각각은 상기 메인 워드 라인들중 대응하는 하나의 메인 워드 라인에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제36항에 있어서, 상기 수직 채널 구조를 가지는 제1 내지 제2NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제38항에 있어서, 상기 수직 채널 구조를 가지는 제3 내지 제4NMOS트랜지스터들 각각은
    반도체 기판상에 수직으로 형성된 p형의 채널, 상기 p형의 채널의 하부의 상기 반도체 기판에 형성된 n+형의 소스/드레인, 상기 p형의 채널을 감싸면서 상기 채널과 절연되게 형성된 n+형의 게이트, 및 상기 채널의 상부에 형성된 n+형의 드레인/소스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제32항에 있어서, 상기 센스 증폭부는
    상기 복수개의 비트 라인쌍들 각각의 전압 차를 증폭하기 위한 복수개의 센스 증폭기들을 구비하고,
    상기 복수개의 센스 증폭기들의 소정 개수씩의 센스 증폭기들을 상기 서브 메모리 셀 어레이들사이에 상기 비트 라인쌍과 동일한 방향으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제42항에 있어서, 상기 센스 증폭부가 배치되는 영역의 양측에
    상기 프리차지부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060085270A 2006-06-09 2006-09-05 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치 KR100835279B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060085270A KR100835279B1 (ko) 2006-09-05 2006-09-05 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치
US11/797,867 US7843750B2 (en) 2006-06-09 2007-05-08 Semiconductor memory device comprising transistor having vertical channel structure
US12/955,090 US8274810B2 (en) 2006-06-09 2010-11-29 Semiconductor memory device comprising transistor having vertical channel structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060085270A KR100835279B1 (ko) 2006-09-05 2006-09-05 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치

Publications (2)

Publication Number Publication Date
KR20080021974A KR20080021974A (ko) 2008-03-10
KR100835279B1 true KR100835279B1 (ko) 2008-06-05

Family

ID=39396137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060085270A KR100835279B1 (ko) 2006-06-09 2006-09-05 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치

Country Status (2)

Country Link
US (2) US7843750B2 (ko)
KR (1) KR100835279B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100104624A (ko) * 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
KR101027349B1 (ko) * 2009-08-03 2011-04-11 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101190681B1 (ko) * 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 반도체 장치
US8675427B2 (en) 2012-03-07 2014-03-18 International Business Machines Corporation Implementing RC and coupling delay correction for SRAM
KR101898653B1 (ko) 2012-05-10 2018-09-13 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
JP6952661B2 (ja) * 2018-08-30 2021-10-20 株式会社東芝 情報処理装置、通信機器、情報処理システム、情報処理方法、および情報処理プログラム
US11043497B1 (en) * 2019-12-19 2021-06-22 Micron Technology, Inc. Integrated memory having non-ohmic devices and capacitors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980074778A (ko) * 1997-03-27 1998-11-05 윤종용 반도체 메모리장치
JP2002289815A (ja) 2001-03-23 2002-10-04 Hitachi Ltd 半導体記憶装置
US20030151966A1 (en) 2000-07-07 2003-08-14 Paul Demone High speed DRAM architecture with uniform access latency
KR20040074004A (ko) * 2003-02-14 2004-08-21 인피네온 테크놀로지스 아게 종형 트랜지스터 셀 및 트랜지스터 제어 메모리 셀의 제작방법 및 그 구조
KR20060062748A (ko) * 2004-12-06 2006-06-12 주식회사 하이닉스반도체 비트라인 균등화 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982920B2 (ja) * 1990-07-10 1999-11-29 三菱電機株式会社 半導体記憶装置
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR970011971B1 (ko) * 1992-03-30 1997-08-08 삼성전자 주식회사 반도체 메모리 장치의 비트라인 프리차아지회로
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
JP2001176296A (ja) * 1999-12-10 2001-06-29 Fujitsu Ltd ストレス試験を行うダイナミックメモリデバイス
DE10009346B4 (de) 2000-02-28 2011-06-16 Qimonda Ag Integrierte Schreib-/Leseschaltung zur Auswertung von zumindest einer Bitline in einem DRAM Speicher
KR100526891B1 (ko) 2004-02-25 2005-11-09 삼성전자주식회사 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법
JP2006054431A (ja) 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
KR100618875B1 (ko) 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980074778A (ko) * 1997-03-27 1998-11-05 윤종용 반도체 메모리장치
US20030151966A1 (en) 2000-07-07 2003-08-14 Paul Demone High speed DRAM architecture with uniform access latency
JP2002289815A (ja) 2001-03-23 2002-10-04 Hitachi Ltd 半導体記憶装置
KR20040074004A (ko) * 2003-02-14 2004-08-21 인피네온 테크놀로지스 아게 종형 트랜지스터 셀 및 트랜지스터 제어 메모리 셀의 제작방법 및 그 구조
KR20060062748A (ko) * 2004-12-06 2006-06-12 주식회사 하이닉스반도체 비트라인 균등화 회로

Also Published As

Publication number Publication date
US8274810B2 (en) 2012-09-25
US7843750B2 (en) 2010-11-30
KR20080021974A (ko) 2008-03-10
US20110069569A1 (en) 2011-03-24
US20090103343A1 (en) 2009-04-23

Similar Documents

Publication Publication Date Title
KR100835279B1 (ko) 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치
CN101150132B (zh) 垂直沟道晶体管以及包括垂直沟道晶体管的存储器件
KR100621445B1 (ko) 메모리 셀
US7729195B2 (en) Semiconductor memory device having split word line driver circuit with layout patterns that provide increased integration density
KR100709538B1 (ko) 반도체 메모리
JP5117044B2 (ja) センスアンプ及びワードラインドライバー領域の面積を最小化するためのレイアウトを有する半導体メモリ装置
US20050041499A1 (en) Semiconductor device and semiconductor memory device
US9620175B2 (en) Semiconductor memory
EP1398787A1 (en) Memory device having memory cell units each composed of a memory and complementary memory cell and reading method
JP4005764B2 (ja) 半導体記憶装置
JP4575118B2 (ja) 不揮発性半導体記憶装置
KR20100117128A (ko) 서브어레이의 에지에서 액세스 디바이스를 사용하는 디지트 라인 평형 유지
JP2000077628A (ja) 半導体記憶装置
JP4564337B2 (ja) リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ
JP5612803B2 (ja) 半導体記憶装置
CN112292728A (zh) 用于每列具有两个位线的电阻式随机存取存储器阵列的电路和布局
US8059442B2 (en) ROM array with shared bit-lines
JP3636233B2 (ja) ワードドライバ回路及びそれを利用したメモリ回路
US7433259B2 (en) Semiconductor memory device having layered bit line structure
US20130279285A1 (en) Semiconductor memory device
JP2594756B2 (ja) 半導体メモリー装置のワードライン構造
US7414874B2 (en) Semiconductor memory device
KR100913969B1 (ko) 메모리 장치의 이퀄라이즈 트랜지스터 레이아웃
KR20030024222A (ko) 강유전체 메모리 및 그의 구동방법
JP2010153032A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee