JP2594756B2

JP2594756B2 - 半導体メモリー装置のワードライン構造

Info

Publication number: JP2594756B2
Application number: JP6044234A
Authority: JP
Inventors: 政金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1993-03-15
Filing date: 1994-03-15
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: KR960008572B1; JPH06302784A; DE4408758A1; DE4408758C2; KR940022859A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリー装置にお
いて、メモリーセルに含まれたトランジスターのゲート
に接続するワードラインの間の短絡を最少化し、半導体
メモリー装置の収率及び集積度を向上させることができ
る半導体メモリー装置のワードライン構造に関するもの
である。

【０００２】

【従来の技術】通常的に、半導体メモリー装置に含まれ
たワードラインは多結晶シリコンでなるワードライン
（以下、“ポリワードライン”という）及び金属物質で
なるワードライン（以下、“金属ワードライン”とい
う）に区分される。前記ポリワードラインは、メモリー
セルアレイに含まれたトランジスターのゲート等に接続
され前記メモリーセルアレイがアクセスされるようにす
る。さらに、前記金属ワードラインは外部からのアクセ
ス信号を前記ポリワードライン側に伝送して、前記ポリ
ワードラインが長くなることによりアクセス信号の伝播
遅延時間を最少化する。このため、前記金属ワードライ
ンは前記ポリワードラインの上部に形成された層間絶縁
膜の表面に形成され、さらにコンタクトにより前記ワー
ドラインと接続される。

【０００３】また、メモリー容量が増加し半導体メモリ
ー装置が高集積化することにより、前記ポリワードライ
ン及び金属ワードラインの幅と前記ワードラインの間の
間隔が減少する。前記ポリワードライン及び金属ワード
ラインの幅と前記ポリ及び金属ワードラインの間の間隔
が短くなるにつれ、前記コンタクトにより接続された多
数のポリワードライン及び多数の金属ワードラインを備
える従来のワードライン構造は、ワードラインが隣接す
る他のワードラインと短絡される可能性を増加させ、さ
らに前記コンタクト形成のための工程マージンの確保を
困難にする。このような従来のワードライン構造の問題
点を、図１に示した従来の半導体メモリー装置の配置図
を参照し説明する。

【０００４】図１を参照すれば、共通ビットライン(BL0
〜BL5)と交差されるよう垂直方向に並べて配設された多
数のポリワードライン(PWL0 〜PWL5) と、前記ポリワー
ドライン(PWL0 〜PWL5) と重合された多数の金属ワード
ライン(MWL0 〜MWL5) を備えた従来の半導体メモリー装
置が説明されている。前記多数のポリワードライン(PWL
0 〜PWL5) は、水平方向に配設された多数の活性領域
（１２）と電気的に接続され、前記多数の共通ビットラ
イン(BL0〜BL5)は垂直方向に配設された多数の活性領域
と電気的に接続される。前記活性領域はトランジスター
を有するメモリーセル形成し、さらに前記多数の活性領
域（１２）は正方向の形に配設されている。また、前記
多数のポリワードライン(PWL0 〜PWL5) は、コンタクト
(CT0〜CT5)により前記金属ワードライン(MWL0 〜MWL5)
と各々電気的に接続される。前記多数のコンタクト(CT0
〜CT5)は隣接したポリ及び金属ワードラインと短絡され
ないようジグザグの形で配設されている。前記ジグザグ
の形に配設された前記多数のコンタクト(CT0〜CT5)は、
メタルストレピング領域(Metal Straping region) （１
４）の水平幅を増加させる。

【０００５】上述したように、従来のワードライン構造
は各々のメモリーセルアレイにポリワードライン及び金
属ワードラインを割り当てるようになっているので、コ
ンタクトを形成するためのメタルストレピング領域を増
加させる問題点を有する。前記メタルストレピング領域
の増加により、従来のワードライン構造は半導体メモリ
ー装置の集積度を低下させる短所を有するようになっ
た。

【０００６】

【発明が解決しようとする課題】本発明の目的は、半導
体メモリー装置の収率及び集積度を向上することができ
る半導体メモリー装置のワードライン構造を提供するこ
とにある。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリー装置のワードライン構造は
ｎ個のメモリーセルアレイと、ｎ個のメモリーセルアレ
イと各々接続され、半導体物質で形成されたｎ本のポリ
ワードラインと、ｎ本のポリワードラインのうちの奇数
番目のポリワードラインとその次の偶数番目のポリワー
ドラインとの間に一本ずつ設けられた金属物質で成るｎ
／２個の金属ワードラインと、各金属ワードラインとそ
の両側のポリワードラインとを接続するｎ／２個のコン
タクトとを備え、ｎ／２個のコンタクトは金属ワードラ
インおよびポリワードラインに対して略垂直な方向に１
列に配列されていることを特徴とするものである。

【０００８】

【作用】上述の構成により、本発明はポリワードライン
及びメタルワードラインがコンタクトにより、隣接した
ポリワードライン及びメタルワードラインと短絡される
ことを最少化することができ、またコンタクトにより占
有されるメタルストレピング領域を最少化できる。

【０００９】

【望ましい実施例の詳細な説明】図２を参照すれば、共
通ビットライン(BL0〜BL5)と交差するよう垂直方向に並
べて配設された多数のポリワードライン(PWL0 〜PWL5)
を備えた、本発明の実施例によるワードライン構造を有
する半導体メモリー装置が説明されている。前記多数の
ポリワードライン(PWL0 〜PWL5) は、各々水平方向に配
設された多数の活性領域（２２）と電気的に接続されて
おり、前記多数の共通ビットライン(BL0〜BL5)は、各々
垂直方向に配設された多数の活性領域（２２）と電気的
に接続される。前記活性領域はトランジスタを有するメ
モリーセルを含み、さらに多数の前記活性領域（２２）
は正方向の形に配設されている。前記ポリワードライン
(PWL0 〜PWL5) は多結晶シリコンにより形成される。

【００１０】また、前記半導体メモリー装置は３個のコ
ンタクト(CT0〜CT2)により、前記ポリワードライン(PWL
0 〜PWL5) と電気的に接続した３個の金属ワードライン
(MWL0 〜MWL2) を更に備える。前記第１金属ワードライ
ン(MWL0)は前記第１コンタクト(CTO) により前記第１及
び第２のポリワードライン (PWL0〜PWL1) に共通的に接
続される。さらに、前記第１金属ワードライン(MWL0)は
第１及び第２のポリワードライン(PWL0,PWL1) の間の空
間、即ちメモリーセル等を区分するための素子分離酸化
膜の上部に位置される。

【００１１】同じく、前記第２コンタクト(CT1) により
前記第３及び第４のポリワードライン(PWL2,PWL3) に共
通的に接続された前記第２金属ワードライン(MWL1)と、
前記第３コンタクト(CT2) により前記第５及び第６のポ
リワードライン（ＰＷＬ４，ＰＷＬ５）に共通的に接続
された前記第３金属ワードライン（ＭＷＬ２）は、各々
第３及び第４のポリワードライン(PWL2,PWL3) の間と第
５及び第６のポリワードライン(PWL4,PWL5) の間に配設
される。

【００１２】さらに、前記第１コンタクト(CTO) は第１
のポリワードライン(PWLO)の上辺部及び第２ポリワード
ライン(PWL1)の下辺部を外れないよう形成される。前記
第１コンタクト(CTO) と同じ形で、前記第２コンタクト
(CT1) は前記第３ポリワードライン(PWL2)の上辺部及び
前記第４ポリワードライン(PWL3)の下辺部を外れないよ
う形成され、さらに前記第３コンタクト(CT2) と第５ポ
リワードライン(PWL4)の上辺部及び第６ポリワードライ
ン(PWL5)の下辺部を外れないよう形成される。また、前
記第１〜第３コンタクト(CTO〜CT2)が形成されたメタル
ストレピン領域（２４）は、前記第１〜第３コンタクト
(CTO〜CT2)が一列に配設されることにより最少化された
面積を有するようになる。

【００１３】また、前記金属ワードライン(MWL0 〜MWL
2) は、酸化膜でなる層間絶縁膜の上部に形成され前記
層間絶縁膜の下部に形成された前記ポリワードライン(P
WL0 〜PWL5) 等と絶縁される。さらに前記コンタクト(C
T0〜CT2)は前記層間絶縁膜を貫いて前記金属ワードライ
ン（MWL0〜MWL2）をポリワードライン（PWL0〜PWL5）と
電気的に接続させる。

【００１４】図３には第１〜第３ワードライン(WL0〜WL
2)及び、第１〜第６共通ビットライン(BL0〜BL5)を備え
る本発明の実施例によるワードライン構造を有する半導
体メモリー装置の回路が示されている（なお、この図で
は金属ワードラインについては省略されている）。前記
第１〜３ワードライン(WL0〜WL2)は各々二つのポリワー
ドライン(PWL0 〜PWL5) で構成される。前記第１ポリワ
ードライン(PWL0)には三個のメモリーセル(MC11 〜MC1
3) で成るメモリーセルアレイが接続されており、さら
に前記第２ポリワードライン(PWL1)には三個のメモリー
セル(MC21 〜MC23) で成るメモリーセルアレイが接続さ
れている。結果的に、前記第１ワードライン(WLO) には
第１及び第２ポリワードライン(PWL0,PWL1) を経て二個
のメモリーセルアレイと接続される。同じく前記第３〜
６ポリワードライン(PWL2 〜PWL5)も第３乃至第６のメ
モリーセルアレイを構成するメモリーセル(MC31 〜MC3
3,MC41 〜MC43,MC51 〜MC53及びMC61〜MC63) が接続さ
れる。さらに、前記第２ワードライン(WL1) は前記第３
及び第４ポリワードライン(PWL2,PWL3) を経て、前記第
３メモリーセルアレイ(MC31 〜MC33) 及び第４メモリー
セルアレイ(MC41 〜MC43) に接続され、また、第３ワー
ドライン(WL2) は前記第５及び第６ポリワードライン(P
WL4,PWL5) を経て前記第５メモリーセルアレイ(MC51 〜
MC53) 及び第６メモリーセルアレイ(MC61 〜MC63) に接
続される。

【００１５】一方、前記第１〜第６共通ビットライン(B
L0〜BL5)の中間部分には各々感知増幅器（３０〜４０）
すなわちセンスアンプが接続されている。さらに前記第
１共通ビットライン(BLO) は垂直に配設された第１、第
３及び第６メモリーセルアレイの一番目メモリーセル(M
C11,MC31,MC61)に共通的に接続されており、また、第２
共通ビットライン(BL1) は垂直に配設された第２、第４
及び第５メモリーセルアレイの一番目のメモリーセル(M
C21,MC41,MC51)に共通的に接続されている。同じく、前
記第３及び第５共通ビットライン(BL2,BL4) は前記第
１、第３及び第６メモリーセルアレイの二番目のメモリ
ーセル( MC12,MC32,MC62）と、前記第１、第３及び第６
メモリーセルアレイの三番目のメモリーセル(MC13,MC3
3,MC63)と接続され、さらに前記第４及び第６共通ビッ
トライン(BL4,BL6) は前記第２、第４及び第５メモリー
セルアレイの二番目のメモリーセル(MC22,MC42,MC52)と
前記第２、第４及び第５メモリーセルアレイの三番目の
メモリーセル(MC23,MC33,MC53)に各々接続される。

【００１６】前記第１及び第２メモリーセルアレイの一
番目のメモリーセル(MC11,MC21) は、各々一個のトラン
ジスタ(Q11,Q21) 及び一個のキャパシター(C11,C21) を
備える。前記トランジスター(Q11) のゲート及びドレイ
ンは、前記第１ポリワードライン(PWLO)及び前記第１共
通ビットライン(BLO) に接続される。さらに前記トラン
ジスター(Q11) のソースは前記キャパシター(C11) に接
続されている。前記トランジスター(Q21) のゲート、ド
レイン及びソースも前記第２共通ビットライン(BL1) 及
び前記キャパシター(C21) に各々接続される。前記第１
及び第２メモリーセルアレイの一番目のメモリーセル(M
C11,MC21) と同じく、残余のメモリーセルも各々一個の
トランジスター及びキャパシターを備える。

【００１７】また、前記第１共通ビットライン(BLO) の
中間部分に接続された前記第１感知増幅器（３０）は、
前記第１共通ビットライン(BLO) の上側の部分に接続さ
れた二個のメモリーセル(MC11,MC31) からのデータと、
前記第１共通ビットライン(BLO) の下側の部分に接続さ
れたメモリーセル(MC61)からのデータを比較し読み取る
データを感知し、さらに前記感知されたデータを増幅す
る。これとほぼ同様に、前記第２〜第６共通ビットライ
ン(BL1〜BL5)の中間部分に接続された第２〜第６感知増
幅器（３２〜４０）は、前記第１感知増幅器（３０）と
同様に動作する。

【００１８】前記第１〜第３ワードライン(WL0〜WL2)は
図示しない第１〜３ローアドレスデコードからアクセス
イネーブル信号を流入する。さらに、前記第１〜６共通
ビットライン(BL0〜BL5)には図示しない第１〜６カラム
アドレスデコードにより駆動される。前記第１ポリワー
ドライン(PWLO)に接続されたメモリーセル(MC11 〜MC1
3) は、前記第１ワードライン(WLO）にアクセスイネー
ブル信号が供給され前記第１、第３、第５共通ビットラ
イン(BL0,BL2,BL4) が駆動する場合に読み取り及び記録
動作をする。一方、前記第２ポリワードライン(PWL1)に
接続されたメモリーセル(MC21 〜MC23) は、前記第１ワ
ードライン(WLO) にアクセスイネーブル信号が供給され
前記第２、第４、第６共通ビットライン(BL1,BL3,BL5)
が駆動される場合に読み取り及び記録動作をする。前記
第１及び第２ポリワードライン(PWL0,PWL1) に接続され
たメモリーセル(MC11 〜MC13,MC21 〜MC23) と同じく、
前記第３〜６ポリワードライン(PWL2 〜PWL5) に接続さ
れたメモリーセル(MC31 〜MC33,MC41 〜MC43,MC51 〜MC
53,MC61 〜MC63) は、該当ワードライン及び共通ビット
ラインがイネーブルされる場合に記録及び読み取り動作
をする。

【００１９】

【発明の効果】上述の如く、本発明の半導体メモリー装
置のワードライン構造は二個のポリワードラインを一個
のメタルワードラインに共通接続し、ポリワードライン
及び金属ワードラインがコンタクトにより隣接するポリ
ワードライン及びメタルワードラインと導通されること
を最小化することができ、さらにコンタクトにより占有
されるメタルストレピング領域を最小化し得る利点を提
供する。また、前記利点により、本発明の半導体メモリ
ー装置のワードライン構造は、半導体メモリー装置の収
率及び集積度を向上させ得る利点を提供する。

【００２０】前記本発明の実施例として、図２及び図３
に示された６個の共通ビットライン及び６個のポリワー
ドラインを有する半導体メモリー装置を説明したが、通
常の知識を有する者ならば前記共通ビットライン及びポ
リワードラインの数が増加した半導体メモリー装置に適
用可能であることが分かる。

【００２１】さらに、図２に示された半導体メモリー装
置にてコンタクトがポリワードラインの中間部分に配設
されているが、通常の知識を有するものならば前記コン
タクトを前記ポリワードラインの左側端又は右側端に形
成可能であることが分かる。

【００２２】従って、本発明の概要及び範囲は前述した
が特許請求の範囲により限定されるべきである。

【図面の簡単な説明】

【図１】従来のワードライン構造を有する半導体メモリ
ー装置の配置図である。

【図２】本発明の実施例によるワードライン構造を有す
る半導体メモリー装置の配置図である。

【図３】本発明の実施例によるワードライン構造を有す
る半導体メモリー装置の回路図である。

【符号の説明】

BLO 〜BL5 …第１〜第６共通ビットライン、CT0 〜CT2
…第１〜第３コンタクト、MC11〜MC13，MC21〜MC23,MC3
1 〜MC33,MC41 〜MC43,MC51 〜MC53,MC61 〜MC63…メモ
リーセル、PWL0〜PWL5…第１〜第６ポリワードライン、
NWL0〜MWL5…第１〜第６金属ワードライン、WL0 〜WL2
…第１〜第３ワードライン、１２及び２２…活性領域、
１４及び２４…メタルストレピング領域、３０〜４０…
第１〜第６感知増幅器。

Claims

(57)【特許請求の範囲】

【請求項１】ｎ個のメモリーセルアレイを備えた半導
体メモリー装置において、前記ｎ個のメモリーセルアレイと各々接続され、半導体
物質で形成されたｎ本のポリワードラインと、前記ｎ本のポリワードラインのうちの奇数番目のポリワ
ードラインとその次の偶数番目のポリワードラインとの
間に一本ずつ設けられた金属物質で成るｎ／２個の金属
ワードラインと、前記各金属ワードラインとその両側のポリワードライン
とを接続するｎ／２個のコンタクトとを備え、前記ｎ／２個のコンタクトは前記金属ワードラインおよ
び前記ポリワードラインに対して略垂直な方向に１列に
配列されていることを特徴とする半導体メモリー装置の
ワードライン構造。
【請求項２】前記１列に配列された各コンタクトが、
前記ポリワードラインの長手方向の中間部に位置するよ
う配設されたことを特徴とする請求項１記載の半導体メ
モリー装置のワードライン構造。
【請求項３】前記１列に配列された各コンタクトが、
前記ポリワードラインの一側端に位置するように配設さ
れたことを特徴とする請求項１記載の半導体メモリー装
置のワードライン構造。
【請求項４】前記金属ワードラインが、素子分離酸化
膜の上部に位置したことを特徴とする請求項１記載の半
導体メモリー装置のワードライン構造。