DE4408758A1 - Wortleitungs-Struktur in einer Halbleiterspeicher-Vorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher- Vorrichtung und insbesondere eine Wortleitungs-Struktur in einer Halbleiterspeicher-Vorrichtung, die das Auftreten von Kurzschlüssen minimieren kann, die zwischen Wortleitungen erzeugt werden, die mit Gate-Anschlüssen von in Speicherzellen enthaltenen Transistoren ver­ bunden sind, um dadurch die Ergiebigkeit bzw. die Produktionsmenge und den Integrationsgrad zu verbessern.

Im allgemeinen enthält eine derartige Halbleiterspeicher-Vorrichtung Wortleitungen einschließlich Wortleitungen aus Polysilizium (nachfolgend Poly-Wortleitungen genannt) und Wortleitungen aus Metall (nachfolgend Metall-Wortleitungen genannt). Die Poly-Wortleitungen sind mit Gate-Anschlüssen von in einer Speicherzellen-Anordnung ent­ haltenen Transistoren verbunden, die geeignet sind, eine Zugriffsoperation der Speicherzellen-Anordnung freizugeben. Die Metall-Wortleitungen übertragen Zugriffs-Signale von außen zu den Poly-Wortleitungen, um die Stufenverzögerungszeit der Zugriffs- Signale zu minimieren, die durch eine vergrößerte Länge der Poly- Wortleitungen verursacht wird. Zu diesem Zweck sind die Metall- Wortleitungen auf der oberen Oberfläche eines Zwischenschicht-Iso­ lierfilms ausgebildet, der über den Poly-Wortleitungen ausgebildet ist, so daß sie durch Kontakte mit den Poly-Wortleitungen verbunden werden können.

Halbleiterspeicher-Vorrichtungen können durch Verkleinern der Breite jeder Poly-Wortleitung, der Breite jeder Metall-Wortleitung und des zwischen benachbarten Wortleitungen festgelegten Abstands eine ver­ größerte Speicherkapazität und einen höheren Integrationsgrad aufwei­ sen. Jedoch hat eine solche Verkleinerung eine erhöhte Möglichkeit für einen zwischen benachbarten Wortleitungen erzeugten Kurzschluß zur Folge. Außerdem ist es schwierig, einen Freiraum für Kontakte sicherzustellen. Diese Probleme, denen man bei herkömmlichen Wortleitungs-Strukturen begegnet, werden aus der folgenden Beschrei­ bung klar werden, die in Verbindung mit Fig. 1 gemacht ist, die ein Layout einer herkömmlichen Halbleiterspeicher-Vorrichtung darstellt.

Gemäß Fig. 1 enthält die Halbleiterspeicher-Vorrichtung eine Vielzahl von Poly-Wortleitungen PWL0 bis PWL5, die vertikal parallel zueinan­ der angeordnet sind und gemeinsame Bitleitungen BL0 bis BL5 kreuzen, und eine Vielzahl von Metall-Wortleitungen MWL0 bis MWL5, die mit den Poly-Wortleitungen jeweils überlappt sind. Ausgewählte der Poly- Wortleitungen PWL0 bis PWL5 sind mit einer Vielzahl aktiver Bereiche 12 elektrisch verbunden, die jeweils horizontal parallel zueinander angeordnet sind. Die aktiven Bereiche 12 bilden Speicherzellen mit Transistoren und sind in einer Normalen-Richtung angeordnet. Die Poly-Wortleitungen PWL0 bis PWL5 sind jeweils durch Kontakte CT0 bis CT5 mit den Metall-Wortleitungen MWL0 bis MWL5 elektrisch verbunden. Die Kontakte CT0 bis CT5 sind zick-zack-förmig angeordnet, so daß sie mit den zu ihnen benachbart angeordneten Poly- und Metall- Wortleitungen keinen Kurzschluß bilden. Aufgrund der zick-zack­ förmigen Anordnung der Kontakte CT0 bis CT5 ist die horizontale Brei­ te eines Metall-Verbindungs-Bereichs 14 vergrößert.

Wie es oben angegeben ist, hat eine derartige herkömmliche Wortleitungs-Struktur jedoch das Problem, daß der Metall-Verbindungs- Bereich 14 zum Ausbilden von Kontakten vergrößert wird, weil Poly- und Metall-Wortleitungen jeweils Speicherzellen-Anordnungen zugeord­ net sind. Die herkömmliche Wortleitungs-Struktur mit dem vergrößerten Metall-Verbindungs-Bereich hat ein Verringern des Integrationsgrads einer fertig hergestellten Halbleiterspeicher-Vorrichtung zur Folge.

Daher ist es eine Aufgabe der Erfindung, eine Wortleitungs-Struktur in einer Halbleiterspeicher-Vorrichtung zu schaffen, die die Ergie­ bigkeit und den Integrationsgrad verbessern kann.

Gemäß der vorliegenden Erfindung kann diese Aufgabe gelöst werden durch Schaffen einer Halbleiterspeicher-Vorrichtung mit n Speicherzellen-Anordnungen bestehend aus: n Halbleiter-Wortleitungen aus einem Halbleitermaterial, die jeweils mit den Speicherzellen- Anordnungen verbunden sind; n/2 Metall-Wortleitungen aus Metall, die jeweils mit Paaren der Halbleiter-Wortleitungen verbunden sind; und n/2 Kontakten, die jeweils jedes der Halbleiter-Wortleitungspaare mit jeder entsprechenden der Metall-Wortleitungen verbindet.

Diese und weitere Gegenstände, Merkmale und Vorteile der Erfindung werden beim Lesen der folgenden detaillierten Beschreibung und der Zeichnungen klar werden, wobei:

Fig. 1 ein Schaubild eines Layouts einer Halbleiterspeicher- Vorrichtung mit einer herkömmlichen Wortleitungs-Struktur ist;

Fig. 2 ein Schaubild eines Layouts einer Halbleiterspeicher- Vorrichtung mit einer Wortleitungs-Struktur gemäß einem Aus­ führungsbeispiel der vorliegenden Erfindung ist; und

Fig. 3 ein Schaubild einer Schaltung einer Halbleiterspeicher- Vorrichtung mit einer Wortleitungs-Struktur gemäß einem wei­ teren Ausführungsbeispiel der vorliegenden Erfindung ist.

Fig. 2 ist ein Schaubild eines Layouts einer Halbleiterspeicher- Vorrichtung mit einer Wortleitungs-Struktur gemäß einem Ausführungs­ beispiel der vorliegenden Erfindung.

Wie es in Fig. 2 gezeigt ist, enthält die Halbleiterspeicher- Vorrichtung eine Vielzahl von Poly-Wortleitungen PWL0 bis PWL5, die vertikal parallel zueinander derart angeordnet sind, daß sie gemein­ same Bitleitungen BL0 bis BL5 kreuzen. Ausgewählte der Poly- Wortleitungen PWL0 bis PWL5 sind mit einer Vielzahl aktiver Bereiche 22 elektrisch verbunden, die horizontal parallel zueinander angeord­ net sind. Ausgewählte der gemeinsamen Bitleitungen BL0 bis BL5 sind jeweils mit einer Vielzahl der aktiven Bereiche 22 elektrisch verbun­ den, die vertikal parallel zueinander angeordnet sind. Die aktiven Bereiche 22 sind in einer Normalen-Richtung angeordnet und enthalten Speicherzellen mit jeweiligen Transistoren. Die Poly-Wortleitungen PWL0 bis PWL5 sind aus Polysilizium hergestellt.

Die Halbleiterspeicher-Vorrichtung enthält weiterhin drei Metall- Wortleitungen MWL0 bis MWL2, die durch drei Kontakte CT0 bis CT2 mit den Poly-Wortleitungen elektrisch verbunden sind. Die erste Metall- Wortleitung MWL0 ist durch den ersten Kontakt CT0 zugleich mit der ersten Poly-Wortleitung PWL0 und der zweiten Poly-Wortleitung PWL1 elektrisch verbunden und über einem Bereich angeordnet, der zwischen der ersten und der zweiten Poly-Wortleitung PWL0 und PWL1 festgelegt ist, nämlich einem Bereich, in dem ein Oxidfilm zum Isolieren von Elementen zum Trennen von Speicherzellen voneinander angeordnet ist.

Auf gleiche Weise ist die zweite Metall-Wortleitung MWL1 durch den zweiten Kontakt CT1 zugleich mit der dritten Poly-Wortleitung PWL2 und der vierten Poly-Wortleitung PWL3 elektrisch verbunden. Die zwei­ te Metall-Wortleitung MWL1 ist zwischen der dritten und der vierten Poly-Wortleitung PWL2 und PWL3 angeordnet. Andererseits ist die dritte Metall-Wortleitung MWL2 durch den dritten Kontakt CT2 zugleich mit der fünften Poly-Wortleitung PWL4 und der sechsten Poly- Wortleitung PWL5 elektrisch verbunden. Die dritte Metall-Wortleitung MWL1 ist zwischen der fünften und der sechsten Poly-Wortleitung PWL4 und PWL5 angeordnet.

Der erste Kontakt CT0 ist derart ausgebildet, daß er sich nicht über den oberen Rand der ersten Poly-Wortleitung PWL0 und den unteren Rand der zweiten Poly-Wortleitung PWL1 hinaus erstreckt. Gleichermaßen ist der zweite Kontakt CT1 derart ausgebildet, daß er sich nicht über den oberen Rand der dritten Poly-Wortleitung PWL2 und den unteren Rand der vierten Poly-Wortleitung PWL3 hinaus erstreckt. Der dritte Kon­ takt CT2 ist auch derart ausgebildet, daß er sich nicht über den obe­ ren Rand der fünften Poly-Wortleitung PWL4 und den unteren Rand der sechsten Poly-Wortleitung PWL5 hinaus erstreckt. Mit diesem Aufbau hat die Halbleiterspeicher-Vorrichtung einen Metall-Verbindungs- Bereich mit einer minimierten Fläche. Dies ist so, weil der erste bis dritte Kontakt CT0 bis CT2 in dem Metall-Verbindungs-Bereich zueinan­ der in eine Linie gebracht sind.

Andererseits sind die Metall-Wortleitungen MWL0 bis MWL2 auf einem Zwischenschicht-Isolierfilm wie beispielsweise einem Oxidfilm ausge­ bildet, so daß sie von den Poly-Wortleitungen PWL0 bis PWL5 isoliert werden können. Die Kontakte CT0 bis CT2 erstrecken sich durch den Zwischenschicht-Isolierfilm und verbinden die Metall-Wortleitungen MWL0 bis MWL2 elektrisch mit den Poly-Wortleitungen PWL0 bis PWL5.

Fig. 3 ist ein Schaubild einer Schaltung einer Halbleiterspeicher- Vorrichtung mit einer Wortleitungs-Struktur gemäß einem weiteren Aus­ führungsbeispiel der vorliegenden Erfindung. Wie es in Fig. 3 gezeigt ist, enthält die Halbleiterspeicher-Vorrichtung drei Wortleitungen WL0 bis WL2 und sechs gemeinsame Bitleitungen BL0 bis BL5. Die Wort­ leitungen WL0 bis WL2 bilden jeweils drei Paare von sechs Poly- Wortleitungen PWL0 bis PWL5. Mit der ersten Poly-Wortleitung PWL0 ist eine Speicherzellen-Anordnung verbunden, die aus drei Speicherzellen MC11 bis MC13 aufgebaut ist. Die zweite Poly-Wortleitung PWL1 ist mit einer Speicherzellen-Anordnung verbunden, die aus drei Speicherzellen MC21 bis MC23 aufgebaut ist. Als Ergebnis ist die erste Wortleitung WL0 über die erste und die zweite Poly-Wortleitung PWL0 und PWL1 mit den zwei Speicherzellen-Anordnungen, nämlich der ersten und der zwei­ ten Speicherzellen-Anordnung, verbunden. Gleichermaßen sind die zwei­ te bis sechste Poly-Wortleitung PWL1 bis PWL5 mit Speicherzellen- Anordnungen verbunden, die jeweils aus Speicherzellen MC31 bis MC33, MC41 bis MC43, MC51 bis MC53 und MC61 bis MC63 aufgebaut sind. Die zweite Wortleitung WL1 ist über die dritte und die vierte Poly- Wortleitung PWL2 und PWL3 mit der dritten und der vierten Speicherzellen-Anordnung verbunden. Andererseits ist die dritte Wort­ leitung WL2 über die dritte und die vierte Poly-Wortleitung PWL2 und PWL3 mit der fünften und der sechsten Speicherzellen-Anordnung verbunden.

Mit jeweiligen mittleren Teilen der ersten bis sechsten Bitleitung BL0 bis BL5 sind Leseverstärker 30, 32, 34, 36, 38 und 40 gekoppelt. Die erste gemeinsame Bitleitung BL0 ist zugleich mit den vertikal angeordneten ersten Speicherzellen MC11, MC31 und MC61 der ersten, der dritten und der sechsten Speicherzellen-Anordnung verbunden. Die zweite gemeinsame Bitleitung BL1 ist zugleich mit den vertikal an­ geordneten ersten Speicherzellen MC21, MC41 und MC51 der zweiten, der vierten und der fünften Speicherzellen-Anordnung verbunden. Die drit­ te gemeinsame Bitleitung BL2 ist zugleich mit den vertikal angeordne­ ten zweiten Speicherzellen MC12, MC32 und MC62 der ersten, der drit­ ten und der sechsten Speicherzellen-Anordnung verbunden. Die vierte gemeinsame Bitleitung BL3 ist zugleich mit den vertikal angeordneten zweiten Speicherzellen MC22, MC42 und MC52 der zweiten, der vierten und der fünften Speicherzellen-Anordnung verbunden. Auf gleiche Weise ist die fünfte gemeinsame Bitleitung BL4 zugleich mit den vertikal angeordneten dritten Speicherzellen MC13, MC33 und MC63 der ersten, der dritten und der sechsten Speicherzellen-Anordnung verbunden. Die sechste gemeinsame Bitleitung BL5 ist zugleich mit den vertikal an­ geordneten dritten Speicherzellen MC23, MC43 und MC53 der zweiten, der vierten und der fünften Speicherzellen-Anordnung verbunden.

Die erste Speicherzelle MC11 der ersten Speicherzellen-Anordnung ent­ hält einen Transistor Q11 und einen Kondensator C11, während die er­ ste Speicherzelle MC21 der zweiten Speicherzellen-Anordnung einen Transistor Q21 und einen Kondensator C21 enthält. Ein Gate-Anschluß des Transistors Q11 ist mit der ersten Poly-Wortleitung PWL0 verbun­ den und sein Drain-Anschluß ist mit der ersten gemeinsamen Bitleitung BL0 verbunden. Der Source-Anschluß des Transistors Q11 ist mit dem Kondensator C11 verbunden. Auf gleiche Weise sind der Gate-, der Drain- und der source-Anschluß des Transistors Q21 jeweils mit der zweiten Poly-Wortleitung PWL1, der zweiten gemeinsamen Bitleitung BL1 und dem Kondensator C21 verbunden. Auf gleiche Weise wie die erste und die zweite Speicherzelle MC11 und MC21 der ersten und der zweiten Speicherzellen-Anordnung hat jede erste und zweite Speicherzelle der übrigen Speicherzellen-Anordnungen einen Transistor und einen Kondensator.

Der erste Leseverstärker 30, der mit dem mittleren Teil der ersten Bitleitung BL0 verbunden ist, erfaßt ausgelesene Daten, die aus einem Vergleich zwischen Daten aus den zwei mit dem oberen Teil der ersten gemeinsamen Bitleitung BL0 verbundenen Speicherzellen MC11 und MC31 und Daten aus der mit dem unteren Teil der ersten gemeinsamen Bitlei­ tung BL0 verbundenen Speicherzelle MC61 resultierten, und verstärkt dann die erfaßten Daten. Der zweite bis sechste Leseverstärker 32, 34, 36, 38 und 40 ist jeweils mit dem mittleren Teil der zweiten bis sechsten gemeinsamen Bitleitung BL1 bis BL5 verbunden und arbeitet auf die gleiche Weise wie der erste Leseverstärker 30.

Die erste bis dritte Wortleitung WL0 bis WL2 empfängt jeweils von einem ersten bis dritten Reihenadreß-Dekodierer, die nicht gezeigt sind, Zugriffs-Freigabesignale. Andererseits wird die erste bis sech­ ste gemeinsame Bitleitung BL0 bis BL5 jeweils durch einen ersten bis sechsten Spaltenadreß-Dekodierer aktiviert. Die Speicherzellen MC11 bis MC13 der ersten Speicherzellen-Anordnung, die mit der ersten Poly-Wortleitung PWL0 verbunden ist, führen Lese- und Schreibopera­ tionen durch, wenn die erste Wortleitung WL0 ein Zugriffs- Freigabesignal empfängt und die erste, die dritte und die fünfte gemeinsame Bitleitung BL0, BL2 und BL4 aktiviert sind. Andererseits führen die Speicherzellen MC21 bis MC23 der zweiten Speicherzellen- Anordnung, die mit der zweiten Poly-Wortleitung PWL1 verbunden ist, Lese- und Schreiboperationen durch, wenn die erste Wortleitung WL0 ein Zugriffs-Freigabesignal empfängt und die zweite, die vierte und die sechste gemeinsame Bitleitung BL1, BL3 und BL5 aktiviert sind. Auf gleiche Weise wie die Speicherzellen MC11 bis MC13 und MC21 bis MC23 führen die Speicherzellen MC31 bis MC33, MC44 bis MC43, MC51 bis MC53 und MC61 bis MC63 Lese- und Schreiboperationen durch, wenn je­ weils die entsprechenden Wortleitungen und die entsprechenden gemein­ samen Bitleitungen freigegeben sind.

Wie es in der vorangehenden Beschreibung deutlich gemacht ist, schafft die vorliegende Erfindung eine Halbleiterspeicher-Vorrichtung mit einer Wortleitungs-Struktur, bei der zwei Poly-Wortleitungen durch einen Kontakt zugleich mit einer Metall-Wortleitung verbunden sind. Mit dieser Wortleitungs-Struktur ist es möglich, die Kontakt­ fläche zu minimieren, bei der die benachbarten Poly-Wortleitungen und die Metall-Wortleitung verbunden sind, und somit den durch Kontakte belegten Metall-Verbindungs-Bereich zu minimieren. Als ein Ergebnis schafft die Wortleitungs-Struktur der Halbleiterspeicher-Vorrichtung gemäß der vorliegenden Erfindung Verbesserungen bezüglich der Ergie­ bigkeit bzw. der Produktionsmenge und des Integrationsgrads.

Obwohl zu Darstellungszwecken die bevorzugten Ausführungsbeispiele der Erfindung offenbart worden sind, werden Fachleute erkennen, daß verschiedene Abänderungen, Zusätze und Substitutionen möglich sind, ohne von dem Schutzumfang und dem Wesen der Erfindung abzuweichen, wie sie in den beigefügten Ansprüchen offenbart ist.

Beispielsweise kann, obwohl in den Fig. 2 und 3 gezeigte Halbleiterspeicher-Vorrichtungen beschrieben worden sind, die jeweils sechs Poly-Wortleitungen und sechs gemeinsame Bitleitungen enthalten, bei den Halbleiterspeicher-Vorrichtungen eine größere Anzahl von ge­ meinsamen Bitleitungen und von Poly-Wortleitungen verwendet werden. Auch wenn die Kontakte bei der in Fig. 2 gezeigten Halbleiterspeicher-Vorrichtung an den mittleren Teilen der Poly- Wortleitungen angeordnet sind, werden Fachleute erkennen, daß die Kontakte an der linken Seite oder der rechten Seite der Poly- Wortleitungen angeordnet sein können.

Claims (5)

1. Halbleiterspeicher-Vorrichtung mit n Speicherzellen-Anordnungen (MC11, MC12, MC13 bis MC61, MC62, MC63) bestehend aus:
n Halbleiter-Wortleitungen (PWL0 bis PWL5) aus Halbleitermate­ rial, die jeweils mit den Speicherzellen-Anordnungen verbunden sind;
n/2 Metall-Wortleitungen (MWL0 bis MWL2) aus Metall, die jeweils mit Paaren der Halbleiter-Wortleitungen (PWL0 und PWL1, PWL2 und PWL3, PWL4 und PWL5) verbunden sind; und
n/2 Kontakten (CT0 bis CT2), die jeweils jedes der Halblei­ ter-Wortleitungspaare mit jeder entsprechenden der Metall-Wort­ leitungen verbinden.

2. Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei die Kon­ takte (CT0 bis CT2) an mittleren Teilen der Halbleiter-Wortlei­ tungen (PWL0 bis PWL5) angeordnet sind.

3. Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei die Kon­ takte (CT0 bis CT2) an einem Seitenrand der Halbleiter-Wortlei­ tungen (PWL0 bis PWL5) angeordnet sind.

4. Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei jede der Metall-Wortleitungen (MWL0 bis MWL2) zwischen jedem entspre­ chenden Wortleitungspaar (PWL0 und PWL1, PWL2 und PWL3, PWL4 und PWL5) angeordnet und damit verbunden ist.

5. Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei jede der Metall-Wortleitungen (MWL0 bis MWL2) auf einem Oxidfilm zum Iso­ lieren von Elementen angeordnet ist.