KR101027349B1 - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

수직채널형 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 기술은 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자에 있어서, 기판상에 적층된 복수층의 워드라인; 및 상기 복수층의 워드라인과 각각 연결된 복수의 금속배선을 포함하되, 각층의 워드라인은, 복수개의 워드라인 패턴을 포함하고, 상기 복수개의 워드라인 패턴은 층별로 동일한 금속배선에 연결된 것을 특징으로 한다. 본 기술에 따르면, 하나의 워드라인을 복수개의 워드라인 패턴으로 패터닝한 후, 복수개의 워드라인 패턴을 층별로 동일한 금속배선에 연결시킴으로써, 워드라인의 저항을 감소시켜 메모리 소자의 구동 속도를 향상시킬 수 있다.
수직채널형, 비휘발성 메모리 소자, 워드라인

Description

수직채널형 비휘발성 메모리 소자 및 그 제조 방법{VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 사시도이다. 단, 본 도면은 설명의 편의를 위하여 소스영역, 하부 선택 트랜비스터 및 상부 선택 트랜지스터 등의 구조물이 생략되었으며, 메모리 셀을 중심으로 도시되었음에 유의하여야 한다.
도 1a에 도시된 바와 같이, 소스 영역, 하부 선택 트랜지스터 등의 요구되는 하부 구조물이 형성된 기판(10)상에 복수층의 층간절연막(11) 및 도전막(12)을 교대로 형성한다.
이어서, 층간절연막(11) 및 도전막(12)을 식각하여 기판(10)의 표면을 노출시키는 채널용 트렌치를 형성한다. 이어서, 채널용 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(미도시됨)을 형성한 후, 채널용 트렌치 내에 채널용막을 매립하여 채널(CH)을 형성한다. 이로써, 채널(CH)을 따라 적층된 복수의 메모리 셀(MC0~MC3)들이 형성된다.
이어서, 복수의 메모리 셀(MC0~MC3)이 형성된 복수층의 층간절연막(11) 및 도전막(12)을 식각하여 복수의 메모리 블록(MB0,MB1)을 각각 분리시키는 메모리 블록 분리 공정을 수행한다.
도 1b에 도시된 바와 같이, 복수의 메모리 블록(MB0,MB1)의 층간절연막(11) 및 도전막(12)을 계단형으로 패터닝하여, 복수층의 도전막(12)의 표면을 각각 노출시킨다. 이와 같이 복수층의 층간절연막(11) 및 도전막(12)을 계단형으로 패터닝하는 공정을 슬리밍(slimming) 공정이라 하는데, 이는 후속 공정에서 복수층의 도전막(12)의 표면과 연결되는 콘택 플러그를 형성하기 위해 복수층의 도전막(12) 표면을 노출시키는 공정이다. 이로써, 복수층의 도전막(12)이 각 층에 의해 모두 노출 된다.
도 1c에 도시된 바와 같이, 슬리밍 공정이 수행된 결과물의 전체 구조상에 절연막(미도시됨)을 형성한 후, 이를 식각하여 복수층의 도전막(12)을 각각 노출시키는 콘택홀을 형성한다.
이어서, 콘택홀 내에 도전막을 매립하여 복수층의 도전막(12)으로 각각 연결되는 복수의 콘택 플러그(C0~C3)를 형성한다. 이어서, 복수의 콘택 플러그(C0~C3)와 각각 연결되는 금속배선(M0~M3)을 형성한다.
도 2는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 칩(chip) 구성을 나타내는 평면도이다.
도시된 바와 같이, 칩은 셀 영역(CELL) 및 주변회로 영역(PERI)을 구비하는데, 셀 영역(CELL)에는 복수의 메모리 블록(MB_0~MB_N)이 형성되고, 주변회로 영역(PERI)에는 X-디코더(X-DECODER)가 형성된다.
앞서, 설명한 바와 같이 복수의 메모리 블록(MB_0~MB_N)은 슬리밍 공정에 의해 계단형으로 패터닝되며, 각 층의 도전막은 복수의 금속 배선(M0~M3)에 의해 X-디코더(X-DECODER)로 연결된다.
이와 같이, 복수층의 도전막 즉, 복수층의 워드라인(WL0~WL3)을 복수의 금속 배선(M0~M3)으로 각각 연결시킴으로써, 메모리 소자의 구동에 따라 복수층의 워드라인(WL0~WL3)으로 각각 입력 전압을 인가시킬 수 있다.
전술한 바와 같은 종래기술에 따르면, 기판(10)상에 복수층의 층간절연막(11) 및 도전막(12)을 교대로 증착시킨 후, 메모리 셀(MC) 형성을 위한 전하차단막, 전하트랩막, 터널졀연막 및 채널용막 등을 형성하기 때문에, 도전막(12)의 물질이 폴리실리콘막에 한정되는 문제점이 있다. 즉, 공정상의 특성상, 금속막과 같은 저저항 물질로 이루어지는 워드라인(WL0~WL3)을 형성할 수 없기 때문에, 워드라인(WL0~WL3)의 면저항(Rs)이 증가하게 된다.
또한, 워드라인(WL0~WL3)의 일측을 통해서만 입력 전압(예를 들어, 프로그램 전압)이 인가되어 전달되기 대문에, 입력 전압을 인가하는 과정에서 전압이 점차 강하되는 문제점이 발생한다. 뿐만 아니라, 입력 전압의 전달에 따른 지연이 발생하게 된다.
결국, 메모리 소자의 프로그램/소거 속도가 저하될 뿐만 아니라, 프로그램/리드 타임 또한 증가하게 되어 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 워드라인의 저항을 감소시켜 메모리 소자의 구동 속도를 향상시키는데 적합한 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자에 있어서, 기판상에 적층된 복수층의 워드라인; 및 상기 복수층의 워드라인과 각각 연결된 복수의 금속배선을 포함하되, 각 층의 워드라인은 동일한 금속배선과 복수회 연결되는 것을 일 특징으로 한다.
또한, 본 발명은 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자에 있어서, 기판상에 적층된 복수층의 워드라인; 및 상기 복수층의 워드라인과 각각 연결된 복수의 금속배선을 포함하되, 각층의 워드라인은, 복수개의 워드라인 패턴을 포함하고, 상기 복수개의 워드라인 패턴은 층별로 동일한 금속배선에 연결되는 것을 다른 특징으로 한다.
또한, 본 발명은 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀 을 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수층의 층간절연막 및 도전막을 교대로 형성하는 단계; 상기 복수층의 도전막과 각각 연결되되, 한 층의 도전막과 복수회 연결되는 복수의 금속배선을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수층의 층간절연막 및 도전막을 교대로 형성하는 단계; 상기 복수층의 층간절연막 및 도전막을 식각하여, 복수개의 도전막 패턴을 포함하는 복수의 구조물을 형성하는 단계; 및 상기 복수층의 도전막과 각각 연결되되, 각층에 형성된 복수개의 도전막 패턴들이 층별로 동일한 금속배선에 연결되도록 복수의 금속배선을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 기판상에 적층된 복수층의 워드라인을 동일한 금속배선에 복수회 연결시킴으로써, 메모리 소자의 구동 속도를 향상시킬 수 있다. 또한, 하나의 워드라인을 복수개의 워드라인 패턴으로 패터닝한 후, 복수개의 워드라인 패턴을 층별로 동일한 금속배선에 연결시킴으로써, 워드라인의 저항을 감소시켜 메모리 소자의 구동 속도를 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 3a는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 칩 구성을 나타내는 도면이다. 도시된 바와 같이, 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자는 기판상에 적층된 복수층의 워드라인(WL0~WL3) 및 복수층의 워드라인과 각각 연결된 복수의 금속배선(M0~M3)을 포함하며, 각 층의 워드라인(WL0~WL3)은 동일한 금속배선(M0~M3)과 복수회 연결된다.
복수층의 워드라인(WL0~WL3)은 콘택 플러그를 통해 금속배선(M0~M3)과 연결되는데, 각 층의 워드라인(WL0~WL3)에 소정 간격마다 콘택 플러그를 형성함으로써, 각 층의 워드라인(WL0~WL3)을 동일한 금속배선(M0~M3)과 복수회 연결시킬 수 있다.
여기서, 각 층의 워드라인(WL0~WL3)이 동일한 금속배선(M0~M3)과 연결되는 횟수, 즉, 각 층의 워드라인(WL0~WL3)과 연결되는 콘택 플러그의 개수는 워드라 인(WL0~WL3)의 면저항 및 메모리 소자의 구동 속도를 고려하여 결정하는 것이 바람직하다. 예를 들어, 워드라인의 면저항이 클수록 금속배선과 연결되는 횟수, 즉, 콘택 플러그의 개수를 증가시키는 것이 바람직하다.
본 도면에서는 일 실시예로서, 각 층의 워드라인(WL0~WL3)이 동일한 금속배선과 2회 연결되는 경우에 대해 도시하고 있다. 앞서 설명한 바와 같이, 복수의 메모리 블록(MB_0~MB_N)들은 슬리밍 공정에 의해 양 측벽이 계단형으로 패터닝 되는데, 메모리 블록(MB_0~MB_N)의 양 끝단의 계단형 측벽을 이용하여 각 층의 워드라인(WL0~WL3)과 연결되는 복수의 콘택 플러그를 형성하는 것이 바람직하다.
전술한 바와 같은 본 발명에 따르면, 각 층의 워드라인(WL0~WL3)을 동일한 금속배선(M0~M3)과 복수회 연결시킴으로써, 금속배선(M0~M3)을 통해 입력 전압을 빠르게 인가시킬 수 있다. 즉, 워드라인(WL0~WL3)의 면저항에 따른 한계를 극복하고, 메모리 소자의 구동 속도를 향상시킬 수 있다.
도 3b는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조를 나타내는 사시도이다. 단, 본 도면에서는 설명의 편의상 기판 상에 적층된 복수층의 워드라인 및 층간절연막, 콘택 플러그 및 금속배선만을 도시하였으며, 그 밖의 구조물 및 물질막등은 생략하였음에 유의하여야 한다.
도시된 바와 같이, 기판(30)상에 복수층의 층간절연막(31) 및 도전막(32)을 교대로 형성한다. 여기서, 도전막(32)은 앞서 설명한 워드라인(WL0~WL3)을 형성하기 위한 것으로서, 예를 들어, 폴리실리콘막을 포함할 수 있다. 또한, 층간절연 막(31)은 복수층의 도전막(32) 즉, 복수층의 워드라인(WL0~WL3)을 상호 분리시키기 위한 것으로서, 예를 들어, 산화막을 포함할 수 있다.
이어서, 복수층의 층간절연막(31) 및 도전막(32)을 식각하여 복수의 메모리 블록들을 분리시키는 메모리 블록 분리 공정을 수행하는데, 본 실시예에서는 메모리 블록 분리 공정은 별도로 도시하지 않았다.
이어서, 복수층의 층간절연막(31) 및 도전막(32)을 식각하여 복수층의 도전막(32) 표면을 각각 복수회 노출시킨다. 본 도면에서는 일 예로서, 복수의 메모리 블록(MB_0~MB_N)들의 양 측벽을 계단형으로 패터닝하는 슬리밍 공정을 통해, 복수층의 도전막(32) 표면을 양 끝단에서 2회 노출시키는 경우에 대해 도시하고 있다.
이어서, 계단형으로 패터닝된 결과물의 전체 구조상에 절연막(미도시됨)을 형성한 후, 절연막을 식각하여 복수층의 도전막(32) 표면을 각각 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수층의 도전막(32)과 각각 연결되는 복수의 콘택 플러그(C0~C3)를 형성한다.
이어서, 복수층의 도전막(32)과 각각 연결되되 한 층의 도전막(32)과 복수회 연결되는 금속배선(M0~M3)을 형성한다. 여기서, 각 층의 도전막(32)들은 복수의 콘택 플러그(C0~C3)들을 통해 동일한 금속배선과 복수회 연결된다.
예를 들어, 기판(30) 상에 첫번째로 증착된 도전막(32)은 2개의 콘택 플러그(C0)를 통해 동일한 금속배선(M0)과 2회 연결된다. 즉, 워드라인(W0)의 일측 끝단과 타측 끝단이 각각 콘택 플러그(C0)에 의해 금속배선(M0)과 연결되므로, 워드라인(W0)에 연결된 페이지(PAGE)에 속하는 복수의 메모리 셀들은 금속배선(M0)을 통해 거의 동시에 입력 전압이 인가된다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 4a는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 칩 구성을 나타내는 도면이다. 도시된 바와 같이, 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자는 기판상에 적층된 복수층의 워드라인(WL0~WL3) 및 복수층의 워드라인과 각각 연결된 복수의 금속배선(M0~M3)을 포함하는데, 각 층의 워드라인(WL0~WL3)은 각각 복수개의 워드라인 패턴(WL00~WL03,WL10~WL13, WL20~WL23)으로 패터닝되어 층별로 동일한 금속배선(M0~M3)에 연결된다.
복수의 메모리 블록(MB_0~MB_N)들은 각각 복수의 구조물(A0~A2)을 포함한다. 여기서, 구조물(A0~A2)은 복수의 워드라인 패턴과 층간절연막이 교대로 적층되어 형성된 것으로서, 워드라인의 면적 감소를 통해 워드라인의 저항을 감소시키기 위한 것이다.
하나의 메모리 블록(MB_0~MB_N)에 포함되는 구조물(A0~A2)의 개수는 각 워드라인 패턴(WL00~WL23)의 면적, 즉, 워드라인의 저항을 고려하여 결정되는 것이 바람직하다. 본 도면에서는 일 실시예로서, 하나의 메모리 블록(MB)이 3개의 구조물(A0~A2)을 포함하는 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
이때, 복수의 구조물(A0~A2)들을 분리시키기 위한 식각 공정에서 각 층의 워 드라인(WL0~WL3)이 복수개의 워드라인 패턴(WL00~WL23)으로 패터닝된다. 이와 같이, 각 층의 워드라인(WL0~WL3)을 복수개의 워드라인 패턴(WL00~WL03,WL10~WL13, WL20~WL23)으로 패터닝함으로써, 종래에 비해 워드라인의 저항을 감소시킬 수 있다.
예를 들어, 기판 상에 첫번째로 증착된 워드라인은 3개의 워드라인 패턴(WL00,WL10,WL20)으로 패터닝된다. 즉, 복수의 구조물(A0~A2)들이 각각 워드라인 패턴(WL00~WL23)을 포함하며, 동일한 층에 형성된 워드라인 패턴(WL00,WL10,WL20/WL01,WL11,WL21/WL02,WL12,WL22/WL03,WL13,WL23)들은 동일한 금속배선(M0/M1/M2/M3)에 연결된다.
복수개의 워드라인 패턴(WL00~WL23)은 콘택 플러그를 통해 층별로 동일한 금속배선(M0~M3)과 연결되는데, 복수의 구조물(A0~A2)들의 각 층의 워드라인 패턴(WL00~WL23)과 연결되는 복수의 콘택 플러그를 형성함으로써, 복수의 워드라인 패턴(WL00~WL23)들을 층별로 동일한 금속배선(M0~M3)과 연결시킬 수 있다.
전술한 바와 같은 본 발명에 따르면, 각 층의 워드라인(WL0~WL3)을 복수개의 워드라인 패턴(WL00~WL23)으로 패터닝함으로써, 워드라인의 면 저항을 감소시킬 수 있다. 또한, 동일한 층에 형성된 워드라인 패턴(WL00~WL03,WL10~WL13,WL20~WL23)들을 동일한 금속배선(M0~M3)에 연결시키는 스트래핑(strapping) 방식에 의해, 금속배선(M0~M3)을 통해 복수개의 워드라인 패턴(WL00~WL03,WL10~WL13,WL20~WL23)들에 입력 전압을 거의 동시에 인가시킬 수 있다. 즉, 워드라인의 면저항을 감소시킬 뿐 만 아니라, 메모리 소자의 구동 속도를 향상시킬 수 있다.
도 4b는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조를 나타내는 사시도이다. 단, 본 도면에서는 설명의 편의상 기판상에 적층된 복수층의 워드라인 및 층간절연막, 콘택 플러그 및 금속배선만을 도시하였으며, 그 밖의 구조물 및 물질막등은 생략하였음에 유의하여야 한다.
도시된 바와 같이, 기판(40)상에 복수층의 층간절연막(41) 및 도전막(42)을 교대로 형성한다. 여기서, 도전막(42)은 앞서 설명한 워드라인(WL0~WL3)을 형성하기 위한 것으로서, 예를 들어, 폴리실리콘막을 포함할 수 있다. 또한, 층간절연막(41)은 복수층의 도전막(42) 즉, 복수층의 워드라인(WL0~WL3)을 상호 분리시키기 위한 것으로서, 예를 들어, 산화막을 포함할 수 있다.
이어서, 복수층의 층간절연막(41) 및 도전막(42)을 식각하여 복수개의 도전막 패턴 즉, 워드라인 패턴을 포함하는 복수의 구조물(A0~A2)을 형성한다. 이와 같은 복수의 구조물(A0~A2) 형성 단계는 종래의 메모리 블록 분리 공정을 통해 수행될 수 있다. 본 도면에서는 복수개의 도전막 패턴을 구조물(A0~A2) 및 층별(0~3)에 따라 구별하기 위해, "WL00~WL03,WL10~WL13,WL20~WL23"의 부호로 도시하였다.
본 도면에서는 일 실시예로서, 하나의 메모리 블록이 3개의 구조물(A0~A2)을 포함하는 경우에 대해 도시하고 있는데, 그에 따라, 각 층의 도전막(42)이 각각 3개의 도전막 패턴으로 패터닝된다. 예를 들어, 기판(40)상에 첫번째로 증착된 도전막(42) 즉, 워드라인(WL0)은 3개의 워드라인 패턴(WL00~WL02)로 패터닝된다.
이어서, 복수의 구조물(A0~A3)들의 측벽을 계단형으로 패터닝하여 복수개의 도전막 패턴(WL00~WL03,WL10~WL13,WL20~WL23)의 표면을 각각 노출시킨다. 본 도면에서는 일 예로서, 복수의 구조물(A0~A3)들의 양 측벽을 계단형으로 패터닝하는 경우에 대해 도시하고 있으나, 구조물(A0~A3)의 일 측벽만을 패터닝하는 것 또한 가능하다.
이어서, 계단형으로 패터닝된 결과물의 전체 구조상에 절연막(미도시됨)을 형성한 후, 절연막을 식각하여 복수층의 도전막(42) 표면을 각각 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내에 도전막을 매립하여 복수층의 도전막(42)과 각각 연결되는 복수의 콘택 플러그(C0~C3)를 형성한다.
이어서, 복수층의 도전막(42)과 각각 연결되되 복수개의 도전막 패턴(WL00~WL03,WL10~WL13,WL20~WL23)들이 층별로 동일한 금속배선(M0~M3)에 연결되도록 복수의 금속배선(M0~M3)을 형성한다. 여기서, 각 층의 도전막 패턴(WL00~WL03,WL10~WL13,WL20~WL23)들은 복수의 콘택 플러그(C0~C3)들을 통해 층별로 동일한 금속배선(M0~M3)으로 연결된다.
예를 들어, 기판(40) 상에 첫번째로 증착된 도전막(42)은 3개의 도전막 패턴(WL00,WL10,WL20)으로 패터닝되며, 동일한 층에 형성된 2개의 도전막 패턴(WL00,WL10,WL20)은 동일한 금속배선(M0)으로 연결된다. 즉, 각 층의 워드라인을 복수개의 워드라인 패턴으로 패터닝함으로써 워드라인의 저항을 감소시키고, 금속배선을 통해 복수개의 워드라인 패턴에 거의 동시에 입력 전압을 인가시킴으로써 메모리 소자의 구동 속도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 칩 구성을 나타내는 평면도.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 도면.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 도면.
[도면의 주요 부분에 대한 부호의 설명]
30,40: 기판 31,41: 층간절연막
32,42: 도전막

Claims (15)

  1. 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자에 있어서,
    기판상에 적층된 복수층의 워드라인; 및
    상기 복수층의 워드라인과 각각 연결된 복수의 금속배선
    을 포함하되,
    각 층의 워드라인은 동일한 금속배선과 복수회 연결된
    수직채널형 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 복수층의 워드라인들은,
    상기 기판상에 복수층의 층간절연막과 교대로 적층되며, 상기 복수층의 워드라인 표면을 각각 복수회 노출시키도록 계단형으로 패터닝된
    수직채널형 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 복수층의 워드라인과 각각 연결되어, 각층의 워드라인을 동일한 금속배 선과 복수회 연결시키는 복수의 콘택 플러그
    를 더 포함하는 수직채널형 비휘발성 메모리 소자.
  4. 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자에 있어서,
    기판상에 적층된 복수층의 워드라인; 및
    상기 복수층의 워드라인과 각각 연결된 복수의 금속배선
    을 포함하되,
    각층의 워드라인은,
    복수개의 워드라인 패턴을 포함하고, 상기 복수개의 워드라인 패턴은 층별로 동일한 금속배선에 연결된
    수직채널형 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 복수개의 워드라인 패턴 및 복수층의 층간절연막이 교대로 적층된 복수의 구조물들을
    더 포함하는 수직채널형 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 복수의 구조물들은,
    상기 복수의 워드라인 패턴의 표면을 각각 노출시키도록 계단형으로 패터닝된
    수직채널형 비휘발성 메모리 소자.
  7. 제 5 항에 있어서,
    상기 복수의 구조물들은 하나의 메모리 블록을 구성하는
    수직채널형 비휘발성 메모리 소자.
  8. 제 4 항에 있어서,
    상기 복수개의 워드라인 패턴으로 각각 연결되어, 상기 복수개의 워드라인 패턴을 층별로 동일한 금속배선과 연결시키는 복수의 콘택 플러그
    를 더 포함하는 수직채널형 비휘발성 메모리 소자.
  9. 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직 채널형 비휘발성 메모리 소자 제조 방법에 있어서,
    기판상에 복수층의 층간절연막 및 도전막을 교대로 형성하는 단계;
    상기 복수층의 도전막과 각각 연결되되, 한 층의 도전막과 복수회 연결되는 복수의 금속배선을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 복수층의 층간절연막 및 도전막 형성 단계 후에,
    상기 복수층의 도전막 표면이 각각 복수회 노출되도록 상기 복수층의 층간절연막 및 도전막을 계단형으로 패터닝하는 단계;
    계단형으로 패터닝된 결과물의 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 복수층의 도전막 표면을 각각 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립하여 상기 복수층의 도전막과 각각 연결되는 복수의 콘택 플러그를 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    각층의 도전막은,
    상기 복수의 콘택 플러그에 의해 동일한 금속배선과 복수회 연결되는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  12. 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀을 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서,
    기판상에 복수층의 층간절연막 및 도전막을 교대로 형성하는 단계;
    상기 복수층의 층간절연막 및 도전막을 식각하여, 복수개의 도전막 패턴을 포함하는 복수의 구조물을 형성하는 단계; 및
    상기 복수층의 도전막과 각각 연결되되, 복수개의 도전막 패턴들이 층별로 동일한 금속배선에 연결되도록 복수의 금속배선을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 복수의 구조물을 형성하는 단계 후에,
    상기 복수개의 도전막 패턴의 표면이 각각 노출되도록 상기 복수의 구조물들의 측벽을 계단형으로 패터닝하는 단계;
    계단형으로 패터닝된 결과물의 전체 구조상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 복수개의 도전막 패턴을 각각 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립하여 상기 복수개의 도전막 패턴과 각각 연결되는 복수의 콘택 플러그를 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 각층에 형성된 복수개의 도전막 패턴은,
    상기 복수의 콘택 플러그에 의해 층별로 동일한 금속배선으로 연결되는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  15. 제 12 항에 있어서,
    상기 복수의 구조물들은 하나의 메모리 블록을 구성하는
    수직채널형 비휘발성 메모리 소자 제조 방법.
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