KR20140093106A - 3차원 플래쉬 메모리 소자 - Google Patents
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Abstract
3차원 플래쉬 메모리 소자가 제공된다. 상기 3차원 플래쉬 메모리 소자는 반도체 기판 상에서 정보 저장 구조체들, 정보 저장 구조체들 사이에서 반도체 기판과 접촉하는 공통 소오스 라인 구조체, 및 정보 저장 구조체들 및 공통 소오스 라인 구조체의 주변에서 반도체 기판 상에 적층되는 식각 정지 패턴들, 선택 라인들, 및 워드 라인들을 포함한다.
Description
본 발명의 실시예들은 3차원 플래쉬 메모리 소자에 관한 것으로서, 보다 상세하게는, 반도체 기판의 주 표면에 가까이 위치하는 식각 정지막을 포함하는 3차원 플래쉬 메모리 소자에 관한 것이다.
최근에, 플래쉬 메모리 소자는 반도체 기판의 주 표면으로부터 상부를 향해서 연장되는 낸드 셀 스트링(NAND cell string)들을 이용해서 제조되고 있다. 이를 위해서, 상기 낸드 셀 스트링은 반도체 기판 상에 교호적으로 적층되는 산화막들 및 희생 폴리막들에 관통구(貫通口)들, 그리고 관통구들에 스페이서 구조물들을 형성해서 제조된다.
상기 관통구들은 홀 및/ 또는 트랜치의 형상을 가질 수 있다. 상기 산화막들 및 희생 폴리막들이 반도체 기판을 노출할 때까지 연속적으로 식각되기 때문에, 상기 관통구들은 반도체 기판의 영역들 별로 반도체 기판의 주 표면 아래에서 서로 다른 깊이들을 갖는다. 따라서, 상기 스페이서 구조물들은 관통구들의 측벽들을 따라서 서로 다른 길이들을 가질 수 있다.
또한, 상기 희생 폴리막들이 관통구들을 통해서 식각되는 경우에, 상기 반도체 기판은 희생 폴리막들과 함께 등방성 및/ 또는 이방성으로 식각되기 때문에, 상기 관통구들은 목적하는 형상들을 가질 수 없다. 더불어서, 상기 반도체 기판 및 산화막들이 관통구들을 통해서 동시에 노출되기 때문에, 상기 반도체 기판은 산화막들과 함께 관통구들을 통해서 실리사이데이션(silicidation) 공정에 노출될 수 있다.
상기 스페이서 구조물들의 서로 다른 길이들, 및 관통구들의 목적하지 않는 형상들, 실리사이데이션 공정에 반도체 기판의 노출은 낸드 셀 스트링(NAND cell string) 내 접지 선택 트랜지스터(ground select transistor)의 구동을 원활하게 할 수 없다. 결과적으로, 상기 낸드 셀 스트링의 전기적 특성은 접지 선택 트랜지스터를 통해서 열화될 수 있다.
본 발명이 해결하고자 하는 과제는 교호적으로 적층되는 산화막들 및 희생 폴리막들을 관통하여 반도체 기판의 내부로 연장되는 채널 홀들 및/ 또는 접속 트랜치들의 밑면들의 레벨을 반도체 기판에서 일정하게 하는데 적합한 3차원 플래쉬 메모리 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 반도체 기판 상에서 교호적으로 적층되는 산화막들 및 희생 폴리막들에 채널 홀들 및 접속 트랜치들을 형성하는 경우에, 상기 채널 홀들 및 접속 트랜치들을 통해서 희생 폴리막들 및 반도체 기판을 동시에 노출시키지 않도록 하는데 적합한 3차원 플래쉬 메모리 소자를 제공하는 데 있다.
본 발명이 해결하려는 또 다른 과제는 앞서 언급한 과제로 한정되지 않으며, 여기서 언급되지 않은 다른 과제는 이하의 설명으로부터 당업자에게 충분히 이해될 수 있을 것이다.
본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자가 제공된다. 상기 3차원 플래쉬 메모리 소자는 반도체 기판 상에서 기둥 형상으로 위치되는 정보 저장 구조체들, 상기 정보 저장 구조체들 사이에 위치해서 상기 반도체 기판과 접촉하는 공통 소오스 라인 구조체, 및 상기 정보 저장 구조체들 및 상기 공통 소오스 라인 구조체의 주변에 위치해서 상기 반도체 기판 상에 적층되는 식각 정지 패턴들, 선택 라인들, 및 워드 라인들을 포함하되, 상기 정보 저장 구조체들의 각각은 전하 블로킹막을 포함하고, 상기 공통 소오스 라인 구조체는 스페이서를 포함하고, 및 상기 전하 블로킹막 및 상기 스페이서는 상기 식각 정지 패턴들 상에서 상기 식각 정지 패턴들에 접촉된다.
상기 정보 저장 구조체들의 각각은 채널 폴리막, 전하 터널막 및 전하 트랩막을 더 포함하되, 상기 채널 폴리막은 상기 전하 터널막, 상기 전하 트랩막 및 상기 전하 블로킹막으로 차례로 둘러싸인다.
상기 3차원 플래쉬 메모리 소자는 상기 정보 저장 구조체들의 각각 아래에 도전 플러그(plug)를 더 포함하되, 상기 도전 플러그는 상기 정보 저장 구조체들의 각각으로부터 연장하고 그리고 상기 식각 정지 패턴들 사이를 지나서 상기 반도체 기판의 내부로 연장하도록 구성된다.
상기 전하 블로킹막은 측벽을 통해서 상기 선택 라인들 및 상기 워드 라인들과 접촉하면서 상기 도전 플러그를 둘러싸도록 구성된다.
상기 전하 블로킹막은 상기 도전 플러그, 상기 선택 라인들, 및 상기 워드 라인들을 둘러싸도록 구성된다.
상기 3차원 플래쉬 메모리 소자는 상기 도전 플러그 상에 절연 필러(pillar)를 더 포함하되, 상기 절연 필러는 상기 채널 폴리막으로 둘러싸여서 상기 도전 플러그 상에서 상기 정보 저장 구조체들의 각각을 지지하도록 구성된다.
상기 공통 소오스 라인 구조체는 도전 스터드(stud)를 더 포함하되, 상기 도전 스터드는 상기 식각 정지 패턴들 상에서 상기 스페이서로 둘러싸이고 그리고 상기 식각 정지 패턴들 사이를 지나서 상기 반도체 기판의 내부로 연장하도록 구성된다.
상기 식각 정지 패턴들은 적어도 하나의 절연 물질을 포함한다.
상기 3차원 플래쉬 메모리 소자는 상기 반도체 기판 및 상기 식각 정지 패턴들 사이에 패드 패턴들을 더 포함하되, 상기 패드 패턴들은 적어도 하나의 절연 물질을 포함하고, 및 상기 도전 플러그 및 상기 공통 소오스 라인 구조체는 상기 패드 패턴들 사이를 지나도록 구성된다.
상기 3차원 플래쉬 메모리 소자는 상기 식각 정지 패턴들 상에 절연 패턴들을 더 포함하되, 상기 선택 라인들은 상기 워드 라인들의 하부 및 상부에 각각 위치되는 접지 선택 라인들 및 스트링 선택 라인들로 구분되고, 상기 접지 선택 라인들은 상기 식각 정지 패턴들과 접촉하도록 구성되고, 및 상기 절연 패턴들은 상기 접지 선택 라인들 및 상기 워드 라인들 사이 그리고 상기 스트링 선택 라인 상에 절연 패턴들을 포함한다.
상술한 바와 같이, 본 발명의 실시예들에 따르면 반도체 기판 상에 식각 정지막이 형성되고, 식각 정지막 상에 산화막들 및 희생 폴리막들이 교호적으로 형성되고, 그리고 식각 정지막을 이용하여 반도체 기판, 식각 정지막, 산화막들 및 희생 폴리막들에 채널홀들 및 접속 트랜치들이 형성되기 때문에,
본 발명에 따르는 3차원 플래쉬 메모리 소자는 반도체 기판, 식각 정지막, 산화막들 및 희생 폴리막들에 채널홀들 또는 접속 트랜치들을 단계적으로 형성해서 반도체 기판에 주는 식각 데미지를 최소화할 수 있다.
본 발명에 따르는 3차원 플래쉬 메모리 소자는 반도체 기판의 주 표면 아래에 채널 홀들 또는 접속 트랜치들의 밑면들의 레벨을 동일하게 가질 수 있다.
상기 3차원 플래쉬 메모리 소자는 채널 홀들 또는 접속 트랜치들의 측벽들에 스페이서들의 길이를 일정하게 가질 수 있다.
상기 3차원 플래쉬 메모리 소자는, 채널 홀들 또는 접속 트랜치들이 형성되는 동안에, 식각 정지막을 이용해서 반도체 기판 및 희생 폴리막들을 동시에 노출시키지 않아서 목적하는 형상의 채널홀들 또는 접속 트랜치들을 가질 수 있다.
상기 3차원 플래쉬 메모리 소자는, 식각 정지막을 이용해서 접속 트랜치가 형성되는 동안에, 반도체 기판 및 희생 폴리막들을 동시에 노출시키지 않아서 실리사이데이션 공정(silicidation process)의 영향을 직접적으로 받지 않는 반도체 기판을 가질 수 있다.
상기 3차원 플래쉬 메모리 소자는 목적하는 형상의 채널홀들 및 접속 트랜치들을 이용해서 종래 기술 대비 전기적 특성을 향상시킬 수 있다.
도 1 은 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자를 보여주는 단면도이다.
도 2 내지 9 는 도 1 의 3차원 플래쉬 메모리 소자의 형성방법을 설명하는 단면도들이다.
도 2 내지 9 는 도 1 의 3차원 플래쉬 메모리 소자의 형성방법을 설명하는 단면도들이다.
이후로, 본 발명의 기술적 사상에 의한 다양한 실시 예들에 의한 3차원 플래쉬 메모리 소자 및 그의 형성방법은 도 1 내지 9 를 참조해서 설명된다.
먼저, 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자는 도 1 을 참조해서 보다 상세히 설명된다.
도 1 은 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자를 보여주는 단면도이다.
도 1 을 참조하면, 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자(190)는 반도체 기판(10)의 주 표면 상에 패드 패턴(25)들, 식각 정지 패턴(35)들, 정보 저장 구조체(150)들 및 공통 소오스 라인 구조체(180)를 포함한다. 상기 패드 패턴(25)들은 적어도 하나의 절연 물질을 포함할 수 있다. 상기 식각 정지 패턴(35)들은 패드 패턴(25)들 상에 배치된다.
상기 식각 정지 패턴(35)들은 적어도 하나의 절연 물질을 포함할 수 있다. 상기 정보 저장 구조체(150)들은 식각 정지 패턴(35)들 상에 배치된다. 상기 정보 저장 구조체(150)들은 기둥 형상으로 형성될 수 있다. 상기 정보 저장 구조체(150)들의 각각은 전하 블로킹막(70, 130), 전하 트랩막 및 전하 터널막(90), 그리고 채널 폴리막(100)을 순서적으로 포함할 수 있다.
상기 전하 블로킹막(70, 130)은 제 1 전하 블로킹막(70) 및 제 2 전하 블로킹막(130)들을 포함한다. 상기 제 1 전하 블로킹막(70)은 하부 단부를 통해서 식각 정지 패턴(35)들, 및 측벽을 통해서 제 2 전하 블로킹막(130)들과 접촉하도록 구성된다. 상기 제 2 전하 블로킹막(130)들은 제 1 전하 블로킹막(70)의 측벽 상에 소정 거리들로 이격해서 형성된다.
상기 제 2 전하 블로킹막(130)들은 정보 저장 구조체(150)들의 반대편을 향해서 개구되는 동굴(cave)을 한정하도록 구성된다. 상기 제 2 전하 블로킹막(130)들은 3차원 플래쉬 메모리 소자(190)의 전기적 특성에 따라서 생략될 수 있다. 상기 전하 블로킹막(70, 130)은 전하 트랩막으로부터 전하 터널막의 반대편으로 전하의 흐름을 막는 역할을 한다.
상기 전하 블로킹막(70, 130)은 적어도 하나의 절연 물질을 포함한다. 상기 전하 트랩막 및 전하 터널막(90)에서, 상기 전하 트랩막은 채널 폴리막(100)으로부터 전하 터널막을 통과하는 전하를 트랩하는 역할을 한다. 상기 전하 터널막은 트랜지스터의 전위에 따라서 채널 폴리막(100) 및 전하 트랩막 사이에 전하의 흐름을 유도하는 역할을 한다.
상기 전하 트랩막 및 전하 터널막(90)의 각각은 적어도 하나의 절연 물질을 포함한다. 상기 채널 폴리막(100)은 3차원 플래쉬 메모리 소자에서 트랜지스터의 채널의 역할을 한다. 상기 공통 소오스 라인 구조체(180)는 정보 저장 구조체(150)들 사이에 위치된다. 상기 공통 소오스 라인 구조체(180)는 반도체 기판(10) 상에서 정보 저장 구조체(150)들을 물리적으로 서로 마주보지 않게 하도록 라인 형상으로 구성된다.
상기 공통 소오스 라인 구조체(180)는 스페이서(160) 및 도전 스터드(conductive stud; 170)를 포함한다. 상기 스페이서(160)는 식각 정지 패턴(35)들 상에서 도전 스터드(170)를 둘러싸도록 구성된다. 상기 스페이서(160)는 식각 정지 패턴(35)들 상에서 하부 단부를 통하여 식각 정지 패턴(35)들, 및 측벽을 통해서 제 2 전하 블로킹(130)들과 접촉하도록 구성된다.
상기 스페이서(160)는 적어도 하나의 절연 물질을 포함한다. 상기 도전 스터드(170)는 식각 정지 패턴(35)들의 상부로부터 연장해서 패드 패턴(25)들 및 식각 정지 패턴(35)들 사이를 지나서 반도체 기판(10)의 내부로 삽입된다. 상기 도전 스터드(170)는 패드 패턴(25)들 아래에서 반도체 기판(10)과 접촉하도록 구성된다. 상기 도전 스터드(170)는 적어도 하나의 도전 물질을 포함한다.
또한, 상기 3차원 플래쉬 메모리 소자(190)는 절연 패턴(50)들, 도전 플러그(conductive plug; 80)들, 절연 필러(insulating piller; 110)들 및 도전 패턴(140)들을 더 포함한다. 상기 절연 패턴(50)들 및 도전 패턴(140)들은 식각 정지 패턴(35)들 상에서 교호(交互)적으로 적층된다. 상기 절연 패턴(50)들 및 도전 패턴(140)들은 정보 저장 구조체(150)들 및 공통 소오스 라인 구조체(180)의 주변에 위치된다.
상기 절연 패턴(50)들 및 도전 패턴(140)들은 정보 저장 구조체(150)들의 각각의 전하 블로킹막(70, 130), 그리고 공통 소오스 라인 구조체(180)의 스페이서(160)와 접촉하도록 구성된다. 이 경우에, 상기 제 2 전하 블로킹막(130)은 도전 패턴(140)들을 둘러싸도록 구성된다. 상기 절연 패턴(50)들은 최상위 도전 패턴(140)을 덮도록 형성된다.
상기 절연 패턴(50)들은 도면에 네 개만 도시하지만, 이에 한정되지 않는다. 상기 절연 패턴(50)들은 적어도 하나의 절연 물질을 포함한다. 상기 도전 패턴(140)들은 도면에 네 개만 도시하지만, 이에 한정되지 않는다. 상기 도전 패턴(140)들은 적어도 하나의 절연 물질을 포함한다. 상기 도전 플러그(80)들은 정보 저장 구조체(150)들 아래에 각각 위치해서 정보 저장 구조체(150)들과 접촉하도록 구성된다.
상기 도전 플러그(90)들은 정보 저장 구조체(150)들로부터 연장해서 패드 패턴(25)들 및 식각 정지 패턴(35)들 사이를 지나고 그리고 반도체 기판(10)의 내부에 삽입된다. 상기 도전 플러그(90)들은 패드 패턴(25)들 아래에서 반도체 기판(10)과 접촉하도록 구성된다. 상기 도전 플러그(80)들은 적어도 하나의 도전 물질을 포함한다.
상기 절연 필러(110)들은 도전 플러그(80)들 상에 각각 배치된다. 상기 절연 필러(110)들은 채널 폴리막(100)들로 둘러싸여서 도전 플러그(80)들 상에 정보 저장 구조체(150)들을 지지하도록 구성된다. 상기 절연 필러(110)들은 적어도 하나의 절연 물질을 포함한다. 한편, 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자(190)에서, 상기 도전 패턴(140)들은 선택 라인(SL; select line)들 및 워드 라인들(WLs)을 구성한다.
상기 선택 라인(SL)들은 워드 라인들(WLs)의 하부 및 상부에 각각 위치되는 접지 선택 라인(GSL; ground select line)들 및 스트링 선택 라인(SSL; string select line, 도면에 미 도시)들로 구분될 수 있다. 상기 접지 선택 라인(GSL)들은 식각 정지 패턴(35)들과 접촉하도록 구성된다. 따라서, 상기 패드 패턴(25)들 및 식각 정지 패턴(35)들은 접지 선택 라인(GSL)들의 게이트 옥사이드 막의 역할을 한다.
상기 워드 라인들(WLs)은 제 1 내지 3 워드 라인들(WL1, WL2, WL3)을 포함한다. 상기 워드 라인(WLs)들은 도면에 세 개만 도시하지만, 이에 한정되지 않는다. 상기 워드 라인들(WLs), 선택 라인(SL)들, 반도체 기판(10), 패드 패턴(25), 식각정지 패턴(35), 하나의 정보 저장체(150), 및 공통 소오스 라인 구조체(180)는 전기적으로 하나의 낸드 셀 스트링(NAND cell string)을 형성하도록 구성된다.
상기 낸드 셀 스트링(NAND cell string)은 워드 라인들(WLs) 및 선택 라인(SL)들에 각각 대응하는 셀 트랜지스터들 및 선택 트랜지스터들을 전기적으로 직렬 접속해서 구성된다.
다음으로, 본 발명의 실시예들에 따르는 3차원 플래쉬 메모리 소자의 형성방법은 도 2 내지 9 를 참조해서 보다 상세히 설명하기로 한다.
도 2 내지 9 는 도 1 의 3차원 플래쉬 메모리 소자의 형성방법을 설명하는 단면도들이다.
도 2 를 참조하면, 본 발명의 실시예들에 따르는 반도체 기판(10)이 준비된다. 상기 반도체 기판(10)의 주 표면 상에 패드막(20) 및 식각 정지막(30)이 차례로 형성된다. 상기 패드막(20) 및 식각 정지막(30)은 서로 다른 물질들을 각각 포함한다. 상기 패드막(20) 및 식각 정지막(30)의 각각은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 금속 옥사이드, 금속 나이트라이드, 또는 금속 실리사이드를 포함한다.
상기 식각 정지막(30) 상에 희생 폴리막(40)들 및 산화막(50)들이 교호적으로 형성된다. 상기 희생 폴리막(40)들은 수직적으로 볼 때에 도 1 의 정보 저장체(150) 및 공통 소오스 라인 구조체(18) 사이에서 선택 라인(SL)들 및 워드 라인(WL)들과 동일한 개수를 가질 수 있다. 상기 희생 폴리막(40)들은 도핑되지 않은 폴리실리콘, 또는 도핑된 폴리실리콘을 포함한다.
상기 산화막(50)들은 식각 정지막(30) 및 희생 폴리막(40)들과 다른 절연 물질을 포함한다. 예를 들면, 상기 식각 정지막(30), 희생 폴리막(40)들, 및 산화막(50)들은 금속 나이트라이드, 폴리실리콘, 및 실리콘 옥사이드로 각각 형성될 수 있다.
도 3 을 참조하면, 도 2 의 희생 폴리막(40)들 및 산화막(50)들을 식각해서 희생 폴리막(40)들 및 산화막(50)들에 제 1 채널 홀(63)들이 형성된다. 상기 제 1 채널 홀(63)들은 식각 정지막(30) 상에 위치되어서 식각 정지막(30)을 노출시키도록 형성된다. 상기 제 1 채널 홀(63)들은 희생 폴리막(40)들 및 산화막(50)들을 노출시키도록 형성된다.
상기 제 1 채널 홀(63)들에 제 1 전하 블로킹막(70)들이 각각 형성된다. 상기 제 1 전하 블로킹막(70)들은 제 1 채널 홀(63)들의 측벽들 상에 형성된다. 상기 제 1 전하 블로킹막(70)들은 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 란타늄 옥사이드(La2O3), 탄탈륨 옥사이드(Ta2O3), 타이타늄 옥사이드(TiO2), 스트론튬 타이타늄 옥사이드(SrTiO3), 비 에스 티((Ba, Sr)TiO3), 또는 이들의 조합을 포함한다.
도 4 를 참조하면, 도 3 의 패드막(20) 및 식각 정지막(30)을 식각해서 제 1 전하 블로킹막(70)들 아래에 제 2 채널 홀(66)들이 형성된다. 상기 제 2 채널 홀(66)들은 제 1 채널 홀(63)들 아래에 각각 위치되어서 패드막(20) 및 식각 정지막(30)을 관통해서 반도체 기판(10)의 내부로 연장하도록 형성된다. 상기 제 2 채널 홀(66)들은 제 1 채널 홀(63)들과 연통하도록 형성된다.
상기 제 2 채널 홀(66)들은 반도체 기판(10), 패드막(20), 식각 정지막(30)을 노출시키도록 형성된다. 이를 통해서, 하나의 제 1 채널 홀(63) 및 하나의 제 2 채널 홀(66)은 하나의 채널 홀(69)을 형성한다. 따라서, 상기 제 1 채널 홀(63)들 및 제 2 채널 홀(66)들은 채널 홀(69)들을 형성한다. 상기 채널 홀(69)들이 식각 정지막(30)을 이용해서 제 1 채널 홀(63)들 및 제 2 채널 홀(66)들을 통하여 단계적으로 형성되기 때문에, 상기 채널 홀(69)들의 밑면은 반도체 기판(10)에서 동일 레벨에 형성될 수 있다.
도 5 를 참조하면, 상기 채널 홀(69)들에 도전 플러그(80)들이 각각 형성된다. 상기 도전 플러그(80)들은 선택적 에피텍셜 성장(selective epitaxial growth; SEG) 공정을 이용해서 도전 물질로 형성될 수 있다. 상기 도전 플러그(80)들은, 도 4 를 참조하면, 제 1 채널 홀(63)들을 부분적으로 채우면서 제 2 채널 홀(66)들을 충분히 채우도록 형성된다.
상기 도전 플러그(80)들은 채널 홀(69)들을 통해서 반도체 기판(10), 패드막(20), 식각 정지막(30) 및 제 1 전하 블로킹막(70)들과 접촉하도록 형성된다.
도 6 을 참조하면, 상기 도전 플러그(80)들의 각각 상에 전하 트랩막 및 전하 터널막(90)이 순서적으로 형성된다. 상기 전하 트랩막은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 또는 이들의 조합을 포함한다. 상기 전하 트랩막은 제 1 전하 블로킹막(70)들의 각각의 측벽 상에 형성된다. 상기 전하 터널막은 전하 블로킹막 보다 더 작은 유전율을 가지는 적어도 하나의 물질을 포함한다.
예를 들면, 상기 전하 터널막은 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2), 란타늄 옥사이드(La2O3), 탄탈륨 옥사이드(Ta2O3), 타이타늄 옥사이드(TiO2), 스트론튬 타이타늄 옥사이드(SrTiO3), 비 에스 티((Ba, Sr)TiO3), 또는 이들의 조합을 포함한다. 상기 전하 트랩막 및 전하 터널막(90)은 도전 플러그(80)들의 각각을 노출시키도록 형성된다.
상기 도전 플러그(80)들 상에 채널 폴리막(100)들이 각각 형성된다. 상기 채널 폴리막(100)들은 도핑되지 않은 폴리실리콘을 포함한다. 상기 채널 폴리막(100)들의 각각은 전하 터널막의 측벽 상에 형성된다. 상기 채널 폴리막(100)들은 도전 플러그(80)들을 노출시키도록 형성된다. 상기 도전 플러그(80)들 상에 절연 필러(110)들이 형성된다.
상기 절연 필러(110)들은 도전 플러그(80)들을 덮으면서 채널 폴리막(100)들로 둘러싸이도록 형성된다. 상기 절연 필러(110)들은 실리콘 옥사이드를 포함한다.
도 7 을 참조하면, 도 6 의 희생 폴리막(40)들 및 산화막(50)들을 식각해서 도전 플러그(80)들 사이에 제 1 접속 트랜치(123)가 형성된다. 상기 제 1 접속 트랜치(123)은 식각 정지막(30) 상에 형성된다. 이 경우에, 상기 제 1 접속 트랜치(123)는 희생 폴리막(40)들 및 산화막(50)들을 희생 폴리 패턴(44)들 및 절연 패턴(55)들로 세분하도록 형성된다.
상기 제 1 접속 트랜치(123)는 식각 정지막(30), 희생 폴리 패턴(44)들 및 절연 패턴(50)들을 노출시키도록 형성된다.
도 8 을 참조하면, 상기 제 1 접속 트랜치(123)를 통해서 식각 정지막(30)으로부터 도 7 의 희생 폴리 패턴(44)들이 제거된다. 상기 희생 폴리 패턴(44)들은 식각 정지막(30), 절연 패턴(55)들 및 제 1 전하 블로킹막(70)들을 식각 버퍼막으로 이용해서 제거될 수 있다.
상기 희생 폴리 패턴(44)들은 절연 패턴(50)들로부터 제거되어서 절연 패턴(55)들 사이에 빈 공간(48)들을 남긴다. 상기 절연 패턴(55)들은 빈 공간(48)들을 통해서 제 1 전하 블로킹막(70)들을 노출시키도록 형성된다.
도 9 를 참조하면, 도 8 의 산화막(50)들 사이의 빈 공간(48)들, 그리고 제 1 접속 트랜치(123)를 통해서 절연 패턴(55)들 및 제 1 전하 블로킹 막(70)들 상에 제 2 예비 전하 블로킹막(도면에 미 도시)이 형성된다. 상기 제 2 예비 전하 블로킹막은 도 8 의 산화막(50)들 및 제 1 전하 블로킹 막(70)들의 구조를 따라서 컨포멀하게 형성된다.
상기 제 2 예비 전하 블로킹막은 제 1 전하 블로킹막(70)과 동일한 물질을 포함한다. 상기 절연 패턴(55)들 사이의 빈 공간(48)들, 그리고 제 1 접속 트랜치(123)를 통해서 제 2 예비 전하 블로킹막 상에 도전막(도면에 미 도시)이 형성된다. 상기 도전막은 절여 패턴(55)들 사이의 빈 공간(48)들, 그리고 제 1 접속 트랜치(123)를 충분히 채운다.
상기 도전막은 금속, 베리어 금속/ 금속 또는 금속 실리사이드, 베리어 금속/ 금속 실리사이드 또는 폴리실리콘/ 금속 실리사이드, 또는 이들의 조합을 포함한다. 상기 베리어 금속은 금속, 금속 나이트라이드, 또는 이들의 조합을 포함한다. 본 발명의 실시예들에서, 상기 도전막이 실리사이데이션 공정을 이용해서 형성되는 경우에, 상기 반도체 기판(10)은 식각 정지막(30)으로 보호되기 때문에 실리사이데이션 공정의 영향을 받지 않는다.
계속해서, 상기 식각 정지막(30) 및 절연 패턴(55)들을 식각 버퍼막 및 식각 마스크로 이용해서 제 2 예비 전하 블로킹막 및 도전막을 식각하여 절연 패턴(55)들 사이에 제 2 전하 블로킹막(130)들 및 도전 패턴(140)들이 형성된다. 즉, 상기 제 2 전하 블로킹막(130)들 및 도전 패턴(140)들은 제 1 접속 트랜치(123)를 통하여 제 2 예비 전하 블로킹막 및 도전막을 식각해서 형성된다.
상기 제 2 전하 블로킹막(130)들은 제 1 전하 블로킹막(70)들과 함께 전하 블로킹막들을 구성한다. 또한, 상기 전하 블로킹막(70, 130)들의 각각은 전하 트랩막 및 전하 터널막(90), 그리고 채널 폴리막(100)과 함께 정보 저장 구조체(150)를 구성한다. 상기 제 1 접속 트랜치(123)에 스페이서(160)가 형성된다.
상기 스페이서(160)는 제 1 접속 트랜치(123)의 측벽에 위치해서 제 2 전하 블로킹막(130) 및 도전 패턴(140)들과 접촉하도록 형성된다. 상기 스페이서(160)는 실리콘 나이트라이드를 포함한다. 상기 스페이서(160) 아래에 제 2 접속 트랜치(126)가 형성된다. 상기 제 2 접속 트랜치(126)는 제 1 접속 트랜치(123)와 연통하도록 형성된다.
상기 제 2 접속 트랜치(126)는 패드막(20), 식각 정지막(30)을 관통해서 반도체 기판(10)의 내부로 연장된다. 상기 제 2 접속 트랜치(126)는 패드막(20) 및 식각 정지막(30)을 패드 패턴(25)들 및 식각 정지 패턴(35)들로 세분하도록 형성된다. 상기 제 2 접속 트랜치(126)는 반도체 기판(10), 패드 패턴(25)들 및 식각 정지 패턴(35)들을 노출시키도록 형성된다. 상기 제 2 접속 트랜치(126)는 제 1 접속 트랜치(123)과 함께 접속 트랜치(129)를 구성한다.
이후로, 상기 접속 트랜치(129)에 도 1 의 도전 스터드(170)가 형성된다. 도전 스터드(170)는 금속, 금속 나이트라이드, 금속 실리사이드, 또는 이들의 조합을 포함한다. 상기 도전 스터드(170)는 스페이서(160)와 함께 공통 소오스 라인 구조체(180)를 구성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10; 반도체 기판, 20, 25; 패드막, 패드 패턴
30, 35; 식각 정지막, 식각 정지 패턴, 40, 44; 산화막, 절연 패턴
50, 55; 희생 폴리막, 희생 폴리 패턴, 69; 채널 홀
70, 130; 전하 블로킹막, 80; 도전 플러그
90; 전하 트랩막 및 전하 터널막, 100; 채널 폴리막
110; 절연 필러, 129; 접속 트랜치
140; 도전 패턴, 150; 정보 저장 구조체
160; 스페이서, 170; 도전 스터드
180; 공통 소오스 라인 구조체, 190; 3차원 플래쉬 메모리 소자
GSL; 접지 선택 라인, WL; 워드 라인
30, 35; 식각 정지막, 식각 정지 패턴, 40, 44; 산화막, 절연 패턴
50, 55; 희생 폴리막, 희생 폴리 패턴, 69; 채널 홀
70, 130; 전하 블로킹막, 80; 도전 플러그
90; 전하 트랩막 및 전하 터널막, 100; 채널 폴리막
110; 절연 필러, 129; 접속 트랜치
140; 도전 패턴, 150; 정보 저장 구조체
160; 스페이서, 170; 도전 스터드
180; 공통 소오스 라인 구조체, 190; 3차원 플래쉬 메모리 소자
GSL; 접지 선택 라인, WL; 워드 라인
Claims (10)
- 반도체 기판 상에서 기둥 형상으로 위치되는 정보 저장 구조체들;
상기 정보 저장 구조체들 사이에 위치해서 상기 반도체 기판과 접촉하는 공통 소오스 라인 구조체; 및
상기 정보 저장 구조체들 및 상기 공통 소오스 라인 구조체의 주변에 위치해서 상기 반도체 기판 상에 적층되는 식각 정지 패턴들, 선택 라인들, 및 워드 라인들을 포함하되,
상기 정보 저장 구조체들의 각각은 전하 블로킹막을 포함하고,
상기 공통 소오스 라인 구조체는 스페이서를 포함하고, 및
상기 전하 블로킹막 및 상기 스페이서는 상기 식각 정지 패턴들 상에서 상기 식각 정지 패턴들에 접촉되는 3차원 플래쉬 메모리 소자. - 제 1 항에 있어서,
상기 정보 저장 구조체들의 각각은 채널 폴리막, 전하 터널막 및 전하 트랩막을 더 포함하되,
상기 채널 폴리막은 상기 전하 터널막, 상기 전하 트랩막 및 상기 전하 블로킹막으로 차례로 둘러싸이는 3차원 플래쉬 메모리 소자. - 제 2 항에 있어서,
상기 정보 저장 구조체들의 각각 아래에 도전 플러그(plug)를 더 포함하되,
상기 도전 플러그는 상기 정보 저장 구조체들의 각각으로부터 연장하고 그리고 상기 식각 정지 패턴들 사이를 지나서 상기 반도체 기판의 내부로 연장하도록 구성되는 3차원 플래쉬 메모리 소자. - 제 3 항에 있어서,
상기 전하 블로킹막은 측벽을 통해서 상기 선택 라인들 및 상기 워드 라인들과 접촉하면서 상기 도전 플러그를 둘러싸도록 구성되는 3차원 플래쉬 메모리 소자. - 제 3 항에 있어서,
상기 전하 블로킹막은 상기 도전 플러그, 상기 선택 라인들, 및 상기 워드 라인들을 둘러싸도록 구성되는 3차원 플래쉬 메모리 소자. - 제 3 항에 있어서,
상기 도전 플러그 상에 절연 필러(pillar)를 더 포함하되,
상기 절연 필러는 상기 채널 폴리막으로 둘러싸여서 상기 도전 플러그 상에서 상기 정보 저장 구조체들의 각각을 지지하도록 구성되는 3차원 플래쉬 메모리 소자. - 제 1 항에 있어서,
상기 공통 소오스 라인 구조체는 도전 스터드(stud)를 더 포함하되,
상기 도전 스터드는 상기 식각 정지 패턴들 상에서 상기 스페이서로 둘러싸이고 그리고 상기 식각 정지 패턴들 사이를 지나서 상기 반도체 기판의 내부로 연장하도록 구성되는 3차원 플래쉬 메모리 소자. - 제 1 항에 있어서,
상기 식각 정지 패턴들은 적어도 하나의 절연 물질을 포함하는 3차원 플래쉬 메모리 소자. - 제 3 항에 있어서,
상기 반도체 기판 및 상기 식각 정지 패턴들 사이에 패드 패턴들을 더 포함하되,
상기 패드 패턴들은 적어도 하나의 절연 물질을 포함하고, 및
상기 도전 플러그 및 상기 공통 소오스 라인 구조체는 상기 패드 패턴들 사이를 지나도록 구성되는 3차원 플래쉬 메모리 소자. - 제 1 항에 있어서,
상기 식각 정지 패턴들 상에 절연 패턴들을 더 포함하되,
상기 선택 라인들은 상기 워드 라인들의 하부 및 상부에 각각 위치되는 접지 선택 라인들 및 스트링 선택 라인들로 구분되고,
상기 접지 선택 라인들은 상기 식각 정지 패턴들과 접촉하도록 구성되고, 및
상기 절연 패턴들은 상기 접지 선택 라인들 및 상기 워드 라인들 사이, 그리고 상기 스트링 선택 라인 상에 절연 패턴들을 포함하는 3차원 플래쉬 메모리 소자.
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