KR101898653B1 - 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법이 제공된다. 이 제조 방법은 기판을 패터닝하여 활성영역을 정의하는 트렌치를 형성하고, 상기 트렌치의 하부 영역에 희생 패턴을 형성하고, 상기 트렌치의 상부 측벽에 스페이서를 형성하고, 상기 희생 패턴의 상부면을 리세스하여, 상기 스페이서와 상기 희생 패턴 사이에서 상기 활성영역의 측벽을 노출시키는 윈도우를 형성하고, 상기 윈도우를 통해 상기 트렌치의 측벽을 도핑함으로써 상기 활성영역에 불순물 영역을 형성한 후, 상기 트렌치 내에 상기 불순물 영역에 전기적으로 연결되는 배선을 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도를 증가시키기 위해, 반도체 장치의 제작자들은 패턴들의 선폭을 감소시키기 위해 노력해왔다. 하지만, 차세대 반도체 장치를 위한 미세 패턴 형성 기술은 새로운 그리고 고비용의 노광 기술을 도입함으로써 달성될 수 있다.
대안으로, 반도체 장치의 제작자들은 반도체 장치를 구성하는 기본 소자의 점유 면적을 감소시킬 수 있는 방안을 찾기 위해 노력하고 있다. 예를 들면, 채널 영역의 상부 및 하부에 각각 소오스 전극 및 드레인 전극을 형성하는 수직 채널 트랜지스터가 최근 활발하게 연구되고 있다. 상기 수직 채널 트랜지스터의 경우, 소오스 및 드레인 전극들을 위한 면적이 불필요하기 때문에, 채널 영역의 양 측에 소오스 및 드레인 전극들이 배치되는 종래의 2차원적 모오스 전계효과트랜지스터에 비해 반도체 장치의 집적도는 크게 증가될 수 있다. 물론, 이러한 수직 채널 트랜지스터가 차세대의 미세 패턴 형성 기술을 통해 제조될 경우, 이를 포함하는 반도체 장치의 집적도는 더욱 증가될 수 있을 것이다.
하지만, 수직 채널 트랜지스터의 경우, 종래의 2차원 트랜지스터에서와는 다른 기술적 어려움들이 존재하며, 따라서 수직 채널 트랜지스터를 이용한 반도체 장치가 양산 단계에 들어서기 위해서는 이러한 기술적 어려움들을 해결할 수 있는 새로운 기술이 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는, 하부 불순물 영역들이 국소화되어 채널 플로팅은 예방할 수 있는, 수직 채널 트랜지스터를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 하부 불순물 영역을 국소적으로 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판을 패터닝하여 활성영역을 정의하는 트렌치를 형성하고, 상기 트렌치의 하부 영역에 희생 패턴을 형성하고, 상기 트렌치의 상부 측벽에 스페이서를 형성하고, 상기 희생 패턴의 상부면을 리세스하여, 상기 스페이서와 상기 희생 패턴 사이에서 상기 활성영역의 측벽을 노출시키는 윈도우를 형성하고, 상기 윈도우를 통해 상기 트렌치의 측벽을 도핑함으로써 상기 활성영역에 불순물 영역을 형성한 후, 상기 트렌치 내에 상기 불순물 영역에 전기적으로 연결되는 배선을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 희생 패턴을 형성하는 단계는 상기 트렌치의 내면을 덮는 절연막을 형성하고, 상기 절연막이 형성된 상기 트렌치를 채우는 희생막을 형성한 후, 상기 희생막을 리세스하여 상기 트렌치의 하부 영역에 국소화된 상기 희생 패턴을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 스페이서는 상기 절연막 및 상기 희생막에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 윈도우의 상부 경계는 상기 스페이서의 하부면에 의해 정의되고, 상기 윈도우의 하부 경계는 상기 희생 패턴의 상부면에 의해 정의되고, 상기 불순물 영역은 상기 트렌치의 바닥면으로부터 이격되어 형성될 수 있다.
일부 실시예들에 따르면, 상기 불순물 영역을 형성하는 단계는 상기 희생 패턴이 형성된 상기 트렌치를 채우는 반도체막을 형성하고, 상기 반도체막을 이방적으로 식각하여 상기 스페이서와 상기 희생 패턴 사이에 국소적으로 잔존하는 반도체 패턴을 형성하고, 상기 반도체 패턴을 불순물들로 도핑한 후, 상기 불순물들을 상기 활성영역으로 확산시키는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 불순물 영역은 상기 기판과 다른 도전형을 갖도록 형성될 수 있다.
일부 실시예들에 따르면, 상기 윈도우를 형성하는 단계와 상기 배선을 형성하는 단계 사이에, 상기 희생 패턴을 제거하는 단계가 더 실시될 수 있다.
일부 실시예들에 따르면, 상기 윈도우를 형성하는 단계와 상기 배선을 형성하는 단계 사이에, 상기 스페이서를 제거하는 단계가 더 실시될 수 있다.
일부 실시예들에 따르면, 상기 배선을 형성하는 단계는 상기 반도체 패턴이 형성된 상기 트렌치 내에 금속막을 형성하고, 상기 금속막을 리세스하여 상기 트렌치의 하부 영역에 금속 패턴을 형성한 후, 상기 금속 패턴이 형성된 상기 트렌치를 채우는 매립 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 기판 내에 형성되어 활성영역을 정의하는 트렌치, 상기 활성영역 내에 형성되는 불순물 영역, 상기 트렌치의 측벽을 통해 상기 불순물 영역에 전기적으로 연결되는 배선, 상기 트렌치의 바닥면과 상기 배선 사이에 개재되는 하부 절연 패턴, 및 상기 트렌치의 상부영역을 채우는 상부 절연 패턴을 포함할 수 있다. 상기 불순물 영역은 상기 활성영역의 측벽에 국소적으로 형성되고 상기 트렌치의 아래에 위치하는 상기 기판의 일부분과 다른 도전형을 갖질 수 있다.
일부 실시예들에 따르면, 상기 불순물 영역은 상기 활성영역보다 좁은 수평 폭을 가질 수 있다.
일부 실시예들에 따르면, 상기 불순물 영역의 바닥은 상기 트렌치의 바닥보다 상기 활성영역의 상부면에 가까울 수 있다.
일부 실시예들에 따르면, 상기 배선은 수평한 방향에서 상기 활성영역을 가로지르는 금속 패턴, 및 상기 금속 패턴과 상기 불순물 영역의 측벽들 사이에 국소적으로 개재되는 반도체 패턴을 포함할 수 있다. 이때, 상기 반도체 패턴은 상기 불순물 영역과 같은 도전형을 가질 수 있다.
일부 실시예들에 따르면, 상기 반도체 패턴은, 수직 폭 및 수평 폭 모두에서, 상기 금속 패턴보다 작을 수 있다.
일부 실시예들에 따르면, 상기 반도체 패턴은 상기 트렌치의 바닥으로부터 이격된 높이에 위치하는 바닥면을 가질 수 있다.
본 발명의 실시예들에 따르면, 수직 채널 트랜지스터의 하부 불순물 영역들이 국소적으로 형성될 수 있다. 이에 따라, 상기 트랜지스터의 채널 영역이 전기적으로 고립되는 기술적 어려움을 예방할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 예시적으로 도시하는 단면도들이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 도시하는 회로도이다.
도 8a 내지 도 24a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 8b 내지 도 24b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25 및 도 26는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 예시적으로 설명하기 위한 블럭도들이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 도시하는 회로도이다.
도 8a 내지 도 24a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 8b 내지 도 24b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25 및 도 26는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 예시적으로 설명하기 위한 블럭도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 예시적으로 도시하는 단면도들이다.
도 1을 참조하면, 기판(10)을 패터닝하여 활성 패턴들(ACT)을 정의하는 트렌치(15)를 형성한다. 상기 트렌치(15)의 내면을 콘포말하게 덮는 절연막(20)을 형성한다. 희생 패턴(40)이 상기 절연막(20)이 형성된 상기 트렌치(15)의 하부 영역에 형성된다.
일부 실시예들에 따르면, 상기 절연막(20)은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 다른 실시예들에 따르면, 상기 절연막(20)은 상기 기판(10)의 노출된 표면을 열산화시킴으로써 형성되는 실리콘 산화막일 수 있다.
상기 희생 패턴(40)을 형성하는 단계는 상기 절연막(20)이 형성된 상기 트렌치(15)를 채우는 희생막을 형성한 후, 상기 절연막(20)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막을 식각하는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 상기 희생 패턴(40)은 다결정 실리콘막을 포함할 수 있다.
도 2를 참조하면, 상기 희생 패턴(40)이 형성된 상기 트렌치의 내벽에 스페이서(30)를 형성한 후, 이를 식각 마스크로 사용하여 상기 희생 패턴(40)의 상부면을 리세스한다. 이에 따라, 상기 스페이서(30)와 상기 희생 패턴(40) 사이에는, 상기 절연막(20)의 내벽을 노출시키는 윈도우(WD)가 형성된다.
상기 스페이서(30)는 상기 희생 패턴(40)에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이에 더하여, 상기 스페이서(30)는 상기 희생 패턴(40) 및 상기 절연막(20) 모두에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 절연막(20) 및 상기 희생 패턴(40)이 각각 실리콘 산화물 및 다결정 실리콘으로 형성되는 경우, 상기 스페이서(30)는 실리콘 질화막을 포함할 수 있다.
상기 스페이서(30)를 형성하는 단계는 상기 희생 패턴(40)이 형성된 결과물을 콘포말하게 덮는 스페이서막을 형성한 후, 이를 이방적으로 식각하여 상기 희생 패턴(40)의 상부면을 노출시키는 단계를 포함할 수 있다.
도 3을 참조하면, 상기 윈도우(WD)를 통해 노출된 상기 절연막(20)을 식각하여 상기 활성 패턴(ACT)의 내벽을 노출시킨 후, 상기 트렌치(15)를 채우는 반도체막(50)을 형성한다.
상기 절연막(20)을 식각하는 단계는 상기 스페이서(30) 및 상기 희생 패턴(40)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 일부 실시예들에 따르면, 상기 절연막(20)은 등방적인 식각 기술을 사용하여 식각될 수 있다. 예를 들면, 불산이 상기 절연막(20)을 선택적으로 식각하기 위해 사용될 수 있다.
상기 반도체막(50)은 상기 기판(10)과 같은 물질일 수 있다. 일부 실시예들에 따르면, 상기 반도체막(50)은 실질적으로 진성의 다결정 실리콘막일 수 있다. 하지만, 다른 실시예들에 따르면, 상기 반도체막(50)은 상기 기판(10)과 다른 도전형을 갖도록 도핑된 다결정 실리콘막일 수 있다.
도 4를 참조하면, 상기 반도체막(50)을 식각하여 상기 윈도우(WD) 내에 국소화된 반도체 패턴(55)을 형성한다. 상기 반도체 패턴(55)을 형성하는 단계는 상기 절연막(20) 및/또는 상기 스페이서(30)를 식각 마스크로 사용하여 상기 반도체막(50)을 이방적으로 식각하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 희생 패턴(40)은 상기 반도체 패턴(55)을 형성하는 동안 제거될 수 있다. 예를 들면, 상기 희생 패턴(40)이 상기 반도체막(50)과 같은 물질로 형성되는 경우, 상기 희생 패턴(40)은 상기 반도체막(50)을 이방적으로 식각하는 단계에서 제거될 수 있다. 하지만, 다른 실시예들에 따르면, 상기 희생 패턴(40)은 별도로 실시되는 등방적 식각 단계에서 제거될 수 있다.
도 5를 참조하면, 상기 반도체 패턴(55)을 불순물들로 도핑한 후, 상기 불순물들을 확산시키어 상기 활성 패턴(ACT) 내에 불순물 영역(70)을 형성한다. 상기 불순물 영역(70)을 형성하는 단계는 상기 도핑된 반도체 패턴(55)을 열처리하는 단계를 포함할 수 있다. 예를 들면, 상기 불순물 영역(70)을 형성하는 단계는 급속 열처리(rapid thermal annealing) 기술들 중의 하나를 사용하여 실시될 수 있다. 상기 불순물 영역(70)은 상기 기판(10) 또는 상기 활성 패턴(ACT)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 기판(10)이 피형인 경우, 아세닉이 상기 불순물들로서 사용될 수 있다.
이어서, 상기 트렌치(15)를 채우는 도전막(60)을 형성한다. 예를 들면, 상기 도전막(60)은 상기 반도체 패턴(55)에 직접 접촉하는 표면을 갖는 제 1 도전막(62) 및 상기 제 1 도전막(62)이 형성된 상기 트렌치(15)를 채우는 제 2 도전막(64)을 포함할 수 있다. 일부 실시예들에서, 상기 제 1 도전막(62)은 전이 금속들 또는 이들의 질화물들 중의 적어도 하나를 포함할 수 있다. 상기 제 2 도전막(64)은 상기 제 1 도전막(62)보다 낮은 비저항을 갖는 금속들 중의 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제 1 도전막(62)은 상기 반도체 패턴(55)과 반응함으로써, 이들 사이에는 금속 실리사이드층(미도시)이 형성될 수 있다.
일부 실시예들에 따르면, 상기 희생 패턴(40)은 상기 트렌치(15)의 하부 영역에 잔존하여, 상기 도전막(60)과 상기 절연막(20) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 도시된 것처럼, 상기 도전막(60)을 형성하기 전에, 상기 스페이서(30)가 제거될 수 있다.
도 6을 참조하면, 상기 도전막(60)을 리세스하여, 상기 트렌치(15)의 상부 입구로부터 이격된 상부면을 갖는 도전 패턴(65)을 형성한다. 일부 실시예들에 따르면, 상기 도전 패턴(65)은, 상기 제 1 및 제 2 도전막들(62, 64)가 상기 리세스 단계에서 식각된 결과물들인, 제 1 및 제 2 도전 패턴들(67, 69)을 포함할 수 있다. 상기 도전 패턴(65)은 상기 불순물 영역(70)으로의 전기적 접근을 위한 경로(즉, 배선)으로 사용될 수 있다. 이어서, 상기 도전 패턴(65) 상에, 상기 트렌치(15)의 상부 영역을 채우는 매립 패턴(80)을 형성한다. 상기 매립 패턴(80)은 절연성 물질들 중의 적어도 하나(예를 들면, 실리콘 산화물)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 매립 패턴(80)을 형성하기 전에, 상기 반도체 패턴(55) 상에 위치하는 상기 절연막(20)이 수평적으로 식각되거나 제거될 수 있다.
도 1 내지 도 6을 참조하여 설명된 제조 방법은 수직 채널 트랜지스터들을 포함하는 반도체 장치들을 제조하는 데 이용될 수 있다. 예를 들면, 2011년 04월 29일, 2011년 04월 29일, 및 2011년 11월 08일에 각각 미국에 출원되었으며 개시된 내용 전체는 본 출원의 일부로서 포함되는, 미국 출원 번호 13/097,343, 13/097,365 및 13/291,457은 상술한 수직 채널 트랜지스터들을 포함하는 반도체 장치들을 개시하고 있으며, 본 발명의 기술적 사상은 거기에서 개시된 반도체 장치들을 구현하기 위해 응용될 수 있다. 아래에서는, 미국 출원 번호 13/291,457에 본 발명의 기술적 사상이 응용되는 실시예를 예시적으로 설명할 것이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 소자의 일부분을 도시하는 회로도이다.
도 7을 참조하면, 반도체 소자는 복수의 트랜지스터-페어들(TRP1, TRP2, transistor-pair)을 포함할 수 있다. 예를 들면, 도시된 것처럼, 상기 반도체 소자는 서로 인접한 제 1 트랜지스터-페어(TRP1) 및 제 2 트랜지스터-페어(TRP2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터-페어들(TRP1, TRP2)의 각각은 제 1 수직형 채널 트랜지스터(FET1) 및 제 2 수직형 채널 트랜지스터(FET2)를 포함할 수 있다. 상기 제 1 트랜지스터-페어(TRP1)의 제 1 및 제 2 수직형 채널 트랜지스터들(FET1, FET2)의 게이트들은 제 1 워드 라인(WL1)에 전기적에 접속될 수 있다. 즉, 상기 제 1 트랜지스터-페어(TRP1)의 제 1 및 제 2 수직형 채널 트랜지스터들은(FET1, FET2)은 상기 제 1 워드 라인(WL1)을 공유할 수 있다. 상기 제 2 트랜지스터-페어(TRP2)의 제 1 및 제 2 수직형 채널 트랜지스터들(FET1, FET2)의 게이트들은 제 2 워드 라인(WL2)을 공유할 수 있다. 상기 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)은 서로 독립적으로 제어될 수 있다.
상기 제 1 수직형 채널 트랜지스터(FET1)의 제 드레인은 제 1 매몰 배선(BW1, first buried wiring)에 전기적으로 접속될 수 있으며, 상기 제 2 수직형 채널 트랜지스터(FET2)의 제 드레인은 제 2 매몰 배선(BW2)에 전기적으로 접속될 수 있다. 상기 제 1 매몰 배선(BW1) 및 제 2 매몰 배선(BW2)은 서로 독립적으로 제어될 수 있다. 상기 워드 라인들(WL1, WL2)은 상기 매몰 배선들(BW1, BW2)과 교차할 수 있다. 상기 제 1 트랜지스터-페어(TRP1) 내 제 1 수직형 채널 트랜지스터(FET1)의 제 드레인은 이웃한 제 2 트랜지스터-페어(TRP2)의 제 1 수직형 채널 트랜지스터(FET2)의 제 드레인과 함께 상기 제 1 매몰 배선(BW1)을 공유할 수 있다. 이와 유사하게, 상기 제 1 트랜지스터-페어(TRP1) 내 제 2 수직형 채널 트랜지스터(FET2)의 제 드레인은 이웃한 제 3 트랜지스터-페어(미도시함) 내 제 2 수직형 채널 트랜지스터의 제 드레인과 상기 제 2 매몰 배선(BW2)을 공유할 수 있다. 일 실시예에 따르면, 상기 제 1 및 제 2 매몰 배선들(BW1, BW2)은 비트 라인들에 해당할 수 있다.
결과적으로, 본 발명의 실시예들에 따른 트랜지스터-페어들(TRP1, TRP2)의 각각에 포함된 제 1 및 제 2 수직형 채널 트랜지스터들(FET1, FET2)은 하나의 워드 라인(WL1 또는 WL2)을 공유하고, 2개의 매몰 배선들(BW1, BW2)에 각각 전기적으로 접속될 수 있다. 또한, 각 매몰 배선(BW1, BW2)는 서로 이웃한 한 쌍의 트랜지스터-페어들에 의해 공유될 수 있다.
일 실시예에 따르면, 제 1 데이터 저장 요소(DS1)가 상기 각 제 1 수직형 채널 트랜지스터(FET1)의 제 소오스에 전기적으로 접속될 수 있으며, 제 2 데이터 저장 요소(DS2)가 상기 각 제 2 수직형 채널 트랜지스터(FET2)의 제 소오스에 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 제 1 수직형 채널 트랜지스터(FET1) 및 제 1 데이터 저장 요소(DS1)는 단위 기억 셀에 포함될 수 있다. 이와 마찬가지로, 상기 제 2 수직형 채널 트랜지스터(FET2) 및 제 2 데이터 저장 요소(DS2)도 단위 기억 셀에 포함될 수 있다. 상기 제 1 및 제 2 수직형 채널 트랜지스터들(FET1, FET2)의 각각은 단위 기억 셀의 스위칭 소자로 사용될 수 있다. 결과적으로, 상기 트랜지스터-페어들(TRP1, TRP2)의 각각 및 이에 연결된 제 1 및 제 2 데이터 저장 요소들(DS1, DS2)은 한 쌍의 단위 기억 셀들을 구현할 수 있다. 상기 데이터 저장 요소들(DS1, DS2)은 다양한 형태로 구현될 수 있다. 예를 들면, 상기 제 1 및 제 2 데이터 저장 요소들(DS1, DS2)은 캐패시터들, 자기터널접합 패턴들(MTJ patterns; Magnetic Tunnel Junction pattern), 또는 가변 저항체들 등으로 구현될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 소자들은 휘발성 기억 소자. 비휘발성 기억 소자, 자기 기억 소자 또는 저항 기억 소자 등으로 구현될 수 있다. 하지만, 상기 제 1 및 제 2 데이터 저장 요소들(DS1, DS2)은 여기에 예시된 것들에 한정되지 않으며, 다른 형태로 구현될 수도 있다.
도 8a 내지 도 24a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이고, 도 8b 내지 도 24b는 각각 도 8a 내지 도 24a의 A-A, B-B, C-C 및 D-D를 따라 취해진 단면도들이다.
도 8a 및 도 8b를 참조하면, 반도체 기판(100, 이하 “기판”) 상에 하드마스크 패턴들(102)을 형성할 수 있다. 상기 하드마스크 패턴들(102)은 제 1 방향으로 나란히 연장될 수 있다. 상기 하드마스크 패턴들(102)은 상기 제 1 방향에 수직한 제 2 방향으로 서로 이격될 수 있다. 상기 제 1 및 제 2 방향들은 상기 기판(100)의 상부면에 평행할 수 있다. 예를 들면, 상기 제 1 방향은 도 8a의 x축 방향에 해당할 수 있으며, 상기 제 2 방향은 도 8a의 y축 방향에 해당할 수 있다. 상기 하드마스크 패턴들(102)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 하드마스크 패턴들(102)은 단일층(single-layered) 또는 다층(multi-layered)으로 형성될 수 있다. 일 실시예에 따르면, 상기 하드마스크 패턴들(102)은 산화물로 형성될 수 있다.
상기 하드마스크 패턴들(102)을 식각 마스크로 사용하여 상기 기판(100)을 식각 할 수 있다. 이에 따라, 상부 트렌치들(105, upper trenches)이 형성될 수 있다. 상기 상부 트렌치들(105)은 상기 제 1 방향으로 나란히 연장될 수 있다. 상기 상부 트렌치들(105)을 갖는 기판(100) 상에 희생 스페이서막을 콘포말하게 형성할 수 있다. 상기 희생 스페이서막을 상기 상부 트렌치(105)의 바닥면이 노출될 때까지 에치백하여 상기 상부 트렌치들(105)의 양 내측벽들 상에 희생 스페이서들(107)을 형성할 수 있다. 상기 희생 스페이서막은 단일층 또는 다층 구조를 갖도록 형성될 수 있다. 예를 들면, 상기 희생 스페이서막은 산화막, 질화막 및/또는 산화질화막 등을 포함할 수 있다. 일 실시예에 따르면, 상기 희생 스페이서막은 차례로 적층된 산화막 및 질화막을 포함할 수 있으며, 이 경우, 상기 희생 스페이서(107)는 2중막으로 형성될 수도 있다.
도 9a 및 도 9b를 참조하면, 상기 상부 트렌치들(105)의 바닥면들을 식각하여 하부 트렌치들(109)을 형성한다. 상기 하부 트렌치들(109)을 형성하는 단계는 상기 하드마스크 패턴들(102) 및 희생 스페이서들(107)을 식각 마스크로 사용하여 실시될 수 있다. 예를 들면, 상기 하부 트렌치(109)는 상기 상부 트렌치(105) 내 희생 스페이서들(107) 사이의 상기 상부 트렌치(105)의 바닥면을 식각하여 형성될 수 있다. 상기 하부 트렌치(109) 및 상부 트렌치(105)는 제 1 트렌치(110)를 구성할 수 있다. 상기 제 1 트렌치들(110)은 핀 패턴들(PT)을 정의할 수 있다. 상기 핀 패턴(PT)은 서로 인접한 한 쌍의 제 1 트렌치들(110) 사이에 위치한 상기 기판(100)의 일부분에 해당할 수 있다. 상기 핀 패턴들(PT)도 상기 제 1 방향으로 나란히 연장되며, 상기 제 2 방향으로 서로 이격된다.
도 10a 및 도 10b를 참조하면, 상기 제 1 트렌치들(110)의 하부 영역을 채우는 매몰 유전 패턴(112)을 형성할 수 있다. 예를 들면, 제 1 산화 공정이 상기 제 1 트렌치들(110)이 형성된 상기 기판(100)에 대해 실시되어 상기 매몰 유전 패턴(112)을 형성할 수 있다. 일 실시예에 따르면, 상기 제 1 산화 공정은 상기 희생 스페이서들(107)이 존재하는 상태에서 수행될 수 있다. 이에 따라, 도 10a 및 도 10b에 개시된 바와 같이, 상기 희생 스페이서들(107)에 의해 덮혀진 상기 제 1 트렌치(110)의 상부 내측벽들은 산화되지 않을 수 있어, 상기 매몰 유전 패턴(112)은 상기 제 1 트렌치들(110)의 하부 영역 내에 한정적으로 형성될 수 있다. 상기 제 1 산화 공정은 열산화 공정, 플라즈마 산화 공정, 열/플라즈마 산화 공정, 또는 레디칼 산화 공정 등에서 적어도 하나를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 매몰 유전 패턴(112)을 형성한 후에, 상기 희생 스페이서들(107)을 제거하여 상기 제 1 트렌치들(110)의 상부 내측벽들을 노출시킬 수 있다.
상기 제 1 트렌치들(110)의 상부 내측벽들 상에 게이트 유전막(115)을 형성할 수 있다. 상기 게이트 유전막(115)은 열산화 공정으로 형성될 수 있다. 하지만, 본 발명의 실시예들이 여기에 한정되지 않는다. 상기 게이트 유전막(115)은 열산화 공정, 화학기상증착 공정 및/또는 원자층 적층 공정 등으로 형성될 수도 있다. 상기 게이트 유전막(115)은 단일층 또는 다층 구조를 갖도록 형성될 수도 있다.
게이트 도전막(120)이 상기 게이트 유전막(115)이 형성된 구조 상에 형성된다. 예를 들면, 상기 게이트 도전막(120)은 상기 매몰 유전 패턴들(112)이 형성된 상기 제 1 트렌치들(110)을 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 도전막(120)은 도핑된 반도체 물질들(예를 들면, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등) 중의 적어도 하나를 포함할 수 있다. 하지만, 본 발명의 실시예들이 여기에 한정되지 않는다. 상기 게이트 도전막(120)은 도핑된 반도체 물질들(예를 들면, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 도전성 금속질화물들(예를 들면, 질화티타늄, 질화탄탈늄 등), 전이 금속들(예를 들면, 티타늄, 탄탈늄 등) 또는 금속들(예를 들면, 텅스텐 등) 등에서 선택된 적어도 하나를 포함할 수도 있다.
도 12a 및 도 12b를 참조하면, 상기 게이트 도전막(120) 상에 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막은 단일층 또는 다층일 수 있다. 예를 들면, 상기 캐핑 유전막은 산화막, 질화막 및/또는 산화막을 포함할 수 있다.
상기 캐핑 유전막, 상기 게이트 도전막(120), 상기 게이트 유전막, 상기 핀 패턴들(PT) 및 상기 매몰 유전 패턴들(112)을 패터닝하여 제 2 트렌치들(125)을 형성할 수 있다. 상기 제 2 트렌치들(125)은 상기 제 1 트렌치들(110)을 가로지르도록 형성될 수 있다. 예를 들면, 상기 제 2 트렌치들(125)은 상기 제 2 방향에 평행하게 형성될 수 있다. 상기 제 2 트렌치들(125)의 형성에 의하여 활성 필라들(ACT)이 정의된다. 상기 활성 필라들(ACT)의 각각은 상기 핀 패턴(PT)의 일부분에 해당할 수 있다. 상기 활성 필라(ACT)는 기판(100)으로부터 위로 돌출된 형태일 수 있다. 일 실시예에 따르면, 상기 활성 필라(ACT)는 4개의 측벽들을 갖는 사각 기둥 형태일 수 있다. 상기 활성 필라들(ACT)은 평면적 관점에서(in plan view) 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 활성 필라들(ACT)은 제 1 도전형의 도펀트들로 도핑될 수 있다.
상기 제 2 트렌치들(125)의 형성에 의하여, 예비 게이트 패턴들(120a)이 형성된다. 상기 각 예비 게이트 패턴(120a) 상에 캐핑 유전 패턴(123)이 형성될 수 있다. 상기 예비 게이트 패턴들(120a)은 상기 제 2 트렌치(125)에 의해 분리된 상기 게이트 도전막(120)의 일부분들에 각각 해당된다. 상기 예비 게이트 패턴들(120a)은 상기 제 2 트렌치들(125)과 평행하게 연장될 수 있다. 상기 예비 게이트 패턴들(120a)은 상기 제 2 트렌치들(125)로 인하여 서로 분리된다. 상기 예비 게이트 패턴(120a)은 상기 제 1 트렌치들(110)를 각각 채우는 부분들을 포함한다. 상기 제 2 트렌치(125)의 바닥면은 상기 기판(100)의 일부분으로 형성된 제 1 부분 및 상기 매몰 유전 패턴(112)으로 형성된 제 2 부분을 포함할 수 있다. 일 실시예에 따르면, 상기 제 2 트렌치(125)의 바닥면의 제 1 및 제 2 부분들은 상기 예비 게이트 패턴(120a)의 상기 제 1 트렌치(110)를 채우는 부분의 바닥면보다 낮은 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 제 2 트렌치(125)의 바닥면의 제 1 및 제 2 부분들은 상기 매몰 유전 패턴(112)의 바닥면보다 높을 수 있다. 상기 예비 게이트 패턴들(120a) 및 상기 제 2 트렌치들(125)은 상기 제 1 방향으로 교대로 그리고 반복적으로 배열될 수 있다. 상기 캐핑 유전 패턴(123)은 상기 캐핑 유전막의 일부분에 해당한다.
도 13a 및 도 13b를 참조하면, 산화 방지막(127)이 상기 제 2 트렌치들(125)을 갖는 기판(100) 상에 콘포말하게 형성될 수 있다. 예를 들면, 상기 산화 방지막(127)은 상기 제 2 트렌치(125)의 내면 및 상기 캐핑 유전 패턴(123) 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 산화 방지막(127)은 다층 또는 단일층으로 형성될 수 있다. 예를 들면, 상기 산화 방지막(127)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 일 실시예에 따르면, 상기 산화 방지막(127)은 차례로 적층된, 산화 공정에 의한 산화막, 및 증착 공정에 의한 질화막을 포함할 수 있다.
상기 산화 방지막(127) 상에 상기 제 2 트렌치들(125)을 채우는 마스크막(130)을 형성할 수 있다. 예를 들면, 상기 마스크막(130)은 SOH(Spin-On-Hardmask)막을 포함할 수 있다. 하지만, 본 발명의 실시예들이 여기에 한정되지 않는다. 상기 마스크막(130)은 다른 물질을 포함할 수도 있다.
도 14a 및 도 14b를 참조하면, 상기 마스크막(130)을 패터닝하여 개구부들(132)을 형성할 수 있다. 상기 개구부들(132)는 상기 제 2 트렌치들(125)의 바닥면 상에 위치한 상기 산화 방지막(127)의 일부분들을 각각 노출시킬 수 있다. 상기 개구부(132)의 상기 제 1 방향의 폭은 상기 제 2 트렌치(125)의 상기 제 1 방향의 폭보다 클 수 있다.
상술한 바와 같이, 상기 각 제 2 트렌치(125)의 바닥면은 상기 기판(100)의 일부분들로 형성된 제 1 부분들, 및 상기 매몰 유전 패턴들(112)의 일부분들로 형성된 제 2 부분들을 포함할 수 있다. 상기 각 제 2 트렌치(125)의 바닥면의 제 1 부분들 및 제 2 부분들은 상기 제 2 방향으로 교대로 배열될 수 있다.
상기 개구부들(132)은 상기 제 2 트렌치들(125)의 제 1 부분들 중에서 선택된 제 1 부분들 위에(over) 각각 배치될 수 있다. 일 실시예에 따르면, 서로 인접한 한 쌍의 제 2 트레치들(125) 중에서 어느 하나의 바닥면 내에서 홀수번째의 상기 제 1 부분들이 상기 선택된 제 1 부분들에 포함될 수 있으며, 다른 하나의 바닥면 내에서 짝수번째의 상기 제 1 부분들이 상기 선택된 제 1 부분들에 포함될 수 있다. 이로써, 상기 서로 인접한 한 쌍의 제 2 트렌치들(125) 상에 형성된 상기 개구부들(132)은 상기 제 2 방향으로 지그재그(zigzag) 형태로 배열될 수 있다. 상기 제 2 트렌치들(125)의 바닥면들 중에서 비 선택된 상기 제 1 부분들은 상기 산화 방지막(127)에 의하여 덮혀 있다.
상기 개구부들(132)에 노출된 상기 산화 방지막(127)을 식각하여 상기 제 2 트렌치들(125)의 바닥면들의 상기 선택된 제 1 부분들을 노출시킬 수 있다. 이때, 상기 개구부들(132)에 노출되고 상기 제 2 트렌치들(125)의 내측벽 상의 산화 방지막(127)은 잔존될 수 있다. 상기 개구부들(132)을 갖는 마스크막(130)을 식각 마스크로 사용하여, 상기 노출된 제 1 부분들을 식각할 수 있다. 이로써, 오목한 영역들(135)이 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 오목한 영역들(135)을 형성한 후에, 상기 마스크막(130)을 제거할 수 있다. 이어서, 상기 오목한 영역들(135)을 각각 채우는 플러그 유전 패턴들(137)을 형성할 수 있다. 예를 들면, 상기 오목한 영역들(135)에 노출된 상기 기판(100)에 제 2 산화 공정을 수행하여, 상기 플러그 유전 패턴들(137)을 형성할 수 있다. 상기 기판(100)의 다른 부분 및 상기 활성 필라(ACT)는 상기 산화 방지막(127)에 의하여 산화되지 않을 수 있다. 상기 플러그 유전 패턴(137)가 상기 제 2 산화 공정을 이용하여 형성될 경우, 상기 플러그 유전 패턴(137)은 옆으로 성장될 수 있다. 예를 들면, 상기 플러그 유전 패턴(137)의 상기 제 1 방향의 폭은 상기 오목한 영역(135)의 상기 제 1 방향의 폭보다 클 수 있다. 일부 실시예들에서, 상기 플러그 유전 패턴(137)은 상기 제 2 트렌치(125)의 상부 영역보다 넓은 폭을 갖도록 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제 2 트렌치(125)를 통해 노출되는 상기 기판(100) 및 상기 플러그 유전 패턴(137)의 상부면들을 리세스한다. 이에 따라, 상기 제 2 트렌치(125)는 상기 예비 게이트 패턴(120a)의 바닥면보다 낮은 바닥면을 갖는다. 이어서, 상기 제 2 트렌치(125)의 내면을 콘포말하게 덮는 윈도우 절연막(140)을 형성한 후, 상기 제 2 트렌치(125)의 하부 영역에 국소적으로 잔존하는 희생 패턴(99)을 형성한다.
일부 실시예들에 따르면, 상기 윈도우 절연막(140)을 형성하기 전에, 상기 산화 방지막(127)을 제거하여 상기 제 2 트렌치(125)의 내면을 노출시킬 수 있다. 이 경우, 도시된 것처럼, 상기 윈도우 절연막(140)은 상기 제 2 트렌치(125)의 내면에 직접 접촉할 수 있다.
상기 희생 패턴(99)을 형성하는 단계는 상기 윈도우 절연막(140)이 형성된 상기 제 2 트렌치(125)를 희생막으로 채우고, 상기 제 2 트렌치(125)의 상부 영역으로부터 상기 희생막을 제거한 후, 상기 제 2 트렌치(125)의 측벽에 측벽 스페이서(142)를 형성하는 단계를 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 측벽 스페이서(142)를 식각 마스크로 사용하여, 상기 희생 패턴(99)의 상부면을 리세스한다. 이에 따라, 상기 희생 패턴(99)은 상기 측벽 스페이서(142)로부터 이격된 상부면을 갖고, 상기 윈도우 절연막(140)은 상기 측벽 스페이서(142)와 상기 희생 패턴(99) 사이에 노출되는 내벽을 가질 수 있다.
이어서, 상기 측벽 스페이서(142)와 상기 희생 패턴(99)을 식각 마스크로 사용하여, 상기 윈도우 절연막(140)의 상기 노출된 내벽을 식각한다. 이에 따라, 상기 활성 필라(ACT) 및 상기 플러그 유전 패턴(137)의 측벽을 국소적으로 노출시키는 윈도우(WD)가 형성된다. 상기 윈도우(WD)를 형성하는 단계는 도 2를 참조하여 설명된 방법을 이용하여 실시될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 윈도우(WD) 내에 국소화된 반도체 패턴들(SP)을 형성한다. 상기 반도체 패턴들(SP)을 형성하는 단계는 도 3 및 도 4를 참조하여 설명된 방법을 이용하여 실시될 수 있다. 그 결과로서, 상기 반도체 패턴들(SP) 각각은 수직 폭 및 수평 폭 모두에서 상기 윈도우 절연막(140)이 형성된 상기 제 2 트렌치(125)의 폭보다 작을 수 있다. 또한, 상기 반도체 패턴들(SP)은 상기 제 2 트렌치(125)의 바닥으로부터 이격된 높이에 위치하는 바닥면을 가질 수 있다.
상기 반도체 패턴들(SP)은 상기 제 2 트렌치들(125)에 평행하게 형성될 수 있으며, 상기 플러그 유전 패턴(137)의 존재 여부에 따라, 상기 활성 필라(ACT)에 직접 접촉하거나 공간적으로 분리될 수 있다. 예를 들면, 상기 플러그 유전 패턴(137)은 상기 활성 필라(ACT)와 상기 반도체 패턴(SP) 사이에 개재되어, 이들을 전기적으로 분리시키는 소자분리막으로 기능할 수 있다.
도 19a 및 도 19b를 참조하면, 상기 반도체 패턴들(SP)을 불순물들로 도핑한 후, 확산 공정을 실시하여 상기 윈도우(WD)에 인접하는 상기 활성 필라(ACT)에 하부 불순물 영역들(145)을 형성한다. 본 발명의 실시예들에 따르면, 상기 하부 불순물 영역들(145) 각각은 상기 활성 필라(ACT)보다 좁은 폭을 갖도록 형성될 수 있다. 이에 따라, 상기 활성 필라(ACT)는 상기 기판(100)에 전기적으로 연결되어 실질적으로 등전위를 가질 수 있다. 이에 더하여, 상기 윈도우(WD)가 상기 제 2 트렌치(125)의 바닥보다 높은 위치에 형성되기 때문에, 상기 하부 불순물 영역들(145)은 상기 제 2 트렌치(125)의 아래에 형성되지 않을 수 있다. 예를 들면, 상기 하부 불순물 영역들(145)의 바닥은 상기 제 2 트렌치(125)의 바닥보다 상기 활성 필라(ACT)의 상부면에 가까울 수 있다.
이어서, 상기 제 2 트렌치들(125)의 하부 영역들에 매몰 배선들(150)을 형성한다. 상기 매몰 배선들(150)은 상기 반도체 패턴들(SP)에 전기적으로 연결될 수 있으며, 도 5 및 도 6을 참조하여 설명된 방법을 이용하여 형성될 수 있다. 예를 들면, 상기 매몰 배선들(150) 각각은 제 1 매몰 배선(151) 및 제 2 매몰 배선(152)을 포함할 수 있다.
이어서, 상기 매몰 배선들(150)이 형성된 상기 제 2 트렌치(125)를 채우는 제 1 매립 유전막(153)을 형성한다. 상기 제 1 매립 유전막(153)은 산화막, 질화막 또는 산화질화막 중의 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제 1 매립 유전막(153)을 평탄화 식각하여, 상기 윈도우 절연막(140)의 상부면을 노출시킬 수 있다.
도 20a, 도 20b, 도 21a 및 도 21b를 참조하면, 상기 예비 게이트 패턴(120a)을 패터닝하여, 게이트 패턴들(120b)을 형성한다. 상기 게이트 패턴들(120b)을 형성하는 단계는 상기 예비 게이트 패턴(120a)을 수평적으로 분리시키도록 실시될 수 있다. 예를 들면, 상기 수평적 분리는 상기 제 1 트렌치들(110) 중의 일부로부터 상기 예비 게이트 패턴(120a)을 제거하는 단계를 포함할 수 있다.
이어서, 상기 예비 게이트 패턴(120a)의 제거에 의해 형성되는 공간을 채우는 매립 유전 패턴들(155a)을 형성한다. 상기 매립 유전 패턴들(155a)은 산화막, 질화막 또는 산화질화막 중의 적어도 하나를 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 기판(100) 상에 상부 도전막(160) 및 게이트 캐핑막(163)을 차례로 형성할 수 있다. 상기 상부 도전막(160)은 상기 게이트 패턴(120b)과 접촉될 수 있다. 상기 상부 도전막(160)은 다층 또는 단일층으로 형성될 수 있다. 상기 상부 도전막(160)은 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 예를 들면, 상기 상부 도전막(160)은 도전성 금속 질화물(예를 들면, 질화티타늄, 질화탄탈늄 등), 전이 금속(예를 들면, 티타늄, 탄탈늄 등), 금속(예를 들면, 텅스텐, 알루미늄 등), 또는 금속-반도체 화합물(예를 들면, 금속 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 상부 도전막(160)은 도펀트로 도핑된 반도체를 더 포함할 수도 있다. 상기 게이트 캐핑막(163)은 다층 또는 단일층의 유전막으로 형성될 수 있다. 예를 들면, 상기 게이트 캐핑막(163)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 상기 게이트 캐핑막(163), 상부 도전막(160) 및 게이트 패턴(120b)을 연속적으로 패터닝할 수 있다. 이에 따라, 차례로 적층된 게이트 전극(GE), 워드 라인(WL) 및 게이트 캐핑 패턴(163a)이 형성될 수 있다. 상기 워드 라인(WL)은 상기 제 1 방향으로 연장될 수 있다. 상기 워드 라인(WL)은 상기 상부 도전막(160)의 일부분에 해당한다. 상기 상부 도전막(160) 및 게이트 패턴(120b)의 패터닝으로 인하여, 상기 활성 필라들(ACT)의 상부면 위에 위치한 게이트 패턴(120b)의 일부분이 제거될 수 있다. 이에 따라, 상기 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 전극(GE)은 상기 한 쌍의 활성 필라들(ACT) 사이에 배치된다.
상기 활성 필라들(ACT)의 윗부분들 내에 제 2 도전형의 도펀트를 주입하여 상부 불순물 영역들(165)을 형성한다. 상기 각 활성 필라(ACT)의 윗부분 내에 상기 각 상부 불순물 영역(165)이 형성된다. 상기 상부 불순물 영역(165)은 상기 하부 불순물 영역(145)으로부터 위로 이격된다. 상기 상부 불순물 영역(165) 및 하부 불순물 영역(145) 사이의 상기 활성 필라(ACT)의 일부분은 채널 바디(channel body)에 해당할 수 있다.
상기 게이트 전극(GE)은 도 7의 트랜지스터-페어(TRP1 또는 TRP2)의 제 1 및 제 2 수직형 채널 트랜지스터들(FET1, FET2)의 공통 게이트에 해당할 수 있다. 상기 하부 불순물 영역(145)은 상기 수직형 채널 트랜지스터(FET1 또는 FET2)의 제 1 소오스/드레인에 해당하며, 상기 상부 불순물 영역(165)은 상기 수직형 채널 트랜지스터(FET1 또는 FET2)의 제 2 소오스/드레인에 해당한다. 상기 워드 라인들(WL)은 도 7의 워드 라인들(WL1, WL2)에 해당하며, 상기 매몰 배선들(150)은 도 7의 매몰 배선들(BW1, BW2)에 해당한다.
도 24a 및 도 24b를 참조하면, 상기 워드 라인(WL)의 양 측벽 상에 게이트 스페이서(167)를 형성한 후, 상기 상부 불순물 영역들(165)에 각각 전기적으로 접속되는 데이터 저장 요소들(DS)을 형성할 수 있다. 일 실시예에 따르면, 상기 데이터 저장 요소(DS)는 캐패시터일 수 있다. 예를 들면, 상기 데이터 저장 요소(DS)는 제 1 전극(170), 제 2 전극(175), 및 이들 사이에 개재된 캐패시터 유전막(미도시)을 포함할 수 있다. 하지만, 본 발명의 실시예들이 여기에 한정되지 않는다. 예를 들면, 상기 데이터 저장 요소(DS)는 칼코게나이드(chalcogenide) 화합물과 같은 상변화 물질들, 자기터널접합 패턴(MTJ pattern; Magnetic Tunnel Junction pattern)과 같은 자성 구조체, 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수도 있다.
도 25 및 도 26는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 25를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 26를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판을 패터닝하여 활성영역을 정의하는 트렌치를 형성하는 단계;
상기 트렌치의 하부 영역에 희생 패턴을 형성하는 단계;
상기 트렌치의 상부 측벽에 스페이서를 형성하는 단계;
상기 희생 패턴의 상부면을 리세스하여, 상기 스페이서와 상기 희생 패턴 사이에서 상기 활성영역의 양측벽들을 노출시키는 윈도우를 형성하는 단계;
상기 트렌치 내에 상기 윈도우를 채우는 반도체 패턴을 형성하는 단계;
상기 반도체 패턴을 통해 상기 트렌치의 양측벽들을 도핑함으로써 상기 활성영역에 불순물 영역들을 형성하는 단계; 및
상기 트렌치 내에 상기 불순물 영역들에 전기적으로 공통 연결되는 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 희생 패턴을 형성하는 단계는
상기 트렌치의 내면을 덮는 절연막을 형성하는 단계;
상기 절연막이 형성된 상기 트렌치를 채우는 희생막을 형성하는 단계; 및
상기 희생막을 리세스하여 상기 트렌치의 하부 영역에 국소화된 상기 희생 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 윈도우의 상부 경계는 상기 스페이서의 하부면에 의해 정의되고,
상기 윈도우의 하부 경계는 상기 희생 패턴의 상부면에 의해 정의되고,
상기 불순물 영역은 상기 트렌치의 바닥면으로부터 이격되어 형성되는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 불순물 영역을 형성하는 단계는
상기 희생 패턴이 형성된 상기 트렌치를 채우는 반도체막을 형성하는 단계;
상기 반도체막을 이방적으로 식각하여 상기 스페이서와 상기 희생 패턴 사이에 국소적으로 잔존하는 반도체 패턴을 형성하는 단계;
상기 반도체 패턴을 불순물들로 도핑하는 단계; 및
상기 불순물들을 상기 활성영역으로 확산시키는 단계를 포함하는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 불순물 영역은 상기 기판과 다른 도전형을 갖도록 형성되는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 배선을 형성하는 단계는
상기 반도체 패턴이 형성된 상기 트렌치 내에 금속막을 형성하는 단계;
상기 금속막을 리세스하여 상기 트렌치의 하부 영역에 금속 패턴을 형성하는 단계;
상기 금속 패턴이 형성된 상기 트렌치를 채우는 매립 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 기판 내에 형성되어 활성영역을 정의하는 트렌치;
상기 활성영역 내에 형성되며, 상기 트렌치를 사이에 두고 서로 대향하는 불순물 영역들;
상기 트렌치의 측벽을 통해 상기 불순물 영역들에 전기적으로 공통 연결되는 배선;
상기 트렌치의 바닥면과 상기 배선 사이에 개재되는 하부 절연 패턴; 및
상기 트렌치의 상부영역을 채우는 상부 절연 패턴을 포함하되,
상기 불순물 영역들은 상기 활성영역의 측벽에 국소적으로 형성되고 상기 트렌치의 아래에 위치하는 상기 기판의 일부분과 다른 도전형을 갖는 반도체 장치. - 청구항 7에 있어서,
상기 불순물 영역들은 상기 활성영역보다 좁은 수평 폭을 갖는 반도체 장치. - 청구항 7에 있어서,
상기 배선은
수평한 방향에서 상기 활성영역을 가로지르는 금속 패턴; 및
상기 금속 패턴과 상기 불순물 영역들의 측벽들 사이에 국소적으로 개재되는 반도체 패턴을 포함하되,
상기 반도체 패턴은 상기 불순물 영역들과 같은 도전형을 갖는 반도체 장치. - 청구항 9에 있어서,
상기 반도체 패턴은, 수직 폭 및 수평 폭 모두에서, 상기 금속 패턴보다 작은 반도체 장치.
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