KR20140035559A - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 장치 및 이의 제조 방법을 제공한다. 이 장치에서는, 가변저항막의 일부인 베리어막이 수평전극층을 형성하기 전에 추가로 형성되어 가변 저항막의 손실을 보전할 수 있다.
Description
본 발명은 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성이 있다.
반도체 장치의 고집적화로 인해, 이러한 가변 저항 메모리 장치들도 고집적화가 요구되고 있다.
본 발명이 해결하려는 과제는 가변 저항막의 열화를 방지하면서 수직 높이의 급격한 증가를 막을 수 있는 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 상기 가변 저항 메모리 장치의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 기판으로부터 돌출되는 수직전극; 상기 수직 전극에 인접하여 상기 기판 상에 교대로 적층된 수평전극층들과 절연층들; 상기 수직 전극과 상기 수평 전극층 사이에 개재되는 가변 저항막을 포함하되, 상기 가변 저항막은, 상기 수직 전극과 상기 수평 전극층 사이 그리고 상기 수직 전극과 상기 절연층 사이에 개재되는 스위칭 막; 상기 스위칭막과 상기 절연층 사이에 개재되는 제 1 베리어막; 및 상기 스위칭막과 상기 수평 전극층 사이 및 상기 절연층과 상기 수평 전극층 사이에 개재되는 제 2 베리어막을 포함한다.
상기 가변 저항 메모리 장치는, 상기 스위칭 막과 상기 제 2 베리어층 사이 또는 상기 스위칭 막과 상기 수직 전극 사이에 개재되며 소자 구동시 상기 스위칭막과 산소를 교환하는 산소 교환층을 더 포함할 수 있다.
상기 스위칭 막과 상기 산소 교환층 중에 적어도 하나는 금속과 산소의 비가 화학 양론적 비를 만족시키지 못하는 금속 산화물로 이루어질 수 있다.
상기 제 1 및 제 2 베리어막은 금속과 산소의 비가 화학양론적 비를 만족하는 금속산화물로 이루어질 수 있다.
상기 가변 저항 메모리 장치는, 상기 수직 전극과 상기 스위칭 막 사이에 개재된 제 3 베리어막을 더 포함할 수 있다.
상기 제 1 및 제 2 베리어막들 중 적어도 하나는 상기 스위칭 막 보다 얇을 수 있다.
상기 수평 전극층은 복수의 서로 교대로 평행하게 배치되는 홀수 워드라인들과 짝수 워드라인들을 포함하며, 상기 홀수 워드라인들은 전기적으로 서로 연결되며, 상기 짝수 워드라인들은 전기적으로 서로 연결되되 상기 홀수 워드라인들과는 절연될 수 있다.
상기 가변 저항 메모리 장치는, 상기 기판에 최인접한 수평 전극층과 상기 기판 사이에 배치되는 선택 게이트 전극; 상기 선택 게이트 전극과 상기 기판 사이에 개재되는 선택 게이트 절연막; 및 상기 선택 게이트 전극의 양측에 각각 인접한 상기 기판에 배치되는 제 1 및 제 2 불순물 주입 영역들을 더 포함할 수 있다.
상기 수직 전극은 상기 제 1 불순물 주입 영역과 접할 수 있다.
상기 가변 저항 메모리 장치는, 최상위층에 배치되는 상기 수평 전극층 위에서 교차하며 상기 수평 전극층과 절연되는 비트라인; 및 상기 비트라인과 상기 제 2 불순물 주입 영역을 전기적으로 연결시키는 비트라인콘택을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 복수의 희생막들과 절연막들을 교대로 적층하는 단계; 상기 절연막들과 상기 희생막들을 패터닝하여 수직전극홀을 형성하는 단계; 상기 수직 전극홀의 측벽을 덮는 제 1 베리어막을 형성하는 단계; 상기 제 1 베리어막의 측벽을 덮는 스위칭 막을 형성하는 단계; 상기 수직 전극홀을 채우는 수직 전극을 형성하는 단계; 상기 수직 전극홀과 이격된 상기 절연막들과 상기 희생막들을 패터닝하여 그루브를 형성하는 단계; 상기 그루브를 통해 상기 희생막들을 제거하는 단계; 상기 희생막들이 제거된 영역에 제 2 베리어 막을 콘포말하게 형성하는 단계; 및 상기 희생막들이 제거된 영역을 수평 전극막으로 채우는 단계를 포함한다.
상기 그루브를 통해 상기 희생막들을 제거할 때 상기 제 1 베리어막의 일부도 제거될 수 있다.
상기 제 2 베리어막 및 상기 수평 전극막을 형성하는 단계는, 인시튜(in-situ) 공정으로 진행될 수 있다.
본 발명의 일 예에 따른 가변 저항 메모리 장치의 제조 방법에서는 희생막을 제거할 때 손상된 가변 저항막의 일부인 베리어막을 수평전극막을 형성하기 전에 추가적으로 형성해줌으로써, 가변 저항막의 손상을 치유할 수 있다. 이로써 가변 저항막의 특성 열화를 방지할 수 있다. 또한 가변 저항막 중에 상대적으로 얇은 두께를 가지는 베리어막을 워드라인 층간절연막들 사이에 형성함으로써 전체 메모리 장치의 수직 높이의 급격한 증가를 막을 수 있다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b 및 2c는 도 2a를 각각 I-I' 선 및 II-II' 선으로 자른 단면도들이다.
도 2d 내지 2f는 본 발명의 예들에 따라 도 2b의 'P1'을 확대한 단면도들이다.
도 3a 내지 12a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 레이아웃들이다.
도 3b 내지 12b는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c 내지 12c는 도 2c의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b 및 2c는 도 2a를 각각 I-I' 선 및 II-II' 선으로 자른 단면도들이다.
도 2d 내지 2f는 본 발명의 예들에 따라 도 2b의 'P1'을 확대한 단면도들이다.
도 3a 내지 12a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 레이아웃들이다.
도 3b 내지 12b는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c 내지 12c는 도 2c의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 가변 저항 메모리 장치에서는 다수의 메모리 셀(MC)들이 매트릭스 형태로 배열된다. 상기 각각의 메모리 셀들(MC)은 가변 저항 소자(42)를 포함한다. 상기 가변 저항 소자(42)는 선택 트랜지스터(ST)와 워드라인들(WLa1, WLb1, WLa2, WLb2) 사이에 연결된다. 상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 제 1 방향(D1)으로 연장된다. 상기 가변 저항 소자(42)는 전이 금속 산화막을 포함할 수 있다. 상기 가변 저항 소자(42)는 RRAM(Resistance Random Access Memory)일 수 있다. 상기 가변 저항 소자(42)는 상기 선택 트랜지스터(ST)을 통해 공급되는 전류의 양에 따라 그의 상태가 결정될 수 있다.
상기 선택 트랜지스터(ST)는 상기 가변 저항 소자(42)와 비트라인(BL1, BL2, BL3) 사이에 연결된다. 상기 비트라인(BL1, BL2, BL3)은 제 2 방향(D2)으로 연장된다. 상기 선택 트랜지스터(ST)는 게이트 전극(SL1~SL6)을 포함한다. 상기 선택 트랜지스터(ST)는 수직 전극(VE)에 연결되는 제 2 노드(N2)와 상기 비트라인(BL1, BL2, BL3)에 연결되는 제 1 노드(N1)를 포함한다. 상기 수직 전극(VE)은 제 3 방향(D3)으로 연장된다. 상기 제 1 내지 제 3 방향들(D1,D2,D3)은 서로 교차한다. 복수개의 가변 저항 소자들(42)은 하나의 수직 전극(VE)에 복수 층에 걸쳐 연결된다. 이웃하는 두개의 선택 트랜지스터(ST)는 하나의 비트라인(BL)과 하나의 수직 전극(VE)을 공유할 수 있다.
상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 복수 층에 걸쳐 서로 평행하게 배치된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 홀수번째 워드라인들(WLa1)은 서로 연결된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 짝수번째 워드라인들(WLb1)은 서로 연결되되 상기 홀수번째 워드라인들(WLa1)과는 절연된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 홀수번째 워드라인들(WLa2)은 서로 연결된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 짝수번째 워드라인들(WLb2)은 서로 연결되되 상기 홀수번째 워드라인들(WLa2)과는 절연된다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 레이아웃이다. 도 2b 및 2c는 도 2a를 각각 I-I' 선 및 II-II' 선으로 자른 단면도들이다. 도 2d 내지 2f는 본 발명의 예들에 따라 도 2b의 'P1'을 확대한 단면도들이다.
도 2a, 2b, 2c 및 2d를 참조하면, 기판(1)에 복수개의 서로 평행한 라인 형태의 소자분리막들(3)이 배치된다. 상기 소자분리막들(3)은 제 2 방향(D2)으로 연장될 수 있다. 상기 소자 분리막들(3) 사이의 상기 기판(1)에는 서로 이격된 제 1 불순물 주입 영역들(5a) 및 제 2 불순물 주입 영역들(5b)이 교대로 배치될 수 있다. 상기 기판(1) 상에는 선택 게이트 절연막(7)이 배치된다. 상기 선택 게이트 절연막(7) 상에는 선택 라인들(SL)과 제 1 절연막(30)이 차례로 배치된다. 상기 선택 라인들(SL)은 제 1 방향(D1)으로 연장되며 복수개의 서로 평행하다. 하나의 상기 선택 라인(SL), 그 하부의 선택 게이트 절연막(7) 이에 인접한 상기 제 1 및 제 2 불순물 주입 영역들(5a, 5b)은 하나의 선택 트랜지스터(ST)를 구성할 수 있다. 상기 선택 라인(SL) 하부의 상기 제 1 및 제 2 불순물 주입 영역들(5a, 5b) 사이의 상기 기판(1)은 채널 영역의 기능을 할 수 있다. 상기 제 1 불순물 주입 영역(5a)은 제 1 노드(N1)에 대응될 수 있으며, 상기 제 2 불순물 주입 영역(5b)은 제 2 노드(N2)에 대응될 수 있다.
상기 제 1 절연막(30) 상에는, 복수층의 수평 전극층들(WLan, WLbn, n=1~5)과 워드라인 층간절연막들(31, 32, 33, 34, 35)이 교대로 배치된다. 상기 수평 전극층들(WLan, WLbn, n=1~5)은 제 1 내지 제 5 수평 전극층들(WLan, WLbn, n=1~5)을 포함한다. 상기 워드라인 층간절연막들(31, 32, 33, 34, 35)은 제 1 내지 제 5 워드라인 층간절연막들(31, 32, 33, 34, 35)을 포함한다.
계속해서, 상기 수평 전극층들(WLan, WLbn, n=1~5) 각각은 하나의 평면에서 제 1 방향(D1)으로 평행한 복수개의 워드라인들(WLan, WLbn, 여기서 n은 층의 번호에 해당하며, 본 예에서 n=1~5일 수 있다.)을 포함한다. 구체적으로 예를 들면, 상기 기판(1)으로부터 가장 가까운 상기 제 1 수평 전극층(WLa1, WLb1)은 제 1 홀수 워드라인들(WLa1)과 제 1 짝수 워드라인들(WLb1)을 포함한다. 상기 제 1 수평 전극층(WLa1, WLb1) 상에 배치되는 제 2 수평 전극층(WLa2, WLb2)은 제 2 홀수 워드라인들(WLa2)과 제 2 짝수 워드라인들(WLb2)을 포함한다. 상기 제 2 수평 전극층(WLa2, WLb2) 상에 배치되는 제 3 수평 전극층(WLa3, WLb3)은 제 3 홀수 워드라인들(WLa3)과 제 3 짝수 워드라인들(WLb3)을 포함한다. 상기 제 3 수평 전극층(WLa3, WLb3) 상에 배치되는 제 4 수평 전극층(WLa4, WLb4)은 제 4 홀수 워드라인들(WLa4)과 제 4 짝수 워드라인들(WLb4)을 포함한다. 가장 최상층에 배치되는 제 5 수평 전극층(WLa5, WLb5)은 제 5 홀수 워드라인들(WLa5)과 제 5 짝수 워드라인들(WLb5)을 포함한다. 하나의 층에서 홀수번째 워드라인들(WLan)은 서로 전기적으로 연결된다. 하나의 층에서 짝수번째 워드라인들(WLbn)은 서로 전기적으로 연결되나, 그 해당 층의 홀수번째 워드라인들(WLan)과는 절연된다. 또한 층별로 워드라인들(WLan, WLbn)은 서로 절연된다. 예를 들면, 어느 한층의 짝수번째 워드라인들(WLbn)은 그 위 및/또는 아래의 짝수번째 워드라인들(WLbn)과는 절연된다. 상기 수평 전극층들(WLan, WLbn, n=1~5)의 갯수는 예시적으로 5개이나 이에 한정되지 않고 다양할 수 있다.
수직 전극(VE)은 상기 홀수번째 워드라인들(WLan)과 상기 짝수번째 워드라인들(WLbn) 사이에서 상기 워드라인 층간절연막들(31, 32, 33, 34, 35)을 관통하여 상기 제 2 불순물 주입 영역(5b)과 접한다. 상기 수직 전극(VE)과 상기 수평 전극층(WLan, WLbn, n=1~5)은 티타늄질화막, 텅스텐, 백금, 납, 로듐, 루테늄, 이리듐 중 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 수직 전극(VE)과 상기 수평 전극층(WLan, WLbn, n=1~5) 사이에는 가변 저항막(42)이 개재된다.
도 2b, 2c 및 2d를 참조하면, 상기 가변 저항막(42)은 스위칭 막(42c), 산소 교환막(42b), 제 1 베리어막(42a) 및 제 2 베리어막(42d)을 포함할 수 있다. 상기 스위칭 막(42c)은 상기 수직 전극(VE)과 상기 수평 전극층(WLan, WLbn, n=1~5) 사이에 개재된다. 상기 스위칭막(42c)은 상기 수직 전극(VE)의 모든 측벽과 접한다. 상기 스위칭막(42c)은 상기 수직 전극(VE)과 상기 수평 전극층(WLan, WLbn, n=1~5)의 전압 인가에 따라 필라멘트와 같은 전기적 경로가 형성되거나 사라짐으로써 전기적 저항이 변하는 층이다. 상기 스위칭막(42c)은 전이금속산화물을 포함할 수 있다. 예를 들면, 상기 스위칭막(42c)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti) 및 텅스텐(W) 중에 선택되는 적어도 하나의 금속의 산화물을 포함할 수 있다. 그러나 상기 스위칭막(42c)에서 전이금속과 산소의 원소비는 화학양론적(stoichiometry) 비를 만족시키지 못할 수 있다. 특히 산소의 함량은 화학양론적 함량보다 예를 들면 10~20% 정도 부족할 수 있다.
계속해서, 상기 산소 교환막(42b)은 상기 스위칭막(42c)과 접한다. 상기 산소 교환막(42b)은 도 2d에서처럼 상기 스위칭막(42c)과 상기 수평 전극층(WLan, WLbn, n=1~5) 사이에 개재되거나 도 2e처럼 상기 스위칭막(42c)과 상기 수직 전극(VE) 사이에 개재될 수 있다. 상기 산소 교환막(42b)은 상기 스위칭막(42c)과 산소를 교환하는 막이다. 상기 수직전극(VE)과 상기 수평 전극층(WLan, WLbn, n=1~5)에 인가된 전압에 의해 상기 스위칭 막(42c)이 프로그램 될 때에, 상기 스위칭막(42c) 내에 포함된 산소가 일부 상기 산소 교환막(42b)으로 이동하여 상기 스위칭막(42c)의 전기 저항이 저저항 상태로 될 수 있다. 또는 상기 스위칭 막(42c)이 소거될 때에, 상기 산소 교환막(42b)에 포함된 산소가 상기 스위칭막(42c)으로 이동하여 상기 스위칭막(42c)의 전기 저항이 고저항 상태로 될 수 있다. 상기 산소 교환막(42b)은 상기 스위칭막(42c)과 동일한 전이금속을 포함하는 산화물로 형성될 수 있다. 예를 들면, 상기 산소 교환막(42b)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti) 및 텅스텐(W) 중에 선택되는 적어도 하나의 금속의 산화물을 포함할 수 있다. 그러나 상기 산소 교환막(42b)은 상기 스위칭막(42c) 보다는 산소의 함량이 많을 수 있으나, 역시 전이금속과 산소의 원소비가 화학양론적 비를 만족시키지 못할 수 있다.
계속해서, 상기 제 1 베리어막(42a)은 상기 수직 전극(VE)과 상기 층간절연막들(31, 32, 33, 34, 35) 사이에 개재된다. 상기 제 1 베리어막(42a)은 도 2d에서처럼, 상기 산소 교환막(42b)과 상기 층간절연막들(31, 32, 33, 34, 35) 사이에 개재되거나 또는 도 2e에서처럼, 상기 스위칭막(42c)과 상기 층간절연막들(31, 32, 33, 34, 35) 사이에 개재될 수 있다. 상기 제 2 베리어막(42d)은 도 2d에서처럼, 상기 산소 교환막(42b)과 상기 수평 전극층(WLan, WLbn, n=1~5) 사이에 개재되거나 또는 도 2e에서처럼, 상기 스위칭막(42c)과 상기 수평 전극층(WLan, WLbn, n=1~5) 사이에 개재될 수 있다. 상기 제 2 베리어막(42d)은 연장되어 상기 수평 전극층(WLan, WLbn, n=1~5)과 상기 층간절연막(31, 32, 33, 34, 35) 사이에 개재된다. 상기 제 2 베리어막(42d)은 상기 스위칭막(42c) 또는 상기 산소 교환막(42b)와 접할 수 있다.
도 2f처럼 상기 가변 저항막(42)은 제 3 베리어막(42e)을 더 포함할 수 있다. 상기 제 3 베리어막(42e)은 상기 수직 전극(VE)과 상기 스위칭막(42c) 사이에 개재될 수 있다. 상기 제 1 내지 제 3 베리어막들(42a, 42d, 42e)은 상기 스위칭막(42c)에 포함된 전이금속과 다른 전이금속을 포함하는 산화물일 수 있다. 상기 제 1 내지 제 3 베리어막들(42a, 42d, 42e)은 서로 동일하거나 다를 수 있다. 상기 제 1 내지 제 3 베리어막들(42a, 42d, 42e)은 상기 스위칭막(42c) 및 상기 산소 교환막(42b) 보다 안정적이며, 여기에 포함된 전이금속과 산소의 원소비는 화학양론적 비를 만족시킬 수 있다. 상기 제 1 내지 제 3 베리어막들(42a, 42d, 42e)은 상기 스위칭막(42c) 및 상기 산소 교환막(42b) 내의 산소가 다른 곳으로 빠져나가는 것을 막고 전극들(VE,WLan, WLbn, n=1~5)과 상기 가변저항막(42) 간의 물리적 반응을 막을 수 있다. 또한 상기 제 2 베리어막(42d) 또는 제 3 베리어막(42e)은 터널링 베리어 역할을 할 수 있다. 상기 제 1 내지 제 3 베리어막들(42a, 42d, 42e)은 상기 스위칭막(42c) 및 상기 산소 교환막(42b) 중 적어도 하나보다 얇은 두께를 가질 수 있다.
상기 제 1 베리어막(42a)과 상기 제 2 베리어막(42d) 사이의 경계면은 둥글 수 있다. 상기 수직 전극(VE)에 인접한 상기 수직 전극층(WLan, WLbn, n=1~5)의 모서리에 인접한 상기 제 2 베리어막(42d)은 둥근 프로파일을 가질 수 있다.
상기 가변 저항막(42)은 전이 금속 산화막을 포함할 수 있다. 본 발명에 따른 가변 저항 메모리 장치는 RRAM(Resistance Random Access Memory)일 수 있다. 상기 가변 저항막(42)은 연장되어 상기 수직 전극(VE)과 상기 워드라인 층간절연막들(31, 32, 33,34, 35) 사이에 개재될 수 있다.
다시 도 2a 내지 2c를 참조하면, 상기 제 5 워드라인 층간절연막(35) 상에는 제 2 절연막(46)이 배치된다. 상기 제 2 절연막(46) 상에는 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 비트라인들(BL)이 배치된다.
상기 제 1 방향(D1)으로 상기 수직 전극들(VE) 사이에는 제 1 매립 절연막(40)이 개재된다. 상기 가변 저항막(42)의 적어도 일부는 연장되어 상기 제 1 매립 절연막(40)과 상기 수직 전극(VE) 사이에 개재될 수 있다. 상기 제 2 방향(D2)으로 이웃하는 상기 수직 전극들(VE) 사이에는 상기 수직 전극들(VE)과 이격되는 제 2 매립 절연막(60)이 배치된다. 상기 제 2 매립 절연막(60)은 상기 제 1 방향(D1)으로 연장되며 서로 평행한 복수개의 라인 형태를 가지며, 이웃하는 상기 워드라인들(WLan, WLbn)과 상기 선택 라인들(SL)을 분리한다. 상기 제 2 매립 절연막(60)은 상기 홀수 워드라인들(WLan)과 상기 짝수 워드라인들(WLbn) 사이에서 상기 제 2 절연막(46), 상기 워드라인 층간절연막들(31~35), 상기 제 1 절연막(30), 상기 선택 라인층(SL) 및 상기 선택 게이트 절연막(7)을 관통하여 상기 비트라인(BL)과 상기 제 1 불순물 주입 영역들(5a)과 접할 수 있다. 상기 제 2 매립 절연막(60) 내에는 서로 이격된 복수개의 비트라인콘택들(BLC)이 배치되어 상기 비트라인(BL)과 상기 제 1 불순물 주입 영역들(5a)을 전기적으로 연결시킨다.
이와 같이 본 발명의 일 예에 따른 가변 저항 메모리 장치에서는 제 1 베리어막(42a)이 없는 곳인 상기 산소 교환층(42b)과 상기 수평전극층(WLan, WLbn, n=1~5) 사이에서 제 2 베리어막(42d)이 개재되므로, 가변 저항막의 특성 열화를 방지할 수 있다. 또한 가변 저항막 중에 상대적으로 얇은 두께를 가지는 베리어막(42d)을 절연막들(30~35) 사이에 개재됨으로써 전체 메모리 장치의 수직 높이의 급격한 증가를 막을 수 있다.
도 3a 내지 12a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 레이아웃들이다. 도 3b 내지 12b는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다. 도 3c 내지 12c는 도 2c의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 3a 내지 3c를 참조하면, 기판(1)에 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 소자분리막들(3)을 형성한다. 상기 기판(1)은 실리콘 단결정 기판, SOI(Silicon on insulator) 또는 실리콘 에피택시얼층일 수 있다. 상기 소자분리막들(3)은 예를 들면 STI(Shallow Trench isolation) 공정을 이용하여 형성될 수 있다. 상기 소자분리막들(3)은 활성 영역을 정의한다. 이온주입 공정을 진행하여 상기 소자분리막들(3) 사이의 상기 활성 영역에 서로 이격된 복수개의 섬 형태인 제 1 및 제 2 불순물 주입 영역들(5a, 5b)을 형성한다. 상기 제 2 불순물 주입 영역(5b)은 상기 제 1 불순물 주입 영역(5a)보다 넓은 폭을 가지도록 형성될 수 있다.
도 4a 내지 4c를 참조하면, 상기 기판(1) 상에 선택 게이트 절연막(7), 선택 희생막(20), 제 1 절연막(30), 제 1 내지 제 5 희생막들(21~25) 및 워드라인 층간절연막들(31~35)을 교대로 적층한다. 상기 희생막들(20~25)은 상기 절연막들(30~35)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 희생막들(20~25)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(30~35)은 실리콘 산화막으로 형성될 수 있다.
도 5a 내지 5c를 참조하면, 상기 희생막들(20~25), 상기 절연막들(30~35) 및 상기 선택 게이트 절연막(7)을 패터닝하여 제 1 방향(D1)으로 연장되는 복수개의 그루브들을 형성하고 그루브들 내에 각각 상기 제 2 불순물 주입 영역(5b)과 접하는 제 1 매립 절연막(40)을 형성한다. 상기 제 1 매립 절연막(40)은 제 1 방향(D1)으로 연장되는 복수개의 서로 평행한 라인 형태들로 형성될 수 있다. 상기 제 1 매립 절연막(40)은 예를 들면 실리콘 산화막 계열의 물질로 형성될 수 있다.
도 6a 내지 6c를 참조하면, 이방성 식각 공정을 진행하여 상기 제 1 매립 절연막(40)의 소정부분을 제거하여 상기 제 2 불순물 주입 영역(5b)을 노출시키는 수직 전극홀(41)을 형성한다. 상기 수직 전극홀(41)은 상기 제 1 매립 절연막(40)의 폭 보다 넓은 폭을 가지도록 형성될 수 있다.
도 7a 내지 7c를 참조하면, 상기 수직 전극홀(41)이 형성된 상기 기판(1) 상에 제 1 베리어막(42a), 산소 교환막(42b) 및 스위칭막(42c)을 차례대로 콘포말하게 형성한다. 상기 제 1 베리어막(42a), 산소 교환막(42b) 및 스위칭막(42c)은 ALD(Atomic layer deposition) 또는 CVD(Chemical vapor deposition)과 같은 증착 공정으로 형성될 수 있다. 상기 제 1 베리어막(42a), 산소 교환막(42b) 및 스위칭막(42c) 상기 수직 전극홀(41)을 부분적으로 채울 수 있다.
도 8a 내지 8c를 참조하면, 상기 스위칭막(42c), 산소 교환막(42b) 및 제 1 베리어막(42a)에 대하여 이방성 식각 공정을 진행하여 상기 제 5 워드라인 층간절연막(35) 상의 그리고 상기 수직 전극홀(41) 바닥에서의 상기 스위칭막(42c), 산소 교환막(42b) 및 제 1 베리어막(42a)을 제거하고 상기 수직 전극홀(41)의 측벽에 스페이서 형태의 상기 스위칭막(42c), 산소 교환막(42b) 및 제 1 베리어막(42a)을 형성한다. 이때 상기 제 1 베리어막(42a)과 상기 산소 교환막(42b)은 'L'자 형 단면을 가질 수 있다. 상기 스위칭막(42c), 산소 교환막(42b) 및 제 1 베리어막(42a)은 가변 저항막(42)을 구성할 수 있다. 상기 기판(1) 상에 상기 수직 전극홀(41)을 채우는 도전막을 형성하고 평탄화식각 공정을 진행하여 상기 수직 전극홀(41)을 채우는 수직 전극(VE)을 형성한다.
도 9a 내지 9c를 참조하면, 상기 제 5 워드라인 층간절연막(35) 상에 제 2 절연막(46)을 형성하여 상기 가변 저항막(42)과 상기 수직전극(VE)의 상부면을 덮는다. 상기 가변 저항막(42)과 이격된 위치에서 상기 절연막들(7, 30~35, 46) 및 상기 희생막들(20~25)을 순차적으로 식각하여 상기 제 1 불순물 주입 영역(5a)을 노출시키며 제 1 방향(D1)으로 연장되는 복수개의 그루브들(48)을 형성한다.
도 10a 내지 10c를 참조하면, 등방성 식각 공정을 진행하여 상기 그루브들(48)을 통해 노출된 상기 희생막들(20~25)을 선택적으로 제거한다. 이때 상기 등방성 식각 공정의 식각제(etchant)는 인산, 황산, 염산 중에 적어도 하나를 포함할 수 있다. 이로써, 상기 절연막들(7, 30~35, 46)의 상하부면들과 측면들이 노출된다. 또한, 상기 가변 저항막들(42)의 외측면들이 노출된다. 이때 상기 가변 저항막(42)의 일부인 상기 제 1 베리어막(42a)도 일부 제거되어 상기 산소 교환층(42b)이 노출될 수 있다.
만약, 이 상태에서 바로 수평 전극층(WLan, WLbn, n=1~5)을 형성하여 가변 저항 메모리 장치를 형성할 경우, 구동시에 상기 수평 전극층(WLan, WLbn, n=1~5)과 상기 산소 교환층(42b)이 바로 접하게 되어, 산소가 빠져나가던가 또는 상기 산소 교환층(42b)과 상기 수평전극층(WLan, WLbn, n=1~5) 간에 반응이 일어날 수 있다. 또한 터널 베리어층이 손실되어 없으므로 소자 동작시 오류가 발생할 수 있다. 이를 방지하기 위하여, 본 발명에서는 다음과 같이 공정을 진행한다.
도 11a 내지 11c를 참조하여, 상기 기판(1) 상에 제 2 베리어막(42d)을 콘포말하게 형성한다. 상기 제 2 베리어막(42b)은 상기 절연막들(7, 30~35, 46)의 상하부면들과 측면, 상기 산소 교환층(42b) 및 상기 기판(1)을 콘포말하게 덮는다. 그리고 도전막(49)을 형성하여 상기 그루브들(48)과 상기 절연막들(7, 30~35, 46) 사이의 공간을 채운다.
도 12a 내지 12c를 참조하면, 평탄화 식각 공정을 진행하여 상기 제 2 절연막(46) 상의 상기 도전막(49)과 상기 제 2 베리어막(42b)을 제거하여 상기 제 2 절연막(46)의 상부면을 노출시킨다. 그리고 상기 그루브(48) 안의 상기 도전막(49)을 제거하고, 상기 그루브(48) 안에 제 2 매립 절연막(60)을 형성한다. 이로써, 워드라인들(WLan, WLbn)이 형성될 수 있다.
다시 도 2a 내지 2d를 참조하면, 상기 제 2 매립 절연막(60)의 일부를 제거하고 도전막으로 채워 상기 제 1 불순물 주입 영역(5a)과 접하는 비트라인 콘택(BLC)을 형성한다. 그리고 상기 제 2 절연막(46) 상에 상기 비트라인 콘택(BLC)과 접하며 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 비트라인들(BL)을 형성한다.
이와 같이 본 발명의 일 예에 따른 가변 저항 메모리 장치의 제조 방법에서는 희생막들(20~25)을 제거할 때 손상된 가변 저항막(42)의 일부인 제 1 베리어막(42b)을 보전하기 위하여 수평전극층(WLan, WLbn, n=1~5)을 형성하기 전에 제 2 베리어막(42d)을 추가적으로 형성해줌으로써, 가변 저항막(42)의 손상을 치유할 수 있다. 이로써 가변 저항막의 특성 열화를 방지할 수 있다. 또한 가변 저항막 중에 상대적으로 얇은 두께를 가지는 베리어막(42d)을 절연막들(30~35) 사이에 형성함으로써 전체 메모리 장치의 수직 높이의 급격한 증가를 막을 수 있다.
상기 방법은 도 2b 및 도 2d의 구성을 가지는 가변 저항 메모리 장치의 형성 과정에 대하여 설명하였으나, 도 2e 나 도 2f의 가변 저항막(42)의 구성에 따라 형성 과정도 달라질 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 13를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
5a, 5b: 불순물 주입 영역
WLan, WLbn(n=1~5): 수평 전극층(또는 워드라인)
31~36: 워드라인 층간절연막
30, 46: 절연막
40,60: 매립 절연막
42: 가변저항막
42a, 42d, 42e: 베리어막
42b: 산소 교환막
42c: 스위칭 막
48: 그루브
SL: 선택라인
VE: 수직 전극
BL: 비트라인
BLC: 비트라인컨택
3: 소자분리막
5a, 5b: 불순물 주입 영역
WLan, WLbn(n=1~5): 수평 전극층(또는 워드라인)
31~36: 워드라인 층간절연막
30, 46: 절연막
40,60: 매립 절연막
42: 가변저항막
42a, 42d, 42e: 베리어막
42b: 산소 교환막
42c: 스위칭 막
48: 그루브
SL: 선택라인
VE: 수직 전극
BL: 비트라인
BLC: 비트라인컨택
Claims (10)
- 기판으로부터 돌출되는 수직전극;
상기 수직 전극에 인접하여 상기 기판 상에 교대로 적층된 수평전극층들과 절연층들;
상기 수직 전극과 상기 수평 전극층 사이에 개재되는 가변 저항막을 포함하되,
상기 가변 저항막은,
상기 수직 전극과 상기 수평 전극층 사이 그리고 상기 수직 전극과 상기 절연층 사이에 개재되는 스위칭 막;
상기 스위칭막과 상기 절연층 사이에 개재되는 제 1 베리어막; 및
상기 스위칭막과 상기 수평 전극층 사이 및 상기 절연층과 상기 수평 전극층 사이에 개재되는 제 2 베리어막을 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 스위칭 막과 접하는 산소 교환층을 더 포함하는 가변 저항 메모리 장치. - 제 2 항에 있어서,
상기 스위칭 막과 상기 산소 교환층 중에 적어도 하나는 금속과 산소의 비가 화학 양론적 비를 만족시키지 못하는 전이 금속 산화물로 이루어지는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 베리어막은 금속과 산소의 비가 화학양론적 비를 만족시키는 전이 금속 산화물로 이루어지는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 수직 전극과 상기 스위칭 막 사이에 개재된 제 3 베리어막을 더 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 베리어막들 중 적어도 하나는 상기 스위칭 막 보다 얇은 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 베리어막과 상기 제 2 베리어막 사이의 경계면은 둥근(Curved) 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 베리어막과 상기 제 2 베리어막 중 적어도 하나는 상기 스위칭막에 포함된 금속과 다른 금속의 산화물을 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 수평 전극층은 복수의 서로 교대로 평행하게 배치되는 홀수 워드라인들과 짝수 워드라인들을 포함하며,
상기 홀수 워드라인들은 전기적으로 서로 연결되며, 상기 짝수 워드라인들은 전기적으로 서로 연결되되 상기 홀수 워드라인들과는 절연되는 것을 특징으로 하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 기판에 최인접한 수평 전극층과 상기 기판 사이에 배치되는 선택 게이트 전극;
상기 선택 게이트 전극과 상기 기판 사이에 개재되는 선택 게이트 절연막; 및
상기 선택 게이트 전극의 양측에 각각 인접한 상기 기판에 배치되는 제 1 및 제 2 불순물 주입 영역들을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
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