KR20130017347A - 반도체 소자 - Google Patents

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KR20130017347A
KR20130017347A KR1020110079726A KR20110079726A KR20130017347A KR 20130017347 A KR20130017347 A KR 20130017347A KR 1020110079726 A KR1020110079726 A KR 1020110079726A KR 20110079726 A KR20110079726 A KR 20110079726A KR 20130017347 A KR20130017347 A KR 20130017347A
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송성호
박찬진
백인규
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 수평 패턴들을 포함한다. 상기 수평 패턴들은 제1 몰딩 패턴, 상기 제1 몰딩 패턴 상의 수평 전극 패턴, 및 상기 수평 전극 패턴 상의 제2 몰딩 패턴을 포함한다. 상기 수평 패턴들을 관통하는 수직 구조체가 제공된다. 상기 수직 구조체는 수직 전극 패턴; 상기 수직 전극 패턴과 상기 수평 패턴들 사이의 정보 저장 패턴; 상기 정보 저장 패턴과 상기 제1 몰딩 패턴 사이의 제1 버퍼 패턴; 및 상기 정보 저장 패턴과 상기 제2 몰딩 패턴 사이에 위치하며, 상기 제1 버퍼 패턴과 이격된 제2 버퍼 패턴을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 크기를 축소하고 성능을 개선하기 위하여, 다수의 메모리 셀들을 기판 상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 3차원 반도체 소자들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 정보를 저장하기 위한 물질막에 대한 식각 손상을 최소화시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따르면, 반도체 소자를 제공한다. 이 반도체 소자는 수평 패턴들을 포함한다. 상기 수평 패턴들은 제1 몰딩 패턴, 상기 제1 몰딩 패턴 상의 수평 전극 패턴, 및 상기 수평 전극 패턴 상의 제2 몰딩 패턴을 포함한다. 상기 수평 패턴들을 관통하는 수직 구조체가 제공된다. 상기 수직 구조체는 수직 전극 패턴; 상기 수직 전극 패턴과 상기 수평 패턴들 사이의 정보 저장 패턴; 상기 정보 저장 패턴과 상기 제1 몰딩 패턴 사이의 제1 버퍼 패턴; 및 상기 정보 저장 패턴과 상기 제2 몰딩 패턴 사이에 위치하며, 상기 제1 버퍼 패턴과 이격된 제2 버퍼 패턴을 포함한다.
응용 실시예에서, 상기 정보 저장 패턴은 상기 수직 전극 패턴의 측면을 둘러싸고, 상기 제1 버퍼 패턴은 상기 정보 저장 패턴 측면의 제1 부분을 둘러싸고, 상기 제2 버퍼 패턴은 상기 정보 저장 패턴 측면의 제2 부분을 둘러싸되, 상기 제1 부분과 상기 제2 부분은 서로 이격될 수 있다.
상기 수평 전극 패턴은 상기 정보 저장 패턴 측면의 제3 부분을 둘러싸되, 상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 위치하는 반도체 소자.
응용 실시예에서, 상기 제1 및 제2 몰딩 패턴들은 제1 절연성 물질막을 포함할 수 있고, 상기 제1 및 제2 버퍼 패턴들은 제2 절연성 물질막을 포함할 수 있다.
응용 실시예에서, 상기 제1 및 제2 몰딩 패턴들은 제1 절연성 산화막을 포함하고, 상기 제1 및 제2 버퍼 패턴들은 상기 제1 절연성 산화막과 다른 식각 선택비를 갖는 제2 절연성 산화막을 포함할 수 있다.
응용 실시예에서, 상기 제1 및 제2 몰딩 패턴들은 절연성의 산화막을 포함하고, 상기 제1 및 제2 버퍼 패턴들은 절연성의 질화막을 포함할 수 있다.
응용 실시예에서, 상기 제2 몰딩 패턴은 상기 제1 몰딩 패턴으로부터 제1 거리 만큼 이격되고, 상기 제2 버퍼 패턴은 상기 제1 버퍼 패턴으로부터 상기 제1 거리와 다른 제2 거리 만큼 이격될 수 있다.
응용 실시예에서, 상기 제2 몰딩 패턴의 수직 두께는 상기 제2 버퍼 패턴의 수직 두께와 다를 수 있다.
응용 실시예에서, 상기 수평 전극 패턴은 제1 부분 및 제2 부분을 포함하되, 상기 수평 전극 패턴의 상기 제1 부분은 상기 제1 및 제2 몰딩 패턴들 사이에 위치하고, 상기 수평 전극 패턴의 상기 제2 부분은 상기 제1 및 제2 버퍼 패턴들 사이에 위치할 수 있다.
상기 수평 전극 패턴의 상기 제1 부분은 제1 수직 두께를 갖고, 상기 수평 전극 패턴의 상기 제2 부분은 상기 제1 수직 두께와 다른 제2 수직 두께를 가질 수 있다.
응용 실시예에서, 상기 정보 저장 패턴은 상기 수직 전극 패턴의 측면을 둘러싸는 제1 부분 및 상기 제1 부분으로부터 상기 수직 전극 패턴의 바닥 부분을 덮도록 연장된 제2 부분을 포함할 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자는, 수평 패턴들을 포함한다. 상기 수평 패턴들은 제1 수평 전극 패턴, 상기 제1 수평 전극 패턴 상의 몰딩 패턴, 및 상기 몰딩 패턴 상의 제2 수평 전극 패턴을 포함한다. 상기 수평 패턴들을 관통하는 수직 구조체가 제공된다. 상기 수직 구조체는 수직 전극 패턴; 상기 수직 전극 패턴과 상기 수평 패턴들 사이에 위치하며, 상기 수직 전극 패턴 측면 상에 위치하는 정보 저장 패턴; 및 상기 정보 저장 패턴과 상기 몰딩 패턴 사이의 버퍼 패턴을 포함한다. 상기 버퍼 패턴은 상기 제1 및 제2 수평 전극 패턴들과 다른 레벨에 위치한다.
응용 실시예에서, 상기 정보 저장 패턴은 상기 제1 수평 전극 패턴과 상기 수직 전극 패턴 사이에 위치하는 제1 가변 저항 영역; 상기 제2 수평 전극 패턴과 상기 수직 전극 패턴 사이에 위치하는 제2 가변 저항 영역; 및 상기 버퍼 패턴과 상기 수직 전극 패턴 사이에 위치하는 고정 저항 영역을 포함하되, 상기 고정 저항 영역은 상기 제1 가변 저항 영역과 상기 제2 가변 저항 영역 사이에 위치할 수 있다.
응용 실시예에서, 평면 상에서, 상기 수평 패턴들을 사이에 두고 서로 마주보는 제1 및 제2 소자분리 패턴들을 더 포함할 수 있다.
상기 수직 구조체는 상기 제1 소자분리 패턴과 제1 거리 만큼 이격됨과 아울러, 상기 제2 소자분리 패턴과 상기 제1 거리 보다 큰 제2 거리 만큼 이격될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 정보를 저장하기 위한 물질 패턴에 가해지는 식각 손상을 최소화할 수 있는 반도체 소자의 구조 및 방법을 제공할 수 있다.
도 1a는 본 발명의 기술적 사상의 제1 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 1b는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 1c는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 2a는 본 발명의 기술적 사상의 제2 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 2b는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 2c는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 3a는 본 발명의 기술적 사상의 제3 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 3b는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 3c는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 5a 내지 도 5l은 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 6a 및 도 6b은 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법의 일 변형예를 나타낸 단면도들이다.
도 7a 및 도 7b은 본 발명의 제5 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 소자의 제조방법의 일 변형예를 나타낸 단면도이다.
도 9a 및 도 9b은 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법의 일 변형예를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 1b는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이고, 도 1c는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
우선, 도 1a를 참조하여 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 1a를 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(1)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 한편, 상기 기판(1)은 SOI(silicon on insulating layer)일 수도 있다.
상기 기판(1) 상에 수평 패턴들(3, 6)이 제공될 수 있다. 상기 수평 패턴들(3, 6)은 복수의 몰딩 패턴들(3) 및 복수의 수평 전극 패턴들(6)이 번갈아 가며 반복적으로(alternately and repeatedly) 형성될 수 있다. 상기 수평 패턴들(3, 6)은 상기 기판(1) 상에 수직적으로 적층될 수 있다.
실시예들에서, "수직" 이라는 용어는 상기 기판(1)의 주 표면(MS)에 대하여 수직한 것을 의미할 수 있고, "수평" 이라는 용어는 상기 기판(1)의 주 표면(MS)과 평행한 것을 의미할 수 있다. 따라서, 상기 수평 패턴들(3, 6)의 각각은 상기 기판(1)의 상기 주 표면(MS)에 대하여 평행할 수 있고, 상기 수평 패턴들(3, 6)은 상기 기판(1)의 상기 주 표면(MS)에 대하여 수직한 방향으로 상기 기판(1) 상에 적층될 수 있다. 따라서, 상기 수평 패턴들(3, 6)의 각각은 X축 방향에 평행하며, 상기 수평 패턴들(3, 6)은 Y축 방향으로 수직 적층될 수 있다.
상기 몰딩 패턴들(3)은 제1 절연성 물질막을 포함할 수 있다. 예를 들어, 상기 몰딩 패턴들(3)은 실리콘 산화물로 형성될 수 있다. 상기 몰딩 패턴들(3)은 하부 몰딩 패턴(3L), 상기 하부 몰딩 패턴(3L) 상의 제1 몰딩 패턴(3a) 및 상기 제1 몰딩 패턴(3b) 상의 제2 몰딩 패턴(3b)을 포함할 수 있다. 상기 몰딩 패턴들(3)은 서로 이격되며, 상기 기판(1) 상에 수직적으로 적층될 수 있다.
상기 수평 전극 패턴들(6)은 하부 수평 전극 패턴(6L), 상기 하부 수평 전극 패턴(6L) 상의 제1 수평 전극 패턴(6a) 및 상기 제1 수평 전극 패턴(6a) 상의 제2 수평 전극 패턴(6b)을 포함할 수 있다. 상기 수평 전극 패턴들(6)은 제1 도전성 물질막을 포함할 수 있다. 예를 들어, 상기 수평 전극 패턴들(6)은 도핑된 실리콘 막, 금속막, 도전성 금속 질화막, 또는 도전성 금속-반도체 화합물 막 등에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 수평 전극 패턴들(6)은 도우프트 폴리 실리콘 등과 같은 도핑된 실리콘을 포함하거나, 또는 Ru, W, WN, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, 또는 Zr을 포함할 수 있다.
상기 수평 패턴들(3, 6) 중 최상위 패턴은 상기 몰딩 패턴들(3) 중 최상위의 몰딩 패턴일 수 있다. 또한, 상기 수평 패턴들(3, 6) 중 최하위 패턴은 상기 몰딩 패턴들(3) 중 최하위의 몰딩 패턴(3L)일 수 있다. 따라서, 상기 수평 전극 패턴들(6)의 각각은 서로 이격된 몰딩 패턴들(3) 사이에 개재될 수 있다.
상기 수평 전극 패턴들(6) 중 최하위의 상기 하부 수평 전극 패턴(6L)은 상기 기판(1)과 이격될 수 있다. 상기 하부 수평 전극 패턴(6b)과 상기 기판(1) 사이에 상기 하부 몰딩 패턴(3L)이 개재될 수 있다.
상기 수평 패턴들(3, 6)을 관통하는 수직 구조체(19)가 제공될 수 있다. 상기 수직 구조체(19)는 복수의 버퍼 패턴들(11), 정보 저장 패턴(13) 및 수직 전극 패턴(15)을 포함할 수 있다.
상기 수직 전극 패턴(15)은 적어도 상기 수평 전극 패턴들(6)을 관통할 수 있다. 예를 들어, 상기 수직 전극 패턴(15)은 상기 수평 전극 패턴들(6) 및 상기 수평 전극 패턴들(6) 사이에 위치하는 상기 몰드 패턴들(6a)을 관통할 수 있다. 상기 수직 전극 패턴(15)은 필라(pillar) 구조일 수 있다. 상기 수직 전극 패턴(15)은 Ru, W, WN, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, 또는 Zr을 포함하거나, 또는 폴리 실리콘을 포함할 수 있다.
상기 정보 저장 패턴(13)은 상기 수직 전극 패턴(15)과 상기 수평 패턴들(3, 6) 사이에 위치하는 부분을 포함할 수 있다. 상기 정보 저장 패턴(13)은 상기 수직 전극 패턴(15)의 측면을 둘러싸며 상기 수직 전극 패턴(15)과 상기 기판(1) 사이로 연장될 수 있다. 즉, 상기 정보 저장 패턴(13)은 상기 수직 전극 패턴(15)과 상기 수평 패턴들(3, 6) 사이에 위치하는 부분 및 상기 수직 전극 패턴(15)의 바닥 부분을 덮는 부분을 포함할 수 있다.
상기 버퍼 패턴들(11)은 상기 정보 저장 패턴(13)과 상기 몰딩 패턴들(3) 사이에 위치할 수 있다. 상기 버퍼 패턴들(11)은 하부 버퍼 패턴(11L), 상기 하부 버퍼 패턴(11L) 상의 제1 버퍼 패턴(11a), 및 상기 제1 버퍼 패턴(11a) 상의 제2 버퍼 패턴(11b)을 포함할 수 있다. 상기 버퍼 패턴들(11)은 서로 이격되며 수직적으로 배열될 수 있다.
상기 하부 버퍼 패턴(11L)은 상기 정보 저장 패턴(13)과 상기 기판(1) 사이에 위치하는 부분을 포함할 수 있다. 상기 하부 버퍼 패턴(11L)은 상기 정보 저장 패턴(13)의 바닥 부분을 덮는 제1 부분 및 상기 제1 부분으로부터 상기 정보 저장 패턴(13) 측면의 일부를 덮도록 연장된 제2 부분을 포함할 수 있다.
상기 제1 버퍼 패턴(11a)은 상기 제1 몰딩 패턴(3a)과 상기 정보 저장 패턴(13) 사이에 위치할 수 있다. 상기 제1 버퍼 패턴(11a)은 상기 정보 저장 패턴(13)의 측면을 둘러싸며 상기 제1 몰딩 패턴(3a)과 상기 정보 저장 패턴(13) 사이에 위치할 수 있다. 상기 제2 버퍼 패턴(11b)은 상기 제2 몰딩 패턴(3b)과 상기 정보 저장 패턴(13) 사이에 위치할 수 있다. 상기 제2 버퍼 패턴(11b)은 상기 정보 저장 패턴(13)의 측면을 둘러싸며 상기 제2 몰딩 패턴(3b)과 상기 정보 저장 패턴(13) 사이에 위치할 수 있다.
몇몇 실시예들에서, 상기 버퍼 패턴들(11)과 상기 몰딩 패턴들(6)은 서로 동일한 물질막을 포함할 수 있다. 상기 버퍼 패턴들(11)과 상기 몰딩 패턴들(6)은 서로 동일한 절연성 물질막을 포함할 수 있다. 상기 버퍼 패턴들(11)과 상기 몰딩 패턴들(6)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 상기 버퍼 패턴들(11)과 상기 몰딩 패턴들(6)은 실리콘 산화막으로 형성될 수 있다.
다른 실시예들에서, 상기 버퍼 패턴들(11)은 상기 몰딩 패턴들(6)과 다른 식각 선택비를 갖는 물질막을 포함할 수 있다. 상기 몰딩 패턴들(6)은 제1 절연성 물질막을 포함하고, 상기 버퍼 패턴들(11)은 상기 제1 절연성 물질막과 다른 식각선택비를 갖는 제2 절연성 물질막을 포함할 수 있다. 상기 몰딩 패턴들(6)은 제1 절연성 산화막을 포함하고, 상기 버퍼 패턴들(11)은 상기 제1 절연성 산화막과 식각선택비를 갖는 제2 절연성 산화막을 포함할 수 있다. 예를 들어, 상기 몰딩 패턴들(6)은 제1 실리콘 산화막(ex, 고밀도 플라즈마 산화막 및/또는 고온 산화막 등)을 포함하고, 상기 버퍼 패턴들(11)은 상기 제1 실리콘 산화막과 다른 식각선택비를 갖는 제2 실리콘 산화막(ex, ALD(atomic layer deposition) 산화막 등)을 포함할 수 있다. 이와는 달리, 상기 몰딩 패턴들(6)은 절연성 산화막(ex, 실리콘 산화막 등)을 포함하고, 상기 버퍼 패턴들(11)은 절연성 산화막과 다른 식각선택비를 갖는 절연성 질화막(ex, 실리콘 질화막, 알루미늄 질화막, 하프늄 질화막 등)을 포함할 수 있다. 한편, 상기 몰딩 패턴들(6)은 실리콘 산화막이고, 상기 버퍼 패턴들(11)은 실리콘산질화막(SiON layer)일 수도 있다.
상기 정보 저장 패턴(13)은 저항 변화체를 포함할 수 있다. 예를 들어, 상기 정보 저장 패턴(13)은 TiO, TaO, NiO, ZrO, 또는 HfO 과 같은 전이 금속 산화물(transition metal oxide; TMO)을 포함할 수 있다. 이와는 달리, 상기 정보 저장 패턴(13)은 상변화 물질 막 등과 같은 정보 저장 물질을 포함할 수 있다. 상기 상변화 물질막은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중 적어도 하나를 포함하는 물질막으로 형성할 수 있다. 예를 들어, 상변화 물질막은 GST막과 같은 칼코게나이드막(chalcogenide layer)을 포함하여 상변화 메모리 셀에 이용될 수 있다.
상기 정보 저장 패턴(13)은 복수의 가변 저항 영역들(VR) 및 복수의 고정 저항 영역들(FR)을 포함할 수 있다. 상기 가변 저항 영역들(VR)의 각각은 상기 고정 저항 영역들(FR) 사이에 제공될 수 있다. 상기 가변 저항 영역들(VR)은 상기 수평 전극 패턴들(6)과 상기 수직 전극 패턴(15) 사이에 위치하는 상기 정보 저장 패턴(13)의 영역들이고, 상기 고정 저항 영역들(FR)은 상기 가변 저항 영역들(VR1, VR2)이 형성되지 않은 상기 정보 저장 패턴(13)의 영역들일 수 있다. 상기 고정 저항 영역들(FR)은 상기 버퍼 패턴들(11)과 상기 수직 전극 패턴(15) 사이에 위치하는 상기 정보 저장 패턴(13)의 영역들 일수 있다. 예를 들어, 상기 가변 저항 영역들(VR)은 상기 제1 수평 전극 패턴(6a)과 상기 수직 전극 패턴(15) 사이에 위치하는 제1 가변 저항 영역, 및 상기 제2 수평 전극 패턴(6b)과 상기 수직 전극 패턴(15) 사이에 위치하는 제2 가변 저항 영역을 포함할 수 있다. 또한, 상기 고정 저항 영역들(FR)은 상기 제1 버퍼 패턴(11a)과 상기 수직 전극 패턴(15) 사이에 위치하는 제1 고정 저항 영역 및 상기 제2 버퍼 패턴(11b)과 상기 수직 전극 패턴(15) 사이에 위치하는 제2 고정 저항 영역을 포함할 수 있다.
상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)은 전기적인 신호의 인가에 의하여 높은 저항(high resistivity) 또는 낮은 저항(low resistivity)을 가질 수 있다. 상기 정보 저장 패턴(13)의 고정 저항 영역들(FR)은 소자의 동작에 상관없이 항상 일정한 저항을 가질 수 있다. 이러한 고정 저항 영역들(FR)은 항상 높은 저항 상태를 유지할 수 있다. 예를 들어, 상기 고정 저항 영역들(FR)은 상기 가변 저항 영역들(VR)이 낮은 저항 상태일 때보다 저항이 높은 상태를 유지하여, 상기 가변 저항 영역들(VR) 사이에 위치하는 고정 저항 영역들(FR)은 절연체 역할을 할 수 있다.
상기 정보 저장 패턴(13)이 전이 금속 산화물(transition metal oxide; TMO)을 포함하는 경우에, 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)은 리셋(reset) 상태에서 상대적으로 높은 저항(high resistivity)을 가질 수 있다. 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)에 쓰기 전류가 흐르는 경우, 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)에 전류가 흐를 수 있는 통로가 생성되어 상대적으로 낮은 저항(low resistivity)을 가질 수 있다. 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)에 상기 쓰기 전류보다 낮은 읽기 전류가 흐르는 경우, 상기 정보 저장 패턴(13)은 계속하여 상대적으로 낮은 저항(low resistivity)을 가질 수 있다. 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)에 상기 쓰기 전류보다 높은 리셋(reset) 전류가 흐르는 경우, 상기 정보 저장 패턴(13)의 상기 가변 저항 영역들(VR)은 상대적으로 높은 저항(high resistivity) 상태를 가질 수 있다.
도 1a를 참조하여 설명한 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자는 본 발명의 기술적 사상 내에서 다양한 형태로 변형될 수 있다. 이하에서, 도 1b 및 도 1c를 각각 참조하여, 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 다양한 변형 예들에 대하여 설명하기로 한다. 여기서, 도 1b 및 도 1c를 각각 참조하여, 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자에서 변형된 부분을 중심으로 설명하기로 한다.
도 1b는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 1b를 참조하면, 도 1a에서와 같이 기판(1) 상에 수평 패턴들(3, 6)이 제공될 수 있다. 상기 수평 패턴들(3, 6)을 관통하는 수직 구조체(19)가 제공될 수 있다. 상기 수직 구조체(19')는 복수의 버퍼 패턴들(11'), 정보 저장 패턴(13'), 수직 전극 패턴(15') 및 코어 패턴(17)을 포함할 수 있다. 상기 버퍼 패턴들(11')은 도 1a에서와 마찬가지로, 하부 버퍼 패턴(11L'), 제1 버퍼 패턴(11a') 및 제2 버퍼 패턴(11b')을 포함할 수 있다.
상기 버퍼 패턴들(11') 및 상기 정보 저장 패턴(13')은 도 1a에서 설명한 상기 버퍼 패턴들(11) 및 상기 정보 저장 패턴(13)과 실질적으로 같기 때문에, 이에 대한 자세한 설명은 생략하기로 한다.
상기 코어 패턴(17)는 필라 형태일 수 있다. 상기 수직 전극 패턴(15')은 상기 코어 패턴(17)과 상기 정보 저장 패턴(13') 사이에 위치할 수 있다. 상기 수직 전극 패턴(15')은 상기 코어 패턴(17)과 상기 정보 저장 패턴(13) 사이에 위치하며, 상기 코어 패턴(17)의 측면 및 바닥 면을 감싸도록 제공될 수 있다.
몇몇 실시예들에서, 상기 코어 패턴(17)은 절연성 물질막을 포함할 수 있다. 예를 들어, 상기 코어 패턴(17)은 실리콘 산화물로 형성될 수 있다.
다른 실시예에서, 상기 코어 패턴(17)은 도전성 물질막을 포함할 수 있다. 상기 코어 패턴(17)은 금속 막(ex, 텅스텐(W), 타이타늄(Ti) 또는 탄탈륨(Ta) 등) 및/또는 금속 질화막(ex, 텅스텐 질화막, 타이타늄 질화막 또는 탄탈륨 질화막 등) 과 같은 도전성 물질로 형성될 수 있다.
도 1c는 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 다른 변형예의 일부를 나타낸 단면도이다.
도 1c를 참조하여, 도 1a 및 도 1b에서 설명한 반도체 소자들에서 변형된 부분을 중심으로 설명하기로 한다. 특히, 도 1c를 참조하여 몰딩 패턴들 사이에 위치하는 구성요소의 변형 예에 대하여 설명하기로 한다.
도 1c를 참조하면, 몰딩 패턴들이 제공될 수 있다. 상기 몰딩 패턴들은 도 1a에서 설명한 것과 같은 제1 몰딩 패턴(3a) 및 제2 몰딩 패턴(3b)을 포함할 수 있다.
상기 제1 몰딩 패턴(3a)과 상기 제2 몰딩 패턴(3b) 사이에 수평 전극 패턴(7b)이 제공될 수 있다. 상기 제1 및 제2 몰딩 패턴들(3a, 3b) 및 이들 사이의 상기 수평 전극 패턴(7b)은 도 1a 및 도 1b에서 설명한 수평 패턴들(3, 6)에 대응할 수 있다. 또한, 도 1a에서 설명한 상기 제1 및 제2 버퍼 패턴들(11a, 11b)과 실질적으로 동일한 제1 및 제2 버퍼 패턴들(21a, 21b)이 제공될 수 있다. 상기 제1 및 제2 버퍼 패턴들(21a, 21b)은 도 1b에서 설명한 상기 제1 및 제2 버퍼 패턴들(11a', 11b')과 실질적으로 동일할 수 있다. 또한, 도 1a에서 설명한 상기 정보 저장 패턴(13) 및 상기 수직 전극 패턴(15)과 실질적으로 동일한 정보 저장 패턴(23) 및 수직 전극 패턴(25)이 제공될 수 있다. 또한, 상기 정보 저장 패턴(23) 및 상기 수직 전극 패턴(15)은 도 1b에서 설명한 상기 정보 저장 패턴(13') 및 상기 수직 전극 패턴(15')과 실질적으로 동일할 수 있다.
따라서, 상기 버퍼 패턴(11a, 11b), 상기 정보 저장 패턴(23) 및 상기 수직 전극 패턴(25)을 포함하는 수직 구조체(29)는 도 1a 및 도 1b에서의 수직 구조체(19, 19')와 실질적으로 동일할 수 있다.
상기 수평 전극 패턴(7b)은 상기 제1 및 제2 몰딩 패턴들(3a, 3b) 사이에 제공될 수 있다. 상기 수평 전극 패턴(7b)의 측면 일부, 상기 수평 전극 패턴(7b)의 상부면 및 상기 수평 전극 패턴(7b)의 하부면 상에 추가 패턴(7a)이 제공될 수 있다. 상기 추가 패턴(7a)은 상기 수평 전극 패턴(7b)과 상기 정보 저장 패턴(23) 사이에 개재되고, 상기 수평 전극 패턴(7b)과 상기 제1 몰딩 패턴(3a) 사이에 개재되고, 상기 수평 전극 패턴(7b)과 상기 제2 몰딩 패턴(3b) 사이에 개재될 수 있다. 상기 추가 패턴(7a)은 상기 정보 저장 패턴(23)과 인접하는 상기 수평 전극 패턴(7b)의 측면과, 상기 수평 전극 패턴(7b)의 상/하부면들을 덮을 수 있다.
몇몇 실시예들에서, 상기 추가 패턴(7a)은 도전성 물질막일 수 있다. 예를 들어, 상기 추가 막(7a)은 금속막, 금속 질화막 또는 금속-반도체 화합물막 등과 같은 도전성 물질막을 포함할 수 있다.
다른 실시예에서, 상기 추가 패턴(7a)은 유전체일 수 있다. 예를 들어, 상기 추가 막(7a)은 금속 산화물(ex, TiO, NiO, HfO, AlO, ZrO, ZnO, TaO, NbO 또는 WO) 등과 같은 유전체를 포함할 수 있다.
도 2a는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2b는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이고, 도 2c는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 2a를 참조하여, 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자를 설명하기로 한다.
도 2a를 참조하면, 도 1a에서 설명한 것과 같은 기판(40)이 제공될 수 있다. 상기 기판(40) 상에 수평 패턴들(43, 46)이 제공될 수 있다. 상기 수평 패턴들(43, 46)은, 도 1a에서 설명한 것과 같이, 복수의 몰딩 패턴들(43) 및 복수의 수평 전극 패턴들(46)이 번갈아 가며 반복적으로(alternately and repeatedly) 형성될 수 있다. 상기 수평 패턴들(43, 46)은 상기 기판(40) 상에 수직적으로 적층될 수 있다.
상기 몰딩 패턴들(43)은 하부 몰딩 패턴(43L), 상기 하부 몰딩 패턴(43L) 상의 제1 몰딩 패턴(43a) 및 상기 제1 몰딩 패턴(43b) 상의 제2 몰딩 패턴(43b)을 포함할 수 있다. 상기 몰딩 패턴들(43)은 서로 이격되며, 상기 기판(40) 상에 수직적으로 적층될 수 있다. 상기 수평 전극 패턴들(46)은 하부 수평 전극 패턴(46L), 상기 하부 수평 전극 패턴(46L) 상의 제1 수평 전극 패턴(46a) 및 상기 제1 수평 전극 패턴(46a) 상의 제2 수평 전극 패턴(46b)을 포함할 수 있다. 상기 수평 패턴들(43, 46) 중 최상위 패턴은 상기 몰딩 패턴들(43) 중 최상위의 몰딩 패턴일 수 있다. 또한, 상기 수평 패턴들(43, 46) 중 최하위 패턴은 상기 몰딩 패턴들(43) 중 최하위의 몰딩 패턴(43L)일 수 있다. 따라서, 상기 수평 전극 패턴들(46)의 각각은 서로 이격된 몰딩 패턴들(43) 사이에 개재될 수 있다.
상기 수평 패턴들(43, 46)을 관통하는 수직 구조체(59)가 제공될 수 있다. 상기 수직 구조체(59)는 서로 이격된 복수의 버퍼 패턴들(51), 정보 저장 패턴(53) 및 수직 전극 패턴(55)을 포함할 수 있다.
상기 정보 저장 패턴(53)은 상기 수직 전극 패턴(55)의 측면 및 바닥면을 감싸도록 제공될 수 있다. 상기 정보 저장 패턴(53)은 가변 저항 영역들(VR')과 고정 저항 영역들(FR')을 포함할 수 있다. 상기 가변 저항 영역들(VR')은 상기 수평 전극 패턴(46)과 상기 수직 전극 패턴(55) 사이에 위치하는 상기 정보 저장 패턴(53)의 영역들일 수 있고, 상기 고정 저항 영역들(FR')은 상기 버퍼 패턴들(51)과 상기 수직 전극 패턴(55) 사이에 위치하는 정보 저장 패턴(53)의 영역들일 수 있다. 상기 수직 전극 패턴(55)과 상기 정보 저장 패턴(53)을 구성하는 물질은 도 1a에서 설명한 상기 수직 전극 패턴(15) 및 상기 정보 저장 패턴(13)을 구성하는 물질과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.
상기 버퍼 패턴들(51)은 상기 정보 저장 패턴(53)과 상기 몰딩 패턴들(43) 사이에 위치할 수 있다. 상기 버퍼 패턴들(51)은 하부 버퍼 패턴(51L), 상기 하부 버퍼 패턴(51L) 상의 제1 버퍼 패턴(51a), 및 상기 제1 버퍼 패턴(51a) 상의 제2 버퍼 패턴(51b)을 포함할 수 있다. 상기 버퍼 패턴들(51)은 서로 이격되며 수직적으로 배열될 수 있다.
상기 버퍼 패턴들(51)은 제1 물질막을 포함하고, 상기 몰딩 패턴들(43)은 제2 물질막을 포함할 수 있다. 상기 버퍼 패턴들(51)은 상기 몰딩 패턴들(43)과 식각 선택비가 다른 물질막을 포함할 수 있다. 상기 버퍼 패턴들(51)과 상기 몰딩 패턴들(43)은 절연성 물질막들로 형성될 수 있으며, 상기 버퍼 패턴들(51)은, 도 1a에서 설명한 것과 같이, 상기 몰딩 패턴들(43)과 식각 선택비가 다른 절연성 물질막으로 형성될 수 있다.
상기 버퍼 패턴들(51) 중 어느 하나의 수직 두께는 인접하는 몰딩 패턴의 수직 두께 보다 작을 수 있다. 예를 들어, 상기 제1 버퍼 패턴(51a)은 상기 정보 저장 패턴(53)과 제1 몰딩 패턴(43a) 사이에 위치할 수 있다. 따라서, 상기 제1 버퍼 패턴(51a)과 상기 제1 몰딩 패턴(43a)은 서로 인접할 수 있다. 그리고, 상기 제1 버퍼 패턴(51a)의 수직 두께(Ta2)는 상기 제1 몰딩 패턴(43a)의 수직 두께(Ta1) 보다 작을 수 있다. 더 나아가, 상기 제1 버퍼 패턴(51a)의 상부면은 상기 제1 몰딩 패턴(43a)의 상부면 보다 낮은 레벨에 위치할 수 있고, 상기 제1 버퍼 패턴(51b)의 하부면은 상기 제1 몰딩 패턴(43a)의 하부면 보다 높은 레벨에 위치할 수 있다.
상기 수평 전극 패턴들(46)의 각각은 제1 수직 두께(Va1)를 갖는 제1 부분 및 제2 수직 두께(Va2)를 갖는 제2 부분을 포함할 수 있다. 예를 들어, 상기 제1 수평 전극 패턴(46a)은 제1 수직 두께(Va1)를 갖는 제1 부분(45a) 및 제2 수직 두께(Va2)를 갖는 제2 부분(45b)을 포함할 수 있다.
상기 제1 부분(45a)은 상기 몰딩 패턴들(43) 사이에 위치하고, 상기 제2 부분(45b)은 상기 버퍼 패턴들(51a, 51b, 51L) 사이에 위치할 수 있다. 좀더 구체적으로, 상기 제1 수평 전극 패턴(46a)의 상기 제1 부분(45a)은 상기 제1 몰딩 패턴(43a)과 상기 제2 몰딩 패턴(43b) 사이에 위치할 수 있고, 상기 제1 수평 전극 패턴(46a)의 상기 제2 부분(45b)은 상기 제1 버퍼 패턴(51a)과 상기 제2 버퍼 패턴(51b) 사이에 위치할 수 있다.
상기 제1 수평 전극 패턴(46a)의 상기 제1 부분(45a)의 상기 제1 수직 두께(Va1)은 상기 제1 수평 전극 패턴(46a)의 상기 제2 부분(45b)의 상기 제2 수직 두께(Va2) 보다 작을 수 있다. 즉, 상기 제1 수평 전극 패턴(46a)에서, 상기 제2 수직 두께(Va2)는 상기 제1 수직 두께(Va1) 보다 클 수 있다.
도 2a를 참조하여 설명한 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자는 본 발명의 기술적 사상 내에서 다양한 형태로 변형될 수 있다. 이하에서, 도 2b 및 도 2c를 각각 참조하여, 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 다양한 변형 예들에 대하여 설명하기로 한다. 여기서, 도 2b 및 도 2c를 각각 참조하여, 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자에서 변형된 부분을 중심으로 설명하기로 한다.
도 2b는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 2b를 참조하면, 도 2a에서와 같이 기판(40) 상에 수평 패턴들(43, 46)이 제공될 수 있다. 상기 수평 패턴들(43, 46)을 관통하는 수직 구조체(59')가 제공될 수 있다.
상기 수직 구조체(59')는 서로 이격된 복수의 버퍼 패턴들(51'), 정보 저장 패턴(53'), 수직 전극 패턴(55') 및 코어 패턴(57)을 포함할 수 있다.
상기 버퍼 패턴들(51') 및 상기 정보 저장 패턴(53')은 도 2a에서 설명한 상기 버퍼 패턴들(51) 및 상기 정보 저장 패턴(53)과 실질적으로 같기 때문에, 이에 대한 자세한 설명은 생략하기로 한다. 예를 들어, 상기 버퍼 패턴들(51')은 도 2a에서와 같이, 상기 버퍼 패턴들(51')은 하부 버퍼 패턴(51L'), 상기 하부 버퍼 패턴(51L') 상의 제1 버퍼 패턴(51a'), 및 상기 제1 버퍼 패턴(51a') 상의 제2 버퍼 패턴(51b')을 포함할 수 있다.
상기 코어 패턴(57)는 필라 형태일 수 있다. 상기 수직 전극 패턴(55')은 상기 코어 패턴(57)과 상기 정보 저장 패턴(53') 사이에 위치할 수 있다. 상기 수직 전극 패턴(55')은 상기 코어 패턴(57)과 상기 정보 저장 패턴(53) 사이에 위치하며, 상기 코어 패턴(57)의 측면 및 바닥 면을 감싸도록 제공될 수 있다. 상기 코어 패턴(57)은 절연성 물질막을 포함할 수 있다. 이와는 달리, 상기 코어 패턴(57)은 도전성 물질막을 포함할 수 있다.
도 2c는 본 발명의 기술적 사상의 제2 실시예에 따른 반도체 소자의 다른 변형예의 일부를 나타낸 단면도이다. 도 2c를 참조하여, 도 2a 및 도 2b에서 설명한 반도체 소자들에서 변형된 부분을 중심으로 설명하기로 한다. 특히, 도 2c를 참조하여 몰딩 패턴들 사이에 위치하는 구성요소의 변형 예에 대하여 설명하기로 한다.
도 2c를 참조하면, 도 2a에서 설명한 것과 같은 제1 몰딩 패턴(43a) 및 제2 몰딩 패턴(43b)이 제공될 수 있다. 또한, 도 2a에서 설명한 상기 제1 및 제2 버퍼 패턴들(51a, 51b)과 실질적으로 동일한 제1 및 제2 버퍼 패턴들(61a, 61b)이 제공될 수 있다. 상기 제1 및 제2 버퍼 패턴들(61a, 61b)은 도 2b에서 설명한 상기 제1 및 제2 버퍼 패턴들(51a', 51b')과 실질적으로 동일할 수 있다. 또한, 도 2a에서 설명한 상기 정보 저장 패턴(53) 및 상기 수직 전극 패턴(55)과 실질적으로 동일한 정보 저장 패턴(63) 및 수직 전극 패턴(65)이 제공될 수 있다. 또한, 상기 정보 저장 패턴(63) 및 상기 수직 전극 패턴(65)은 도 2b에서 설명한 상기 정보 저장 패턴(53') 및 상기 수직 전극 패턴(55')과 실질적으로 동일할 수 있다.
따라서, 상기 버퍼 패턴(61a, 61b), 상기 정보 저장 패턴(63) 및 상기 수직 전극 패턴(65)을 포함하는 수직 구조체(69)는 도 2a 및 도 2b에서의 수직 구조체(59, 59')와 실질적으로 동일할 수 있다.
상기 제1 및 제2 몰딩 패턴들(43a, 43b) 사이에 수평 전극 패턴(47b)이 제공될 수 있다. 상기 수평 전극 패턴(47b)의 측면 일부, 상기 수평 전극 패턴(47b)의 상부면 및 상기 수평 전극 패턴(47b)의 하부면 상에 추가 패턴(47a)이 제공될 수 있다. 상기 추가 패턴(47a)은 상기 수평 전극 패턴(47b)과 상기 정보 저장 패턴(63) 사이에 개재되고, 상기 수평 전극 패턴(47b)과 상기 제1 몰딩 패턴(43a) 사이에 개재되고, 상기 수평 전극 패턴(47b)과 상기 제2 몰딩 패턴(43b) 사이에 개재될 수 있다. 상기 추가 패턴(47a)은 상기 정보 저장 패턴(63)과 인접하는 상기 수평 전극 패턴(47b)의 측면과, 상기 수평 전극 패턴(47b)의 상/하부면들을 덮을 수 있다. 상기 추가 패턴(47a)은 도 1c에서 설명한 상기 추가 패턴(7a)와 실질적으로 동일한 물질일 수 있다.
도 3a는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 3b는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이고, 도 3c는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 3a를 참조하여, 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자를 설명하기로 한다.
도 3a를 참조하면, 도 1a에서 설명한 것과 같은 기판(70)이 제공될 수 있다. 상기 기판(70) 상에 수평 패턴들(73, 76)이 제공될 수 있다. 상기 수평 패턴들(73, 76)은 복수의 몰딩 패턴들(73) 및 복수의 수평 전극 패턴들(76)이 번갈아 가며 반복적으로(alternately and repeatedly) 형성될 수 있다. 상기 수평 패턴들(73, 76)은 상기 기판(70) 상에 수직적으로 적층될 수 있다.
상기 몰딩 패턴들(73)은 하부 몰딩 패턴(73L), 상기 하부 몰딩 패턴(73L) 상의 제1 몰딩 패턴(73a) 및 상기 제1 몰딩 패턴(73b) 상의 제2 몰딩 패턴(73b)을 포함할 수 있다. 상기 수평 전극 패턴들(76)은 하부 수평 전극 패턴(76L), 상기 하부 수평 전극 패턴(76L) 상의 제1 수평 전극 패턴(76a) 및 상기 제1 수평 전극 패턴(76a) 상의 제2 수평 전극 패턴(76b)을 포함할 수 있다. 상기 수평 전극 패턴들(76)의 각각은 서로 이격된 몰딩 패턴들(73) 사이에 개재될 수 있다.
상기 수평 패턴들(73, 76)을 관통하는 수직 구조체(89)가 제공될 수 있다. 상기 수직 구조체(89)는 서로 이격된 복수의 버퍼 패턴들(81), 정보 저장 패턴(83) 및 수직 전극 패턴(85)을 포함할 수 있다. 상기 정보 저장 패턴(83)은 상기 수직 전극 패턴(85)의 측면 및 바닥면을 감싸도록 제공될 수 있다.
상기 정보 저장 패턴(83)은 가변 저항 영역들(VR")과 고정 저항 영역들(FR")을 포함할 수 있다. 상기 가변 저항 영역들(VR")은 상기 수평 전극 패턴(76)과 상기 수직 전극 패턴(85) 사이에 위치하는 상기 정보 저장 패턴(83)의 영역들일 수 있고, 상기 고정 저항 영역들(FR")은 상기 버퍼 패턴들(81)과 상기 수직 전극 패턴(85) 사이에 위치하는 정보 저장 패턴(83)의 영역들일 수 있다. 상기 수직 전극 패턴(85)과 상기 정보 저장 패턴(83)을 구성하는 물질은 도 1a에서 설명한 상기 수직 전극 패턴(15) 및 상기 정보 저장 패턴(13)을 구성하는 물질과 실질적으로 동일하므로 구성 물질에 대한 자세한 설명은 생략하기로 한다.
상기 버퍼 패턴들(81)은 상기 정보 저장 패턴(83)과 상기 몰딩 패턴들(73) 사이에 위치할 수 있다. 상기 버퍼 패턴들(81)은 하부 버퍼 패턴(81L), 상기 하부 버퍼 패턴(81L) 상의 제1 버퍼 패턴(81a), 및 상기 제1 버퍼 패턴(81a) 상의 제2 버퍼 패턴(81b)을 포함할 수 있다.
상기 버퍼 패턴들(81) 중 어느 하나의 수직 두께는 인접하는 몰딩 패턴의 수직 두께 보다 클 수 있다. 예를 들어, 상기 제1 버퍼 패턴(81a)은 상기 정보 저장 패턴(83)과 제1 몰딩 패턴(73a) 사이에 위치할 수 있다. 따라서, 상기 제1 버퍼 패턴(81a)과 상기 제1 몰딩 패턴(47a)은 서로 인접할 수 있다. 그리고, 상기 제1 버퍼 패턴(81a)의 수직 두께(Tb2)는 상기 제1 몰딩 패턴(73a)의 수직 두께(Tb1) 보다 클 수 있다. 더 나아가, 상기 제1 버퍼 패턴(81a)의 상부면은 상기 제1 몰딩 패턴(73a)의 상부면 보다 높은 레벨에 위치할 수 있고, 상기 제1 버퍼 패턴(81b)의 하부면은 상기 제1 몰딩 패턴(73a)의 하부면 보다 낮은 레벨에 위치할 수 있다.
상기 수평 전극 패턴들(76)의 각각은 제1 수직 두께(Vb1)를 갖는 제1 부분 및 제2 수직 두께(Vb2)를 갖는 제2 부분을 포함할 수 있다. 예를 들어, 상기 제1 수평 전극 패턴(76a)은 제1 수직 두께(Vb1)를 갖는 제1 부분(75a) 및 제2 수직 두께(Vb2)를 갖는 제2 부분(75b)을 포함할 수 있다.
상기 제1 부분(75a)은 상기 몰딩 패턴들(73) 사이에 위치하고, 상기 제2 부분(75b)은 상기 버퍼 패턴들(81) 사이에 위치할 수 있다. 좀더 구체적으로, 상기 제1 수평 전극 패턴(76a)의 상기 제1 부분(75a)은 상기 제1 몰딩 패턴(73a)과 상기 제2 몰딩 패턴(73b) 사이에 위치할 수 있고, 상기 제1 수평 전극 패턴(76a)의 상기 제2 부분(75b)은 상기 제1 버퍼 패턴(81a)과 상기 제2 버퍼 패턴(81b) 사이에 위치할 수 있다.
상기 제1 수평 전극 패턴(76a)의 상기 제1 부분(75a)의 상기 제1 수직 두께(Vb1)은 상기 제1 수평 전극 패턴(76a)의 상기 제2 부분(75b)의 상기 제2 수직 두께(Vb2) 보다 클 수 있다. 즉, 상기 제1 수평 전극 패턴(76a)에서, 상기 제2 수직 두께(Vb2)는 상기 제1 수직 두께(Vb1) 보다 작을 수 있다. 따라서, 상기 제1 수평 전극 패턴(76a)의 상기 제1 부분(75a)의 상기 제1 수직 두께(Vb1)를 상대적으로 크게 하면서, 상기 제1 수평 전극 패턴(76a)의 상기 제2 부분(75b)의 상기 제2 수직 두께(Vb2)를 상대적으로 작게 할 수 있기 때문에, 상변화 기억 소자 등과 같은 비휘발성 메모리 소자의 성능을 향상시킬 수 있다. 예를 들어, 상기 제1 수평 전극 패턴(76a)의 상기 제2 부분(75b)의 수직 두께(Vb1)가 상대적으로 작으므로, 상기 제2 부분(75b)과 상기 가변 저항 영역(VR") 사이의 계면 면적은 최소화되어, 상변화 물질을 융점 이상으로 가열시키는 리셋 동작 시에 인가되는 리셋 전류(reset current)를 감소시킬 수 있다. 또한, 상기 제1 수평 전극 패턴(76a)의 상기 제1 부분(75a)은 상기 제2 부분(75b)에 비하여 상대적으로 큰 수직 두께(Vb1)을 가지므로, 배선 저항을 감소시킬 수 있다. 즉, 메모리 셀들이 수직적으로 배열된 3차원 상변화 기억 소자에서, 리셋 전류를 감소시킬 수 있을 뿐만 아니라, 워드라인들로 이용되는 상기 수평 전극 패턴들(76)의 배선 저항을 감소시킬 수 있다.
도 3a를 참조하여 설명한 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자는 본 발명의 기술적 사상 내에서 다양한 형태로 변형될 수 있다. 이하에서, 도 3b 및 도 3c를 각각 참조하여, 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 다양한 변형 예들에 대하여 설명하기로 한다. 여기서, 도 3b 및 도 3c를 각각 참조하여, 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자에서 변형된 부분을 중심으로 설명하기로 한다.
도 3b는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도이다.
도 3b를 참조하면, 도 3a에서와 같이 기판(70) 상에 수평 패턴들(73, 76)이 제공될 수 있다. 상기 수평 패턴들(73, 76)을 관통하는 수직 구조체(89')가 제공될 수 있다. 상기 수직 구조체(89')는 서로 이격된 복수의 버퍼 패턴들(81'), 정보 저장 패턴(83'), 수직 전극 패턴(85') 및 코어 패턴(87)을 포함할 수 있다.
상기 버퍼 패턴들(81') 및 상기 정보 저장 패턴(83')은 도 3a에서 설명한 상기 버퍼 패턴들(81) 및 상기 정보 저장 패턴(83)과 실질적으로 같기 때문에, 이에 대한 자세한 설명은 생략하기로 한다. 예를 들어, 상기 버퍼 패턴들(81')은 도 3a에서와 같이, 상기 버퍼 패턴들(81')은 하부 버퍼 패턴(81L'), 상기 하부 버퍼 패턴(81L') 상의 제1 버퍼 패턴(81a'), 및 상기 제1 버퍼 패턴(81a') 상의 제2 버퍼 패턴(81b')을 포함할 수 있다. 상기 코어 패턴(87)는 필라 형태일 수 있다. 상기 수직 전극 패턴(85')은 상기 코어 패턴(87)과 상기 정보 저장 패턴(83') 사이에 위치할 수 있다. 상기 수직 전극 패턴(85')은 상기 코어 패턴(87)과 상기 정보 저장 패턴(83) 사이에 위치하며, 상기 코어 패턴(87)의 측면 및 바닥 면을 감싸도록 제공될 수 있다.
따라서, 상기 수직 구조체(89')는 도 1b에서 설명한 수직 구조체(19')와 실질적으로 동일한 구조를 가지므로, 여기서 자세한 설명은 생략하기로 한다.
도 3c는 본 발명의 기술적 사상의 제3 실시예에 따른 반도체 소자의 다른 변형예의 일부를 나타낸 단면도이다. 도 3c를 참조하여, 도 3a 및 도 3b에서 설명한 반도체 소자들에서 변형된 부분을 중심으로 설명하기로 한다. 특히, 도 3c를 참조하여 몰딩 패턴들 사이에 위치하는 구성요소의 변형 예에 대하여 설명하기로 한다.
도 3c를 참조하면, 도 3a에서 설명한 것과 같은 제1 몰딩 패턴(73a) 및 제2 몰딩 패턴(73b)이 제공될 수 있다. 또한, 도 3a에서 설명한 상기 제1 및 제2 버퍼 패턴들(81a, 81b)과 실질적으로 동일한 제1 및 제2 버퍼 패턴들(91a, 91b)이 제공될 수 있다. 상기 제1 및 제2 버퍼 패턴들(91a, 91b)은 도 3b에서 설명한 상기 제1 및 제2 버퍼 패턴들(81a', 81b')과 실질적으로 동일할 수 있다.
또한, 도 3a에서 설명한 상기 정보 저장 패턴(83) 및 상기 수직 전극 패턴(85)과 실질적으로 동일한 정보 저장 패턴(93) 및 수직 전극 패턴(95)이 제공될 수 있다. 또한, 상기 정보 저장 패턴(93) 및 상기 수직 전극 패턴(95)은 도 3b에서 설명한 상기 정보 저장 패턴(83') 및 상기 수직 전극 패턴(85')과 실질적으로 동일할 수 있다.
따라서, 상기 버퍼 패턴(91a, 91b), 상기 정보 저장 패턴(93) 및 상기 수직 전극 패턴(95)을 포함하는 수직 구조체(99)는 도 2a 및 도 2b에서의 수직 구조체(89, 89')와 실질적으로 동일할 수 있다.
상기 제1 및 제2 몰딩 패턴들(83a, 83b) 사이에 수평 전극 패턴(77b)이 제공될 수 있다. 상기 수평 전극 패턴(77b)의 측면 일부, 상기 수평 전극 패턴(77b)의 상부면 및 상기 수평 전극 패턴(77b)의 하부면 상에 추가 패턴(77a)이 제공될 수 있다. 상기 추가 패턴(77a)은 상기 수평 전극 패턴(77b)과 상기 정보 저장 패턴(93) 사이에 개재된 부분, 상기 수평 전극 패턴(77b)과 상기 제1 몰딩 패턴(93a) 사이에 개재된 부분, 상기 수평 전극 패턴(77b)과 상기 제2 몰딩 패턴(93b) 사이에 개재된 부분을 포함할 수 있다. 상기 추가 막(77a)은 상기 정보 저장 패턴(93)과 인접하는 상기 수평 전극 패턴(77b)의 측면과, 상기 수평 전극 패턴(77b)의 상/하부면들을 덮을 수 있다. 이러한, 상기 수평 전극 패턴(77b) 및 상기 추가 막(77a)은 도 1c에서 설명한 상기 수평 전극 패턴(7b) 및 상기 추가 막(7a)과 동일한 물질로 형성될 수 있다.
이하에서, 도 4 내지 도 10을 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법들 및 이에 의해 제조된 반도체 소자들에 대하여 설명하기로 한다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 5a 내지 도 5l은 본 발명의 기술적 사상의 제4 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 5a 내지 5l은 도 4의 I-I'선을 따라 취해진 단면도들이다.
도 4 및 도 5a를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 메모리 셀들이 형성되는 메모리 셀 영역(또는 셀 어레이 영역) 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 기판(100) 상에 수평 막들(105, 110)을 형성할 수 있다. 상기 수평 막들(105, 110)은 교대로 그리고 반복적으로 적층되면서 형성된 몰딩 막들(105) 및 희생 막들(110)을 포함할 수 있다. 상기 희생 막들(110)의 각각은 상기 몰딩 막들(105) 사이에 위치할 수 있다. 예를 들어, 상기 수평 막들(105, 110) 중 최하위의 막은 상기 몰딩 막들(105) 중 최하위의 막일 수 있고, 상기 수평 막들(105, 110) 중 최상위의 막은 상기 몰딩 막들(105) 중 최상위의 막일 수 있다.
상기 희생 막들(110)은 상기 몰딩 막들(105)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰딩 막들(105)의 각각은 절연성 산화물(ex, CVD 방법에 의한 실리콘 산화물 등)로 형성될 수 있으며, 상기 희생 막들(110)의 각각은 상기 절연성 산화물에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 희생 막들(110)은 실질콘 산화물에 대하여 식각 선택비를 갖는 실리콘 질화물 또는 실리콘산질화물(SiON)로 형성할 수 있다. 이와는 달리, 상기 희생 막들(110)은 실질콘 산화물에 대하여 식각 선택비를 갖는 실리콘 물질로 형성할 수도 있다.
도 4 및 도 5b를 참조하면, 상기 몰딩 막들(105), 상기 희생 막들(110) 및 버퍼 절연막(206)을 패터닝하여 하나 또는 복수의 개구부(115)를 형성할 수 있다. 상기 개구부(115)는 홀 형태일 수 있다. 상기 개구부(115)는 상기 몰딩 막들(105) 및 상기 희생막들(110)을 관통하며 상기 기판(100)의 소정 영역을 노출시킬 수 있다. 상기 개구부(115)는 복수개가 형성될 수 있으며, 행 및 열 방향을 따라 2차원적으로 배열될 수 있다.
도 4 및 도 5c를 참조하면, 상기 개구부(115)를 갖는 기판 상에 버퍼 막(120), 정보 저장 막(125), 전극 막(130) 및 코어 막(135)을 형성할 수 있다. 상기 버퍼 막(120)은 상기 개구부(115)의 측벽 및 바닥 면을 실질적으로 균일한 두께로 덮으며 상기 수평 막들(105, 110) 중 최상위 막의 상부를 덮도록 형성될 수 있다. 즉, 상기 버퍼 막(120)은 상기 개구부(115)의 내부를 포함하여 상기 기판(100)의 노출된 표면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다.
상기 버퍼 막(120) 상에 정보 저장 막(125)을 형성할 수 있다. 상기 정보 저장 막(125)은 상기 버퍼 막(120)을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 정보 저장 막(125) 상에 전극 막(130)을 형성할 수 있다. 상기 전극 막(130) 상에 상기 개구부(115)의 나머지 부분을 채우며 상기 전극 막(130)을 덮는 코어 막(135)을 형성할 수 있다.
상기 버퍼 막(120)은 상기 희생 막들(110)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 희생 막들(110)이 질화막인 경우 상기 버퍼 막(120)은 실리콘 산화막일 수 있다. 이와는 달리, 상기 희생 막들(110)이 실리콘 막인 경우에, 상기 버퍼 막(120)은 실리콘산질화막(SiON layer), 실리콘 질화막(SiN layer) 또는 실리콘 산화막(SiO layer)일 수 있다. 또한, 상기 버퍼 막(120)은 상기 정보 저장 막(120)에 비하여 식각 선택비를 갖는 물질로 형성될 수 있다.
상기 버퍼 막(120)은 상기 몰딩 막(105)과 동일한 물질막, 예를 들어 실리콘 산화막으로 형성될 수 있다. 이와는 달리, 상기 버퍼 막(120)은 상기 몰딩 막(105)과 다른 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 몰딩 막(105)은 제1 실리콘 산화막(ex, 고밀도 플라즈마 산화막 및/또는 고온 산화막 등)으로 형성하고, 상기 버퍼 막(120)은 상기 제1 실리콘 산화막과 다른 식각선택비를 갖는 제2 실리콘 산화막(ex, ALD(atomic layer deposition) 산화막 등)으로 형성할 수 있다. 이와는 달리, 상기 몰딩 막(120)은 절연성 산화막(ex, 실리콘 산화막 등)으로 형성하고, 상기 버퍼 막(120)은 절연성 산화막과 다른 식각선택비를 갖는 절연성 질화막(ex, 실리콘 질화막, 알루미늄 질화막, 하프늄 질화막 등)으로 형성할 수 있다. 한편, 상기 몰딩 막(105)은 실리콘 산화막으로 형성하고, 상기 버퍼 막(120)은 실리콘산질화막(SiON layer)으로 형성할 수도 있다.
상기 정보 저장 막(125)은 비휘발성 메모리 소자에서 정보를 저장하기 위한 물질 막일 수 있다. 예를 들어, 상기 정보 저장 막(120)은 TiO, TaO, NiO, ZrO, HfO, 또는 이들의 조합과 같은 전이 금속 산화물(transition metal oxide; TMO)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 정보 저장 막(125)은 상변화 물질막 등과 같이 PRAM의 정보 저장을 위한 물질막일 수도 있다. 상기 상변화 물질막은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중 적어도 하나를 포함하는 물질막으로 형성할 수 있다. 예를 들어, 상변화 물질막은 GST막과 같은 칼코게나이드막(chalcogenide layer)을 포함하여 상변화 메모리 셀에 이용될 수 있다.
상기 전극 막(130)은 Ru, W, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, Zr, 또는 이들의 조합을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 전극 막(130)은 폴리 실리콘막을 포함할 수 있다.
몇몇 실시예에서, 상기 코어 막(135)과 상기 전극 막(130)은 동일한 물질막으로 형성할 수 있다. 따라서, 상기 코어 막(135)과 상기 전극 막(130)은 하나의 물질막으로 형성될 수도 있다.
다른 실시예에서, 상기 전극 막(130)은 도전성 물질막으로 형성하고, 상기 코어 막(135)은 절연성 물질막으로 형성할 수 있다. 예를 들어, 상기 코어 막(135)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나의 막을 포함할 수 있다.
또 다른 실시예에서, 상기 전극 막(130)은 제1 도전성 물질막으로 형성하고, 상기 코어 막(135)은 상기 제1 도전성 물질막과다른 제2 도전성 물질막으로 형성할 수 있다. 예를 들어, 상기 전극 막(130)을 귀금속막 또는 금속 질화막으로 형성하는 경우에, 상기 코어 막(135)은 텅스텐 등과 같은 금속막으로 형성할 수도 있다.
도 4 및 도 5d를 참조하면, 상기 수평 막들(105, 110) 중 최상위의 막이 노출될 때까지 상기 코어 막(135), 상기 전극 막(130), 상기 정보 저장 막(125) 및 상기 버퍼 막(120)을 평탄화할 수 있다. 상기 평탄화는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 및/또는 에치 백(etch back) 공정을 이용할 수 있다. 그 결과, 상기 코어 막(135), 상기 전극 막(130), 상기 정보 저장 막(125) 및 상기 버퍼 막(120)은 차례로 평탄화되어, 코어 패턴(135a), 수직 전극 패턴(130a), 정보 저장 패턴(125a) 및 예비 버퍼 패턴(120a)을 형성할 수 있다. 상기 코어 패턴(135a), 상기 수직 전극 패턴(130a), 상기 정보 저장 패턴(125a) 및 상기 예비 버퍼 패턴(120a)은 예비 수직 구조체(140)로 정의할 수 있다. 따라서, 상기 예비 수직 구조체(140)는 상기 개구부(115)를 채울 수 있다. 상기 코어 패턴(135a)은 필라 형태로 형성될 수 있고, 상기 수직 전극 패턴(130a)은 상기 코어 패턴(135a)의 측면 및 바닥 면을 감싸도록 형성될 수 있고, 상기 정보 저장 패턴(125a)은 상기 수직 전극 패턴(130a)의 측면 및 바닥 면을 감싸도록 형성될 수 있고, 상기 예비 버퍼 패턴(120a)은 상기 정보 저장 패턴(125a)의 측면 및 바닥 면을 감싸도록 형성될 수 있다.
도 4 및 도 5e를 참조하면, 상기 예비 수직 구조체(140) 상에 패드(145)를 형성할 수 있다. 상기 패드(145)는 박막 형성 공정 및 패터닝 공정을 이용하여 형성할 수 있다. 상기 패드(145)는 상기 수직 전극 패턴(130a)과 전기적으로 연결된 도전성 물질막으로 형성될 수 있다. 예를 들어, 상기 패드(145)는 Ru, W, WN, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, Zr, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 패드(145)는 상기 예비 수직 구조체(140)의 상부 표면을 완전히 덮을 수 있다.
상기 패드(145)를 갖는 기판 상에 개구부(150a)를 갖는 캐핑 패턴(150)을 형성할 수 있다. 상기 캐핑 패턴(150)은 상기 패드(145)을 덮도록 형성될 수 있다. 상기 캐핑 패턴(150)은 절연성 물질막으로 형성될 수 있다. 상기 캐핑 패턴(150)은 상기 희생 패턴들(110a)에 대하여 식각 선택비를 갖는 절연성 물질막으로 형성될 수 있다. 예를 들어, 상기 희생 패턴들(110a)을 실리콘 질화물 또는 실리콘 물질로 형성하는 경우에, 상기 캐핑 패턴(150)은 실리콘 산화물로 형성할 수 있다.
상기 캐핑 패턴(150) 하부의 상기 수평 막들(105, 110)을 패터닝하여 트렌치들(155)을 형성할 수 있다. 상기 트렌치들(115)은 상기 수평 막들(105, 110)을 관통할 수 있다. 그 결과, 상기 수평 막들(105, 110) 중 상기 몰딩 막들(105)은 몰딩 패턴들(105a)로 형성되고, 상기 수평 막들(105, 110) 중 상기 희생 막들(110)은 희생 패턴들(110a)로 형성될 수 있다. 상기 트렌치들(115)의 측벽들에 의해 상기 희생 패턴들(110a)은 노출될 수 있다.
도 4 및 도 5g를 참조하면, 상기 희생 패턴들(110a)을 선택적으로 제거하여, 빈 영역들(160)을 형성할 수 있다. 상기 빈 영역들(160)은 상기 희생 패턴들(110a)이 제거됨으로써 형성된 영역들일 수 있다. 상기 희생 패턴들(110a)을 제거하는 것은 식각 공정을 이용할 수 있다. 예를 들어, 상기 희생 패턴들(110a)은 등방성 식각 공정 등과 같은 풀백(pull-back) 공정으로 식각하여 제거할 수 있다. 상기 희생 패턴들(110a)이 실리콘 질화막으로 형성되는 경우에, 상기 희생 패턴들(110a)은 인산 등과 같은 습식 식각 용액을 이용하는 습식 식각 공정으로 제거 할 수 있다. 상기 희생 패턴들(110a)이 제거되어 형성된 상기 빈 공간들(160)에 의해 상기 예비 버퍼 패턴(120a)이 노출될 수 있다.
앞에서 설명한 바와 같이, 상기 예비 버퍼 패턴(120a)은 상기 희생 패턴들(110a)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 따라서, 상기 희생 패턴들(110a)을 등방성 식각 공정으로 제거하는 동안에, 상기 예비 버퍼 패턴(120a)은 상기 정보 저장 패턴(125a)이 식각 손상되는 것을 방지하는 역할을 할 수 있다. 즉, 상기 예비 버퍼 패턴(120a)은 상기 희생 패턴들(110a)을 제거하기 위한 등방성 식각으로부터 상기 정보 저장 패턴(125a)을 보호할 수 있다.
한편, 상기 희생 패턴들(110a)은 충분한 과 식각(over etch)를 통하여 제거될 수 있다. 따라서, 상기 희생 패턴들(110a)은 잔존하지 않고, 모두 제거될 수 있다. 이와 같이, 상기 희생 패턴들(110a)을 제거하기 위한 과 식각(over etch) 동안에, 상기 예비 버퍼 패턴(120a)은 상기 정보 저장 패턴(125a)이 식각 손상되는 것을 방지하는 역할을 할 수 있다.
도 4 및 도 5h를 참조하면, 상기 예비 버퍼 패턴(120a)을 부분 식각 하여, 상기 정보 저장 패턴(125a)을 노출시킬 수 있다. 예를 들어, 상기 빈 공간들(160)에 의해 노출된 상기 예비 버퍼 패턴(120a)을 식각하여 상기 정보 저장 패턴(125a)의 일부분들을 노출시킬 수 있다. 한편, 상기 예비 버퍼 패턴(120a)의 제거되는 부분은 앞에서 설명한 상기 희생 패턴들(110a)에 비하여 매우 적은 체적일 수 있다. 따라서, 상기 예비 버퍼 패턴(120a)의 일부분들을 제거하기 위한 식각 공정 동안에, 상기 정보 저장 패턴(125a)은 식각 손상이 없거나, 또는 식각 손상이 메모리 소자의 특성에 영향을 미치지 않을 정도로 매우 적을 수 있다.
상기 부분 식각된 상기 예비 버퍼 패턴은 상기 몰딩 패턴들(105a)과 상기 정보 저장 패턴(125a) 사이에 잔존할 수 있다. 상기 몰딩 패턴들(105a)과 상기 정보 저장 패턴(125a) 사이에 잔존하는 상기 부분 식각된 상기 예비 버퍼 패턴들은 버퍼 패턴들(120b)로 정의할 수 있다. 따라서, 상기 버퍼 패턴들(120b), 상기 정보 저장 패턴(125a), 상기 수직 전극 패턴(130a) 및 상기 코어 패턴(135a)을 포함하는 수직 구조체(140a)가 형성될 수 있다.
도 4 및 도 5i를 참조하면, 상기 정보 저장 패턴(125a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 갖는 기판 상에 도전 막(165)을 형성할 수 있다. 상기 도전 막(165)은 금속막, 금속 질화막, 실리사이드막 및 폴리 실리콘막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 도전 막(165)은 Ru, W, WN, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, 또는 Zr을 포함하거나, 또는 폴리 실리콘을 포함할 수 있다. 상기 도전 막(165)은 상기 빈 공간들(160)을 채울 수 있다. 상기 도전 막(165)은 상기 빈 공간들(160)을 채우며 상기 트렌치들(155)의 측벽을 덮을 수 있다.
도 4 및 도 5j를 참조하면, 상기 도전 막(165)을 부분적으로 제거하여, 상기 빈 공간들(160) 내에 잔존하는 도전 막을 형성할 수 있다. 상기 빈 공간들(160) 내에 잔존하는 도전 막은 수평 전극 패턴들(170)로 정의할 수 있다. 상기 도전 막(165)을 부분적으로 제거하는 것은 트리밍(trimming) 공정을 이용할 수 있다. 예를 들어, 상기 도전 막(165)이 상기 빈 공간들(160) 내에만 잔존하도록, 상기 트렌치들(155) 내에 위치하는 도전 막 및 상기 캐핑 패턴(150) 상에 위치하는 도전 막을 식각 공정으로 제거할 수 있다. 상기 수평 전극 패턴들(170) 및 상기 몰딩 패턴들(105a)은 수평 패턴들(170, 105a)로 정의할 수 있다.
도 4 및 도 5k를 참조하면, 상기 수평 전극 패턴들(170)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(185)을 형성할 수 있다. 예를 들어, 상기 수평 전극 패턴들(170)을 갖는 기판 상에 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 평탄화하여, 상기 트렌치들(155) 내에 잔존하는 실리콘 산화막으로 구성된 소자분리 패턴들(185)을 형성할 수 있다.
한편, 상기 소자분리 패턴들(185)은 상기 트렌치들(155)의 내벽을 실질적으로 균일한 두께로 덮는 제1 분리 패턴(175) 및 상기 제1 분리 패턴(175) 상에 상기 트렌치들(155)을 채우는 제2 분리 패턴(180)을 포함할 수 있다. 상기 제1 분리 패턴(175)은 실리콘 질화막으로 형성될 수 있고, 상기 제2 분리 패턴(180)은 실리콘 산화막으로 형성될 수 있다.
몇몇 실시예들에서, 상기 수평 전극 패턴들(170)의 각각은 한쌍의 소자분리 패턴들(185) 사이에 위치할 수 있다. 즉, 평면상에서, 상기 소자분리 패턴들(185)은 상기 수평 패턴들(105a, 170)을 사이에 두고 서로 마주보는 제1 소자분리 패턴(185a) 및 제2 소자분리 패턴(185b)을 포함할 수 있다. 평면상에서, 상기 제1 및 제2 소자분리 패턴들(185a, 185b) 사이에 위치하며, 상기 수평 패턴들(105a, 170)을 관통하는 수직 구조체(140a)는 상기 제1 소자분리 패턴(185a)으로부터 제1 거리(L1) 만큼 이격되고, 상기 제2 소자분리 패턴(185b)으로부터 상기 제1 거리(L1) 보다 큰 제2 거리(L2) 만큼 이격될 수 있다.
도 4 및 도 5l을 참조하면, 상기 캐핑 패턴(150)을 관통하며 상기 패드(145)와 전기적으로 연결되는 콘택 플러그(190)를 형성할 수 있다. 상기 콘택 플러그(190)는 금속 질화물 및 금속 막 등과 도전성 물질막을 포함할 수 있다. 예를 들어, 상기 콘택 플러그(190)는 타이타늄(Ti), 타이타늄 질화물(TiN) 또는 텅스텐(W) 등과 같은 도전성 물질막을 포함할 수 있다.
상기 캐핑 패턴(150) 상에 상기 콘택 플러그(190)를 덮는 도전성 라인(195)을 형성할 수 있다. 상기 도전성 라인(195)은 금속 질화물 및 금속 막 등과 도전성 물질막을 포함할 수 있다. 예를 들어, 상기 도전성 라인(195)은 타이타늄(Ti), 타이타늄 질화물(TiN) 또는 텅스텐(W) 등과 같은 도전성 물질막을 포함할 수 있다.
실시예들에서, 상술한 구성요소들은 비휘발성 메모리 소자를 구성할 수 있다. 예를 들어, 상기 정보 저장 패턴(125a)은 비휘발성 메모리 소자의 정보를 저장하기 위한 요소를 정의되고, 상기 수평 전극 패턴들(170)의 각각은 비휘발성 메모리 소자의 워드라인으로 정의되고, 상기 도전성 라인(195)은 비트라인으로 정의될 수 있다. 평면상에서, 상기 워드라인과 상기 비트라인은 서로 교차하는 방향성의 라인 형상들일 수 있다. 상기 수평 전극 패턴들(170) 중에서, 상기 정보 저장 패턴(125a)과 인접하는 부분은 제1 전극으로 정의되고, 상기 수직 전극 패턴(130a)은 제2 전극으로 정의될 수 있다.
도 5a 내지 도 5l을 참조하여 설명한 본 발명의 기술적 사상의 제1 실시예에 따른 반도체 소자의 제조방법은 다양한 형태로 변형될 수 있다. 이하에서, 도 6a 및 도 6b를 참조하여, 도 5a 내지 도 5l을 참조하여 설명한 본 발명의 기술적 사상의 제4 실시예에 따른 반도체 소자의 제조방법의 일 변형예를 설명하기로 한다. 여기서, 도 6a 및 도 6b를 참조하여, 도 5a 내지 도 5l을 참조하여 설명한 본 발명의 기술적 사상의 제4 실시예에 따른 반도체 소자의 제조방법에서 변형된 부분을 중심으로 설명하기로 한다.
도 6a를 참조하면, 도 5a 내지 도 5h에서 설명한 반도체 소자의 제조방법에 따라 형성된 기판을 준비할 수 있다. 따라서, 도 5h에서 설명한 바 와 같이 상기 정보 저장 패턴(125a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 갖는 기판을 준비할 수 있다.
이어서, 도 5h에서와 같은 상기 정보 저장 패턴(125a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 갖는 기판 상에 도 6a에 도시된 바와 같은 추가 막(263)을 형성할 수 있다. 상기 추가 막(263)은 적어도 상기 빈 공간들(160)의 내벽들을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 추가 막(263)은 실질적으로 균일한 두께를 가지도록 형성되며, 상기 빈 공간들(160)을 채우지 않을 수 있다. 이어서, 상기 추가 막(263)을 갖는 기판 상에 도전 막(265)을 형성할 수 있다. 상기 추가 막(263)의 구성 물질은 도 1c에서 설명한 추가 패턴(7a)과 동일할 수 있다.
상기 도전 막(265)은 상기 추가 막(263)에 의해 완전히 채워지지 않은 상기 빈 공간들(160)의 나머지 부분들을 채울 수 있다. 상기 도전 막(265)은 금속막, 금속 질화막, 실리사이드막 및 폴리 실리콘막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 도전 막(265)은 Ru, W, WN, Ti, TiN, TiAlN, TiSi, TiSiN, Ta, TaN, Hf, 또는 Zr을 포함하거나, 또는 폴리 실리콘을 포함할 수 있다.
도 6b를 참조하면, 상기 도전 막(265) 및 상기 추가 막(263)을 부분적으로 제거하여, 상기 빈 공간들(160) 내에 잔존하는 추가 막 및 도전 막을 형성할 수 있다. 상기 도전 막(265) 및 상기 추가 막(263)을 부분적으로 제거하는 것은 트리밍(trimming) 공정을 이용할 수 있다. 상기 빈 공간들(160) 내에 잔존하는 추가 막 및 도전 막은 추가 패턴들(268) 및 수평 전극 패턴들(270)로 정의할 수 있다.
이어서, 도 5k에서 설명한 것과 마찬가지로, 상기 수평 전극 패턴들(270)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(285)을 형성할 수 있다. 또한, 도 5k에서 설명한 것과 같이, 상기 소자분리 패턴들(285)은 상기 트렌치들(255)의 내벽을 실질적으로 균일한 두께로 덮는 제1 분리 패턴(275) 및 상기 제1 분리 패턴(275) 상의 제2 분리 패턴(280)을 포함할 수 있다.
다음으로, 도 7a 및 도 7b를 참조하여 본 발명의 기술적 사상의 제5 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 본 발명의 기술적 사상의 제5 실시예에 따른 반도체 소자의 제조방법에서, 앞의 제4 실시예와 구별되는 부분을 중심으로 설명하기로 한다.
도 7a를 참조하면, 도 5a 내지 도 5h에서 설명한 반도체 소자의 제조방법에 따라 형성된 기판을 준비할 수 있다. 즉, 앞의 실시예에서 설명한 상기 정보 저장 패턴(125a), 상기 수직 전극 패턴(130a) 및 상기 코어 패턴(135a)에 각각 대응하는 정보 저장 패턴(325a), 수직 전극 패턴(330a) 및 코어 패턴(335a)이 제공될 수 있다. 그리고, 도 5g에서 설명한 것과 같이, 상기 희생 패턴들(110a)을 선택적으로 제거하여, 상기 예비 버퍼 패턴(120a)을 노출시키는 상기 빈 공간들(160)을 형성하는 단계까지 진행한 기판을 준비할 수 있다.
이어서, 도 7a에서와 같이, 상기 몰딩 패턴들(105a)과 상기 정보 저장 패턴(325a) 사이에 언더 컷(undercut) 영역이 형성되도록 상기 빈 공간들(160)에 의해 노출된 버퍼 막을 식각할 수 있다. 그 결과, 상기 몰딩 패턴들(105a)과 상기 정보 저장 패턴(325a) 사이에 버퍼 패턴들(321)이 형성될 수 있다. 따라서, 상기 버퍼 패턴들(321), 상기 정보 저장 패턴(325a), 상기 수직 전극 패턴(330a) 및 상기 코어 패턴(335a)을 포함하는 수직 구조체(340a)가 제공될 수 있다.
상기 버퍼 패턴들(321)과 상기 몰딩 패턴들(105a) 사이의 관계는 도 2a에서 설명한 상기 몰딩 패턴들(43)과 상기 버퍼 패턴들(51) 사이의 관계와 실질적으로 동일할 수 있기 때문에, 여기서 자세한 설명은 생략하기로 한다.
도 7b를 참조하면, 도 5i 내지 도 5j에서 설명한 방법을 이용하여, 상기 정보 저장 패턴(325a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 채우는 수평 전극 패턴들(370)을 형성할 수 있다. 이어서, 도 5k에서 설명한 것과 같이, 상기 수평 전극 패턴들(370)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(385)을 형성할 수 있다. 한편, 상기 소자분리 패턴들(385)은 제1 분리 패턴(375) 및 상기 제1 분리 패턴(375) 상의 제2 분리 패턴(180)을 포함할 수 있다.
도 7a 및 도 7b를 참조하여 본 발명의 기술적 사상의 제5 실시예에 따른 반도체 소자의 제조방법의 일 변형예에 대하여, 도 8을 참조하여 설명하기로 한다.
도 8을 참조하면, 도 7a에서 설명한 반도체 소자의 제조방법에 따라 형성된 기판을 준비할 수 있다. 즉, 도 7a에서 설명한 바와 같이, 상기 정보 저장 패턴(325a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 갖는 기판을 준비할 수 있다.
이어서, 도 6a 및 도 6b에서 설명한 방법과 마찬가지로, 상기 정보 저장 패턴(325a)의 일부분들을 노출시키는 상기 빈 공간들(160)을 갖는 기판 상에 추가 막을 콘포멀하게(conformally) 형성하고, 상기 추가 막을 갖는 기판 상에 상기 빈 공간들의 나머지 부분들을 채우는 도전막을 형성하고, 상기 도전 막 및 상기 추가 막을 부분적으로 제거할 수 있다. 그 결과, 상기 빈 공간들에 잔존하는 추가 패턴들(468) 및 수평 전극 패턴들(470)이 형성될 수 있다.
이어서, 도 7b에서 설명한 것과 같이, 상기 수평 전극 패턴들(470)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(385)을 형성할 수 있다.
다음으로, 도 9a 및 도 9b를 참조하여 본 발명의 기술적 사상의 제6 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 본 발명의 기술적 사상의 제6 실시예에 따른 반도체 소자의 제조방법에서, 앞의 실시예들과 구별되는 부분을 중심으로 설명하기로 한다.
도 9a를 참조하면, 도 5a 내지 도 5h에서 설명한 반도체 소자의 제조방법에 따라 형성된 기판을 준비할 수 있다. 즉, 앞의 실시예에서 설명한 상기 정보 저장 패턴(125a), 상기 수직 전극 패턴(130a) 및 상기 코어 패턴(135a)에 각각 대응하는 정보 저장 패턴(525a), 수직 전극 패턴(530a) 및 코어 패턴(535a)이 제공될 수 있다. 그리고, 도 5g에서 설명한 것과 같이, 상기 희생 패턴들(110a)을 선택적으로 제거하여, 상기 예비 버퍼 패턴(120a)을 노출시키는 상기 빈 공간들(160)을 형성하는 단계까지 진행한 기판을 준비할 수 있다.
이어서, 도 5h에서 설명한 것과 같이, 상기 예비 버퍼 패턴(120a)을 부분 식각 하여, 상기 정보 저장 패턴(525a)을 노출시킬 수 있다. 잔존하는 상기 예비 버퍼 패턴들(120a)은 버퍼 패턴들(521)로 정의할 수 있다. 따라서, 상기 버퍼 패턴들(521), 상기 정보 저장 패턴(525a), 상기 수직 전극 패턴(530a) 및 상기 코어 패턴(535a)을 포함하는 수직 구조체(540a)가 형성될 수 있다.
이어서, 상기 몰딩 패턴들(105a)의 폭 또는 크기를 감소시키기 위한 식각 공정을 진행할 수 있다. 예를 들어, 상기 몰딩 패턴들(105a)을 등방성 식각 할 수 있다. 그 결과, 폭 또는 크기가 감소된 몰딩 패턴들(505a)이 형성될 수 있다. 따라서, 수직적으로 인접하는 몰딩 패턴들(505a) 사이의 이격 거리는 제1 거리(D1)에서 제2 거리(D2)로 증가할 수 있다.
한편, 상기 몰딩 패턴들(105a)의 폭 또는 크기를 감소시키기 위한 식각 공정 동안에, 상기 캐핑 패턴(150)의 폭 또는 크기가 감소할 수 있다. 따라서, 폭 또는 크기가 감소된 캐핑 패턴(550)이 형성될 수도 있다. 한편, 상기 몰딩 패턴들(105a)의 폭 또는 크기를 감소시키기 위한 식각 공정 동안에, 상기 정보 저장 패턴(525a)은 식각 되지 않을 수 있다.
상기 버퍼 패턴들(521)과 상기 몰딩 패턴들(505a) 사이의 관계는 도 3a에서 설명한 상기 몰딩 패턴들(73)과 상기 버퍼 패턴들(81) 사이의 관계와 실질적으로 동일할 수 있기 때문에, 여기서 자세한 설명은 생략하기로 한다.
도 9b를 참조하면, 도 5i 내지 도 5j에서 설명한 방법을 이용하여, 상기 정보 저장 패턴(525a)의 일부분들을 노출시키는 상기 빈 공간들(560)을 채우는 수평 전극 패턴들(570)을 형성할 수 있다. 이어서, 도 5k에서 설명한 것과 같이, 상기 수평 전극 패턴들(770)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(585)을 형성할 수 있다. 한편, 상기 소자분리 패턴들(585)은 제1 분리 패턴(575) 및 상기 제1 분리 패턴(575) 상의 제2 분리 패턴(580)을 포함할 수 있다.
도 9a 및 도 9b를 참조하여 본 발명의 기술적 사상의 제6 실시예에 따른 반도체 소자의 제조방법의 일 변형예에 대하여, 도 10을 참조하여 설명하기로 한다.
도 10을 참조하면, 도 8a에서 설명한 반도체 소자의 제조방법에 따라 형성된 기판을 준비할 수 있다. 즉, 도 8a에서 설명한 바와 같이, 상기 정보 저장 패턴(525a)의 일부분들을 노출시키는 상기 빈 공간들(560)을 갖는 기판을 준비할 수 있다. 그리고, 도 8a에서 설명한 바와 같이, 폭 또는 크기가 감소된 몰딩 패턴들(505a)을 형성할 수 있따.
이어서, 도 6a 및 도 6b에서 설명한 방법과 마찬가지로, 상기 정보 저장 패턴(525a)의 일부분들을 노출시키는 상기 빈 공간들(560)을 갖고, 폭 또는 크기가 감소된 몰딩 패턴들(505a)을 갖는 기판 상에 추가 막을 콘포멀하게(conformally) 형성하고, 상기 추가 막을 갖는 기판 상에 상기 빈 공간들의 나머지 부분들을 채우는 도전막을 형성하고, 상기 도전 막 및 상기 추가 막을 부분적으로 제거할 수 있다. 그 결과, 상기 빈 공간들에 잔존하는 추가 패턴들(668) 및 수평 전극 패턴들(670)이 형성될 수 있다. 이어서, 도 9b에서 설명한 것과 같이, 상기 수평 전극 패턴들(670)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 절연성 물질막을 평탄화하여, 상기 트렌치들(155)을 채우는 소자분리 패턴들(585)을 형성할 수 있다.
도 11은 본 발명의 기술적 사상에 따른 실시예들 중 어느 하나의 실시예에 의한 반도체 소자를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 11을 참조하면, 메모리 카드 시스템(800)이 제공될 수 있다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 따라서, 메모리 카드 시스템(800)은 상기 메모리(820)에 데이터를 저장하거나, 또는 상기 메모리(820) 로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(820)는 도 1 내지 도 10에서 설명한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자, 예를 들어 비휘발성 메모리 소자를 포함할 수 있다.
상기 인터페이서(830)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 12는 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함하는 전자장치를 설명하기 위한 블럭도이다.
도 12를 참조하면, 전자장치(900)가 제공될 수 있다. 상기 전자 장치(900)는 프로세서(910), 메모리(920) 및 입출력 장치(I/O, 930)를 포함할 수 있다. 상기 프로세서(910), 메모리(920) 및 입출력 장치(930)는 버스(940)를 통하여 연결될 수 있다.
상기 메모리(920)는 상기 프로세서(910)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(920)는 프로세스(910)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(920)는 버스(940)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(920)는 도 1 내지 도 10에서 설명한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자, 예를 들어 비휘발성 메모리 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(900)는 상기 메모리(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(900)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(900)의 보다 구체적인 실현 및 변형된 예에 대하여 도 13 및 도 14을 참조하여 설명하기로 한다.
도 13은 본 발명 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 포함하는 전자 장치의 시스템 블록도이다.
도 13을 참조하면, 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1011)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 1011)는 인터페이스(1013), 제어기(controller; 1015), 비-휘발성 메모리(non-volatile memory; 1018), 및 버퍼 메모리(buffer memory; 1019)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1011)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1011)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1011)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(1015)는 상기 인터페이스(1013)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1015)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(1015)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1011)의 데이터 저장용량은 상기 비-휘발성 메모리(1018)에 대응할 수 있다. 상기 버퍼 메모리(1019)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1013)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1013)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)를 경유하여 상기 인터페이스(1013)에 접속될 수 있다.
상기 비-휘발성 메모리(1018)는 상기 인터페이스(1013)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비-휘발성 메모리(non-volatile memory; 1018)는 도 1 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 중 어느 하나를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1011)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1018)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1019)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1019)는 상기 비-휘발성 메모리(1018)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1013)의 데이터 처리속도는 상기 비-휘발성 메모리(1018)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1019)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1013)를 통하여 수신된 데이터는, 상기 제어기(1015)를 경유하여 상기 버퍼 메모리(1019)에 임시 저장된 후, 상기 비-휘발성 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1018)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1018)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1019)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1019)는 상기 솔리드 스테이트 디스크(1011)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 14은 본 발명의 기술적 사상에 따른 실시예들 중 어느 하나의 실시예에 의한 반도체 소자를 포함하는 전자 장치의 시스템 블록도이다.
도 14를 참조하면, 도 1 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 중 어느 하나의 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 중 어느 하나의 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1, 40, 70 : 기판
3, 43, 73, 105a, 505a : 몰딩 패턴
6, 46, 76, 170, 270, 470, 570 : 수평 전극 패턴
17, 57, 87, 135a, 335a, 535a : 코어 패턴
7a, 47a, 77a, 268, 468, 668 : 추가 패턴
19, 29, 59, 69, 89, 140a, 340a : 수직 구조체
11, 51, 81, 121, 321 : 버퍼 패턴
13, 23, 53, 63, 83, 125a, 325a : 정보 저장 패턴
15, 25, 55, 65, 85, 130a, 330a : 수직 전극 패턴
VR, VR', VR" : 가변 저항 영역
FR, FR', FR" : 고정 저항 영역 105 : 몰딩 막
110 : 희생 막 145 : 패드
150, 550 : 캐핑 패턴 160 : 빈 공간
185, 285, 385, 585 : 소자분리 패턴 195 : 도전성 라인

Claims (10)

  1. 제1 몰딩 패턴, 상기 제1 몰딩 패턴 상의 수평 전극 패턴, 및 상기 수평 전극 패턴 상의 제2 몰딩 패턴을 포함하는 수평 패턴들; 및
    상기 수평 패턴들을 관통하는 수직 구조체를 포함하되,
    상기 수직 구조체는,
    수직 전극 패턴;
    상기 수직 전극 패턴과 상기 수평 패턴들 사이의 정보 저장 패턴;
    상기 정보 저장 패턴과 상기 제1 몰딩 패턴 사이의 제1 버퍼 패턴; 및
    상기 정보 저장 패턴과 상기 제2 몰딩 패턴 사이에 위치하며, 상기 제1 버퍼 패턴과 이격된 제2 버퍼 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 정보 저장 패턴은 상기 수직 전극 패턴의 측면을 둘러싸고,
    상기 제1 버퍼 패턴은 상기 정보 저장 패턴 측면의 제1 부분을 둘러싸고,
    상기 제2 버퍼 패턴은 상기 정보 저장 패턴 측면의 제2 부분을 둘러싸되, 상기 제1 부분과 상기 제2 부분은 서로 이격된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 수평 전극 패턴은 상기 정보 저장 패턴 측면의 제3 부분을 둘러싸되, 상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 위치하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 몰딩 패턴들은 제1 절연성 물질막을 포함하고,
    상기 제1 및 제2 버퍼 패턴들은 제2 절연성 물질막을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 몰딩 패턴은 상기 제1 몰딩 패턴으로부터 제1 거리 만큼 이격되고,
    상기 제2 버퍼 패턴은 상기 제1 버퍼 패턴으로부터 상기 제1 거리와 다른 제2 거리 만큼 이격된 반도체 소자.
  6. 제 1 항에 있어서,
    상기 수평 전극 패턴은 제1 부분 및 제2 부분을 포함하되,
    상기 수평 전극 패턴의 상기 제1 부분은 상기 제1 및 제2 몰딩 패턴들 사이에 위치하며, 제1 수직 두께를 갖고,
    상기 수평 전극 패턴의 상기 제2 부분은 상기 제1 및 제2 버퍼 패턴들 사이에 위치하며, 상기 제1 수직 두께와 다른 제2 수직 두께를 갖는 반도체 소자.
  7. 제1 수평 전극 패턴, 상기 제1 수평 전극 패턴 상의 몰딩 패턴, 및 상기 몰딩 패턴 상의 제2 수평 전극 패턴을 포함하는 수평 패턴들; 및
    상기 수평 패턴들을 관통하는 수직 구조체를 포함하되,
    상기 수직 구조체는,
    수직 전극 패턴;
    상기 수직 전극 패턴과 상기 수평 패턴들 사이에 위치하며, 상기 수직 전극 패턴 측면 상에 위치하는 정보 저장 패턴; 및
    상기 정보 저장 패턴과 상기 몰딩 패턴 사이의 버퍼 패턴을 포함하되,
    상기 버퍼 패턴은 상기 제1 및 제2 수평 전극 패턴들과 다른 레벨에 위치하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 정보 저장 패턴은
    상기 제1 수평 전극 패턴과 상기 수직 전극 패턴 사이에 위치하는 제1 가변 저항 영역;
    상기 제2 수평 전극 패턴과 상기 수직 전극 패턴 사이에 위치하는 제2 가변 저항 영역; 및
    상기 버퍼 패턴과 상기 수직 전극 패턴 사이에 위치하는 고정 저항 영역을 포함하되,
    상기 고정 저항 영역은 상기 제1 가변 저항 영역과 상기 제2 가변 저항 영역 사이에 위치하는 반도체 소자.
  9. 제 7 항에 있어서,
    평면 상에서, 상기 수평 패턴들을 사이에 두고 서로 마주보는 제1 및 제2 소자분리 패턴들을 더 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 수직 구조체는 상기 제1 소자분리 패턴과 제1 거리 만큼 이격됨과 아울러, 상기 제2 소자분리 패턴과 상기 제1 거리 보다 큰 제2 거리 만큼 이격된 반도체 소자.
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