JP2011171500A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】第１の溝を埋め込み特性に優れたＳＯＤ膜で埋め込むことで、ショートの発生を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】第１の溝１７に第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込み、第１のＳＯＤ膜を高温で改質させることで第１の絶縁膜４５を形成し、第１の絶縁膜４５上に位置する部分の第１の溝１７に、第１のＳＯＤ膜と同じ材料よりなる第２のＳＯＤ膜４６を埋め込み、第１のＳＯＤ膜を改質させる温度よりも低い温度で、第２のＳＯＤ膜４６を改質させることで、第２の絶縁膜２７を形成し、その後、ウエットエッチングにより第１の絶縁膜４５を除去する。
【選択図】図９

Description

本発明は、半導体装置及びその製造方法に関する。
近年の半導体装置の微細化に伴い、チャネル長が所定の長さ（トランジスタを安定して動作することのできる長さ）よりも短くなると、短チャネル効果が発生するため、半導体装置を安定して正常に動作することが困難となる。
このような問題を解決する半導体装置として、半導体基板の表面側を加工することで形成されたピラーに、縦型トランジスタを設けた半導体装置が提案されている（例えば、特許文献１参照。）。
特許文献１記載の半導体装置では、平面視した状態において横方向と縦方向とで隣接するピラーの間隔が異なるように、複数のピラーを配置して、所定の方向において隣り合うように配置されたゲート電極を接触させることで、ワード線を構成している。
また、複数のピラーの周囲には、ピラーを形成するための交差する複数の溝が形成されており、該複数の溝には、絶縁膜が埋め込まれている。
上記縦型トランジスタを備えた半導体装置は、半導体基板の表面における占有面積が小さく、４Ｆ２型（Ｆ；露光装置の解像限界等に応じて設定される設計ルールの寸法）のレイアウトを実現することが可能となる。また、トランジスタのオフ状態においてチャネル領域が完全空乏化するように設定すれば、オフ電流を低減することも可能となる。よって、縦型トランジスタは、微細化された半導体記憶装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））に適用することが有効である。
特開２００９−０８１３７７号公報
しかしながら、上述した特許文献１記載の半導体装置では、複数のピラーの周囲に形成された溝を埋め込む絶縁膜の膜質が脆弱な場合や、絶縁膜の埋め込み特性が悪く、絶縁膜にボイドが発生した場合には、ショートが発生してしまうという問題があった。
本発明の一観点によれば、半導体基板に、第１の方向に延在する第１の溝を形成する第１の溝形成工程と、前記第１の溝のうち、導体の形成領域に対応する部分の前記第１の溝に、第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込む第１のＳＯＤ膜形成工程と、前記第１のＳＯＤ膜形成工程後、水蒸気を発生させた雰囲気中において、高温で前記第１のＳＯＤ膜を改質することで第１の絶縁膜を形成する第１の改質工程と、前記第１の改質工程後、前記第１の絶縁膜上に位置する部分の前記第１の溝に、前記第１のＳＯＤ膜と同じ種類の膜である第２のＳＯＤ膜を埋め込む第２のＳＯＤ膜形成工程と、前記第２のＳＯＤ膜形成工程後、水蒸気を発生させた雰囲気中において、前記第１の改質工程の温度よりも低い温度で前記第２のＳＯＤ膜を改質して、第２の絶縁膜を形成する第２の改質工程と、前記第２の改質工程後に、ウエットエッチングにより、前記第１の絶縁膜を選択的に除去することで、前記第１の溝に空間を形成する第１の絶縁膜除去工程と、前記空間に前記導体を形成する導体形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、導体上に位置する部分の第１の溝を、埋め込み特性に優れた第２のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜で埋め込むことで、第１の溝のアスペクト比が高い場合でも、第１の溝に埋め込まれた第２の絶縁膜にボイドが発生することがなくなるため、第２の絶縁膜のボイドに起因するショートの発生を防止できる。
また、高温で第１のＳＯＤ膜を改質することで、第１のＳＯＤ膜の表面のみが改質され、内部が改質されないため、第１の絶縁膜は、第２の改質工程の熱の影響を受けて再度改質することがない。
また、第２のＳＯＤ膜を第１の改質工程の温度よりも低い温度で改質して第２の絶縁膜を形成することにより、第２のＳＯＤ膜全体が改質されるため、第２の絶縁膜の膜質を、第１の絶縁膜の膜質よりも緻密にすることができる。
つまり、例えば、第１及び第２の絶縁膜を形成後、ウエットエッチングにより第１の絶縁膜を除去する際、第１の絶縁膜のみを選択的に除去することができる。
これにより第１の絶縁膜が除去された空間に、所望の形状とされた導体を形成することができる。
本発明の実施の形態に係る半導体装置のメモリセル領域を模式的に示す斜視図である。 図１に示す半導体装置の平面模式図である。 図２に示す半導体装置のＡ−Ａ線方向の断面模式図である。 図２に示す半導体装置のＢ−Ｂ線方向の断面模式図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 ＳＯＤ膜を熱処理する際に使用する拡散炉の概略を示す断面図である。 第１の改質工程、第１の改質停止工程、及び第１のアニール工程におけるガス供給のタイミングチャートである。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 第２の改質工程、第２の改質停止工程、及び第２のアニール工程におけるガス供給のタイミングチャートである。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 図１１に示す構造体の平面模式図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。 導電膜が形成された製造途中の半導体装置の断面模式図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。 図１８に示す構造体の平面模式図である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。 本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。 フーリエ変換赤外分光法により得られた絶縁膜のスペクトルを示す図である。 図２２に示すサンプル１，２の絶縁膜のエッチング時間に対するエッチング量を示す図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置のメモリセル領域を模式的に示す斜視図であり、図２は、図１に示す半導体装置の平面模式図である。図１及び図２では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル領域を示す。また、図１及び図２は、ピラー１３、ビット線１４、及びワード線１５の位置関係を説明するための図であるので、この説明に不要な構成要素の図示を省略する。
始めに、図１及び図２を参照して、半導体装置１０に設けられた半導体基板１１に形成された複数のピラー１３、ビット線１４、ワード線１５、及びキャパシタ１６の位置関係について簡単に説明し、その後、図３及び図４を参照して、半導体装置１０のメモリセル領域の断面構造について説明する。
図１及び図２を参照するに、半導体装置１０は、複数のピラー１３、ビット線１４、ワード線１５、及びキャパシタ１６等を有する。
複数のピラー１３は、半導体基板１１の表面側から、第１の方向であるＹ方向に延在する複数の第１の溝１７と、第２の方向であるＸ方向に延在する複数の溝を有する第２の溝１８とを半導体基板１１に加工することで形成される突出部である。複数のピラー１３は、第１及び第２の溝１７，１８に囲まれている。
図２に示すように、Ｘ方向に配置された複数のピラー１３によりピラー群１９が構成されている。このピラー群１９は、複数設けられている。
複数のピラー１３は、Ｘ方向とＹ方向とを共に２Ｆ（Ｆは、露光装置の解像限界等に応じて設定される設計ルールの寸法）のピッチでマトリックス状に配置されている。つまり、複数のピラー１３は、４Ｆ２型のレイアウトで配置されている。複数のピラー１３の形状は、例えば、四角柱とすることができる。以下、四角柱とされた複数のピラー１３を設けた場合を例に挙げて説明する。
ビット線１４は、半導体基板１１に形成され、Ｙ方向に延在する第１の溝１７に埋め込まれている。ビット線１４は、半導体基板１１とは電気的に絶縁されている。
ワード線１５は、ビット線１４と絶縁された状態で、ビット線１４の上方に設けられている。ワード線１５は、Ｘ方向に延在するように形成されている。これにより、平面視した状態において、ビット線１４とワード線１５とは直交している。なお、ワード線１５の具体的な構成については、図１〜図３を参照して後述する。
キャパシタ１３は、ピラー１３の上端に配置された上部不純物拡散領域２８（図３参照）上に設けられている。
図３は、図２に示す半導体装置のＡ−Ａ線方向の断面模式図であり、図４は、図２に示す半導体装置のＢ−Ｂ線方向の断面模式図である。図３及び図４において、図１及び図２に示す半導体装置１０と同一構成部分には同一符号を付す。
ここで、図３及び図４を参照して、半導体装置１０の構成について説明する。
始めに、図３に示す半導体装置１０の構成要素について説明し、次いで、図４に示す半導体装置１０の構成要素について説明する。
図３を参照するに、半導体装置１０は、先に位置関係を説明した半導体基板１１、複数のピラー１３、ビット線１４、ワード線１５、キャパシタ１６、第１の溝１７、及び第２の溝１８の他に、第３の絶縁膜２１と、ビットコンタクト２２と、下部不純物拡散領域２３と、第４の絶縁膜であるライナー膜２５と、接続部２６と、第２の絶縁膜２７と、上部不純物拡散領域２８とを有する。
第３の絶縁膜２１は、ビット線１４の形成領域に対応する第１の溝１７の底部のうち、ビットコンタクト２２の形成領域を除いた部分の第１の溝１７の底部を覆うように設けられている。第３の絶縁膜２１は、半導体基板１１とビット線１４との間を絶縁するための膜である。
ビットコンタクト２２は、第１の溝１７の底部の一方の内壁に設けられている。ビットコンタクト２２は、ピラー１３の下部側面と接触している。ビットコンタクト２２は、下部不純物拡散領域２３と同じ第１の導電型不純物を含んでいる。第１の導電型不純物としては、例えば、Ｎ型不純物（例えば、Ａｓ）を用いることができる。
下部不純物拡散領域２３は、ビットコンタクト２２が配置された部分のピラー１３に形成されている。つまり、下部不純物拡散領域２３は、ピラー１３の下部に形成されている。下部不純物拡散領域２３は、ソース領域又はドレイン領域として機能する領域である。
図１及び図２で説明したビット線１４は、ビットコンタクト２２及び第３の絶縁膜２１が形成された部分の第１の溝１７を充填するように設けられている。これにより、ビット線１４は、ビットコンタクト２２を介して、下部不純物拡散領域２３と電気的に接続されている。
ライナー膜２５は、ビット線１４と第２のＳＯＤ膜２７との間に位置する部分の第１の溝１７の側面と、ビット線１４、第３の絶縁膜２１、及びビットコンタクト２２の上端とを覆うように設けられている。ライナー膜２５は、ビット線１４と接続部２６との間を電気的に絶縁するための膜である。ライナー膜２５としては、例えば、窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜）を用いることができる。
接続部２６は、ライナー膜２５が形成された部分の第１の溝１７に設けられている。図２に示すように、接続部２６は、後述する第１及び第２のゲート電極３６，３７間に設けられており、第１のゲート電極３６と第２のゲート電極３７とを電気的に接続している。接続部２６は、第１及び第２のゲート電極３６，３７間に複数設けられている。接続部２６は、ワード線１５と一体的に構成されている。
このように、第１のゲート電極３６と第２のゲート電極３７とを電気的に接続する接続部２６を複数設けることで、第１及び第２のゲート電極３６，３７の厚さが薄い場合でもワード線１５の抵抗値を低くすることが可能となる。
これにより、ワード線１５のドライバ回路（図示せず）から離れた位置に配置されたメモリセルを正常に動作させることが可能となるため、４Ｆ２型のレイアウトで縦型ＭＯＳトランジスタを配置することができる。
また、ワード線１５の抵抗値が低くなることで、第１及び第２のゲート電極３６，３７の長さを長くすることが可能となり、半導体装置１０の高集積化を図ることができる。
図３を参照するに、第２の絶縁膜２７は、キャパシタ１６と接続部２６との間に位置する部分の第１の溝１７に設けられている。第２の絶縁膜２７は、埋め込み特性に優れたスピンナ法によって形成した塗布系の絶縁膜であるＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を異常酸化しないように改質された膜である。ここでの異常酸化とは、高温（例えば、５５０度以上）でＳＯＤ膜の改質を行った際、ＳＯＤ膜の表面のみ改質され、ＳＯＤ膜の内部が改質されない現象をいう。よって、第２の絶縁膜２７を構成するＳＯＤ膜は、該ＳＯＤ膜全体が改質されている。
このように、接続部２６上に位置する第１の溝１７に、第２の絶縁膜２７の母材として埋め込み特性に優れたＳＯＤ膜を埋め込むことで、キャパシタ１６と接続部２６との間に位置する部分の第２の絶縁膜２７にボイド（図示せず）が発生することなくなるため、第２の絶縁膜２７のボイドに起因するショートの発生を防止することができる。
第２の絶縁膜２７の母材となるＳＯＤ膜の材料としては、例えば、ポリシラザンを用いるとよい。ポリシラザンは、シラザン型重合体とも呼ばれる高分子材料であり、−（ＳｉＨ２−ＮＨ）−を基本構造としている。ポリシラザンは、例えば、キシレン、ジ−ｎ−ブチルエーテル等の溶媒に溶かして使用される。ポリシラザンよりなるＳＯＤ膜は、４００℃以上の温度でスチーム酸化することで、改質される膜である。
上部不純物拡散領域２８は、複数のピラー１３の上端に形成されている。上部不純物拡散領域２８は、下部不純物拡散領域２３と同じ第１導電型不純物をピラー１３の上端にドーピングすることで形成される。上部不純物拡散領域２８は、ソース領域又はドレイン領域として機能する領域である。
なお、上部不純物拡散領域２８の上面は、加工前の半導体基板１１の表面１１ａに相当する面である。
ここで、図３に示すキャパシタ１６の構造について説明する。
図３を参照するに、キャパシタ１６は、下部電極と、誘電体膜と、上部電極とが順次積層された構成とされている。キャパシタ１６は、上部不純物拡散領域２８上に設けられている。下部電極は、上部不純物拡散領域２８と電気的に接続されている。
なお、キャパシタ１６と上部不純物拡散領域２８との間に、コンタクトプラグ（図示せず）を設け、コンタクトプラグを介して、キャパシタ１６と上部不純物拡散領域２８とを電気的に接続してもよい。また、キャパシタ１６の構造は、図３に示す構造に限定されない。
図４を参照するに、半導体装置１０は、図１及び図２においてビット線１４に対する位置関係を説明したワード線１５の他に、さらに、ゲート絶縁膜３１と、サイドウォール膜３２と、第５の絶縁膜３４とを有する。
ゲート絶縁膜３１は、第２の溝１８の側面及び底面を覆うように設けられている。ここでの第２の溝１８の側面とは、ピラー１３の側面１３ａ，１３ｂ、及びピラー１３上に形成され、ピラー１３の側面１３ａ，１３ｂと同一平面上に配置された上部不純物拡散領域２８の側面のことである。
ここで、図１、図２、及び図４を参照して、ワード線１５の構成について説明する。
図１及び図２に示すように、ワード線１５は、第１のゲート電極３６と、第２のゲート電極３７と、接続部３８とを有する。
図１、図２、及び図４を参照するに、第１のゲート電極３６は、ピラー群１９の第１の側面１９ａ（図２参照）のうち、上部不純物拡散領域２８を除いた部分のピラー群１９の第１の側面１９ａに形成されたゲート絶縁膜３１に設けられている。これにより、第１のゲート電極３６は、半導体基板１１及びピラー１３とは電気的に絶縁されている。
なお、ピラー群１９の第１の側面１９ａとは、複数のピラー１３の側面１３ａにより構成される面である。
図１、図２、及び図４を参照するに、第２のゲート電極３７は、図２に示すピラー群１９の第２の側面１９ｂ（ピラー群１９の第１の側面１９ａの反対側に位置する側面）のうち、上部不純物拡散領域２８を除いた部分のピラー群１９の第２の側面１９ｂに形成されたゲート絶縁膜３１に設けられている。これにより、第２のゲート電極３７は、半導体基板１１及びピラー１３とは電気的に絶縁されている。
なお、ピラー群１９の第２の側面１９ｂとは、複数のピラー１３の側面１３ｂにより構成される面である
図１及び図２を参照するに、接続部３８は、第１及び第２のゲート電極３６，３７の端部に設けられており、第１のゲート電極３６と第２のゲート電極３７とを電気的に接続している。接続部３８は、第１及び第２のゲート電極３６，３７と一体的に構成されている。接続部３８は、第１及び第２のゲート電極３６，３７に所定の電位を付与するドライバ回路（図示せず）と電気的に接続されている。
図１に示すように、第１及び第２のゲート電極３６，３７の上端３６ａ，３７ａは、接続部２６の上端２６ａよりも高い位置に配置されている。
このように、ワード線１５を構成する第１及び第２のゲート電極３６，３７の上端３６ａ，３７ａの位置を、接続部２６の上端２６ａの位置よりも上方に配置することで、第１及び第２のゲート電極３６，３７が接続部２６の面（第１及び第２のゲート電極３６，３７と対向する部分の接続部２６の面）全体と接触すると共に、第１及び第２のゲート電極３６，３７の断面積が増加するため、ワード線１５の抵抗値を小さくすることができる。
次に、図４を参照して、サイドウォール膜３２について説明する。サイドウォール膜３２は、第２の溝１８に形成されたゲート酸化膜３１のうち、第１及び第２のゲート電極３６，３７の形成位置よりも上方に配置された部分のゲート酸化膜３１に設けられている。
第５の絶縁膜３４は、第１及び第２のゲート電極３６，３７、及びサイドウォール膜３２が形成された第２の溝１８を埋め込むように配置されている。
本実施の形態の半導体装置によれば、接続部２６上に位置する第１の溝１７に、第２の絶縁膜２７の母材として埋め込み特性に優れたＳＯＤ膜を埋め込むことで、キャパシタ１６と接続部２６との間に位置する部分の第２の絶縁膜２７にボイド（図示せず）が発生することなくなるため、第２の絶縁膜２７のボイドに起因するショートの発生を防止することができる。
なお、第２の溝１８の形状を、後述する図１９に示すような形状とし、第２の溝１８の最外周部に平面視額縁形状とされたダミーパターン７３（図１９参照）を設けてもよい。
ダミーパターン７３は、縦型トランジスタの動作に寄与しない配線層である。このようなダミーパターンを設ける場合には、回路の誤動作防止の目的から、半導体装置１０の動作時にダミーパターン７３を接地電位等の固定電位に設定することができる。
図５、図６、図９、図１１、図１３、図１４、図１５、図１７、図１８、図２０、及び図２１は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図７は、ＳＯＤ膜を熱処理する際に使用する拡散炉の概略を示す断面図であり、図８は、第１の改質工程、第１の改質停止工程、及び第１のアニール工程におけるガス供給のタイミングチャートである。図１０は、第２の改質工程、第２の改質停止工程、及び第２のアニール工程におけるガス供給のタイミングチャートである。図１２は、図１１に示す構造体の平面模式図である。図１６は、導電膜が形成された製造途中の半導体装置の断面模式図である。図１８に示す構造体の平面模式図である。
なお、図５、図６、図９、図１３、図１６は、図２に示すＡ−Ａ線方向の断面に対応する図であり、図１１、図１４、及び図１５は、図１２に示す構造体のＣ−Ｃ線方向の断面に対応した図であり、図１７、図１８、図２０、図２１は、図２及び図１２に示すＢ−Ｂ線方向の断面に相当する図である。
また、図１１では、第１の溝１７、第２の溝１８、及びピラー１３の位置関係が明確となるように、説明に不要な構成要素の図示を省略する。さらに、図５〜図２１において、図１〜図４に示す半導体装置１０と同一構成部分には同一符号を付す。
次に、図５〜図２１を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図５に示す工程では、半導体基板１１の表面１１ａに、第１の溝１７の形成領域に対応する部分の半導体基板１１の表面１１ａを露出する開口部４２を有したハードマスク層４１を形成する。
半導体基板１１としては、例えば、Ｐ型のシリコンウェハを用いることができる。また、ハードマスク層４１としては、例えば、窒化シリコン膜（具体的には、Ｓｉ３Ｎ４膜）を用いることができる。
次いで、異方性エッチング（例えば、ドライエッチング）により、ハードマスク層４１を介して、半導体基板１１をエッチングすることで、複数の第１の溝１７を形成する（第１の溝形成工程）。
第１の溝１７は、先に説明した図２に示すように、Ｙ方向（第１の方向）に延在するように形成する。第１の溝１７は、アスペクト比の高い溝である。
半導体基板１１の表面１１ａを基準とした第１の溝１７の深さＤは、例えば、２５０ｎｍとすることができる。また、第１の溝１７の幅、及び第１の溝１７の間隔は、例えば、４５ｎｍとすることができる。
次いで、第１の溝１７の側面及び底面を覆う第３の絶縁膜２１（例えば、ＳｉＯ２膜）を形成し、その後、第３の絶縁膜２１に、ビットコンタクト２２の形成領域に対応する部分の第１の溝１７の側面を露出する開口部（図示せず）を形成する。
次いで、公知の手法により、ビットコンタクト２２の形成領域に対応する部分の半導体基板１１の側面に、第１の導電型不純物を含むビットコンタクト２２を形成する（ビットコンタクト形成工程）。
ビットコンタクト２２は、第３の絶縁膜２１を貫通するように形成される。ビットコンタクト２２としては、例えば、第１の導電型不純物としてＮ型不純物（例えば、Ａｓ）がドープされたポリシリコン膜を用いることができる。
次いで、第３の絶縁膜２１及びビットコンタクト２２が形成された第１の溝１７のうち、ビット線１４の形成領域に対応する部分の第１の溝１７に、ビット線１４を形成する（ビット線形成工程）。
具体的には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｔｉ（チタン）膜と、ＴｉＮ（窒化チタン）膜と、Ｗ（タングステン）膜とを順次積層させた積層膜で第１の溝１７を埋め込み、その後、該積層膜をエッチバックすることで、ビット線１４を形成する。
この際、ＣＶＤ装置の成膜時の加熱により、ビットコンタクト２２に含まれる第１の導電型不純物であるＮ型不純物（例えば、Ａｓ）が半導体基板１１に拡散するため、第１の溝１７の一方の側面に下部不純物拡散領域２３が形成される（下部不純物拡散領域形成工程）。
その後、ビット線１４よりも上方に位置する部分の第３の絶縁膜２１を除去する。
なお、第３の絶縁膜形成工程（第３の絶縁膜２１を形成する工程）は、上記説明した第１の溝１７の側面及び底面を覆う第３の絶縁膜２１（例えば、ＳｉＯ２膜）を形成し、その後、第３の絶縁膜２１に、ビットコンタクト２２の形成領域に対応する部分の第１の溝１７の側面を露出する開口部（図示せず）を形成する工程と、ビット線１４よりも上方に位置する部分の第３の絶縁膜２１を除去する工程とを含む。
次いで、図６に示す工程では、第１の溝１７に第４の絶縁膜であるライナー膜２５を形成する（第４の絶縁膜形成工程）。
ライナー膜２５は、第１の溝１７の側面、第３の絶縁膜２１の上端面、ビットコンタクト２２の上端面、及びビット線１４の上端面を覆うように形成する。ライナー膜２５としては、例えば、Ｓｉ３Ｎ４膜を用いることができる。
次いで、スピンナ法により、絶縁性を有した第１のＳＯＤ膜４４（後述する第１の絶縁膜４５の母材）を第１の溝１７に埋め込む（第１のＳＯＤ膜形成工程）。第１のＳＯＤ膜４４は、スピンコート装置（塗布装置）を用いて形成する。
なお、図６では、第１の溝１７の一部に第１のＳＯＤ膜４４が埋め込まれた状態を図示しているが、この段階の第１のＳＯＤ膜４４は、第１の溝１７を充填している。
このように、埋め込み特性に優れた第１のＳＯＤ膜４４を第１の絶縁膜４５の母材として、アスペクト比の高い第１の溝１７に埋め込むことで、ボイドの発生を抑制できる。
第１のＳＯＤ膜４４の材料としては、例えば、ポリシラザンを用いるとよい。ポリシラザンは、シラザン型重合体とも呼ばれる高分子材料であり、−（ＳｉＨ２−ＮＨ）−を基本構造としている。ポリシラザンは、キシレンやジ−ｎ−ブチルエーテル等の溶媒に溶かして使用される。上記ポリシラザンには、水素がメトキシ基等の官能基によって置換された物質も含まれる。
なお、本実施の形態では、第１のＳＯＤ膜４４の材料としてポリシラザンを用いた場合を例に挙げて説明する。
次いで、拡散炉を用いて、高温で、第１の溝１７に埋め込まれた第１のＳＯＤ膜４４を改質させることで、第１のＳＯＤ膜４４を異常酸化させて、第１の絶縁膜４５を形成する（第１の改質工程）。
ここでの異常酸化とは、高温（例えば、５５０度以上）でＳＯＤ膜の改質を行った際、ＳＯＤ膜の表面のみ改質され、ＳＯＤ膜の内部が改質されない現象をいう。よって、第１の改質工程では、５５０度以上の温度で改質を行う。
次いで、第１の改質工程後に、第１の改質工程で使用した拡散炉内における第１のＳＯＤ膜４４の改質に必要なプロセスガスを希薄することで、第１のＳＯＤ膜４４の改質を停止させる（第１の改質停止工程）。
次いで、第１の改質停止工程後に、第１の改質停止工程で使用した拡散炉を用いて、水蒸気を含まない雰囲気中で、第１の絶縁膜４５をアニールする（第１のアニール工程）。
次いで、第１のアニール工程の終了後、第１の絶縁膜４５をエッチバックすることで、図６に示すように、導体の形成領域Ｅ（導体である接続部２６の形成領域）に対応する部分の第１の溝１７に所定の厚さＥとされた第１の絶縁膜４５が形成される。所定の厚さＥは、例えば、４０ｎｍにすることができる。
ここで、第１の改質工程、第１の改質停止工程、及び第１のアニール工程について詳しく説明する前に、第１の改質工程、第１の改質停止工程、及び第１のアニール工程で使用する拡散炉５０の構成について説明する。
図７を参照するに、拡散炉５０は、バッチ式縦型拡散炉であり、プロセスチューブ５１と、ウェハボート５２と、上部ガス供給管５４と、下部ガス供給管５５と、排気口５７と、水蒸気発生源５８と、ヒーター５９とを有する。
プロセスチューブ５１は、複数の半導体基板１１を収容したウェハボート５２を収容すると共に、半導体基板１１を熱処理するための処理室である。プロセスチューブ５１は、下端が開放端とされた中空円筒形状とされている。プロセスチューブ５１の材料としては、例えば、石英ガラスを用いることができる。
ウェハボート５２は、縦方向に複数の半導体基板１１（例えば、改質されていない第１のＳＯＤ膜４４が形成された半導体基板１１）を収容可能な構成とされている。ウェハボート５２は、プロセスチューブ５１内に収容されている。ウェハボート５２は、図示していない昇降装置により、プロセスチューブ５１に対して昇降可能な構成とされている。
上部ガス供給管５４は、プロセスチューブ５１の底部側に位置する側壁に形成された導入口（図示せず）を介して、プロセスチューブ５１の上部まで引き回されている。上部ガス供給管５４の一方の端部には、供給口５４ａが形成されている。供給口５４ａは、プロセスチューブ５１の上部に配置されている。
上部ガス供給管５４の他方の端部は、Ｎ２ガス及びＯ２ガスが混合されたパージガスが供給される第１の供給管６１と接続されると共に、第２の供給管６２を介して、水蒸気発生源５８と接続されている。
供給口５４ａは、プロセスチューブ５１の上部に、パージガス及び水蒸気発生源５８から供給されたプロセスガスを供給する。
ここでのプロセスガスとは、Ｈ２ガス及びＯ２ガスのことであり、水蒸気発生源５８内で行われる白金触媒作用によって、Ｈ２ガス及びＯ２ガスは水蒸気（スチーム）に変換されて、プロセスチューブ５１内に供給される。
下部ガス供給管５５は、プロセスチューブ５１の底部に設けられている。下部ガス供給管５５は、不活性ガス供給源（図示せず）と接続されている。下部ガス供給管５５は、プロセスチューブ５１の底部から、不活性ガス供給源から供給される不活性ガス（例えば、Ｎ２等）をプロセスチューブ５１の内部に供給する。このプロセスチューブ５１内に供給された不活性ガスは、上部ガス供給管５４から供給されるプロセスガスがプロセスチューブ５１の外部に漏れることを防止すると共に、プロセスガスによるプロセスチューブ５１の底面の腐食を防止するためのガスである。
排気口５７は、プロセスチューブ５１の底部側の側壁に設けられている。排気口５７は、プロセスチューブ５１内の圧力を調整するためのスロットルバルブ（図示せず）を介して、排気装置（図示せず）と接続されている。排気口５７は、供給口５４ａから供給され、排気口５７に向かって流動するプロセスガスを、プロセスチューブ５１の外部に排気するためのものである。
水蒸気発生源５８は、Ｎ２ガス、Ｏ２ガス、及びＨ２ガスが供給される装置である。水蒸気発生源５８は、白金触媒作用によって、Ｈ２ガス及びＯ２ガスを水蒸気（スチーム）に変換するための装置である。
ヒーター５９は、プロセスチューブ５１の外周を包囲するように配置されている。ヒーター５９は、プロセスチューブ５１内に供給されたプロセスガスを所定の温度に加熱するためのものである。
上記構成とされた拡散装置５０では、ウェハボート５２に支持された半導体基板１１間の隙間を、ヒーター５９により所定の温度に加熱された水蒸気が通過する際、該プロセスガスがＳＯＤ膜を構成するポリシラザンに作用することで、酸化シリコンを主成分とする固体の膜となるようにＳＯＤ膜を改質させる。
次に、図８を参照して、図７に示す拡散炉５０を用いて行う、第１の改質工程、第１の改質停止工程、及び第１のアニール工程について具体例を挙げて説明する。なお、図８では、プロセスガスとしてＨ２ガス及びＯ２ガスを用いると共に、キャリアガス及びパージガスとしてＮ２ガスを用いた場合を例に挙げて説明する。
図８に示す第１の熱処理工程の処理が開始されると、ロードロックチャンバー（図示せず）からウェハボート５２に、改質されていない第１のＳＯＤ膜４４が形成された複数の半導体基板１１が配置されると共に、排気口５７を介して、１５０℃の温度（入炉温度）に保持されたプロセスチューブ５１内に残留した残留物（例えば、ガス）を排気する。
次いで、昇降装置（図示せず）により、複数の半導体基板１１が載置されたウェハボート５２をプロセスチューブ５１内に移動させ、その後、ウェハボート５２を収容したプロセスチューブ５１内の温度が１５０℃に安定するまで待機する。
次いで、時刻Ｔ１では、プロセスチューブ５１内の圧力を５０Ｔｏｒｒに減圧しながら、プロセスチューブ５１内にＯ２ガスを供給すると共に、ヒーター５９によりプロセスチューブ５１内の温度を上昇させる。Ｏ２ガスの流速は、例えば、１０〜２０ＳＬＭ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）とすることができる。また、開始時刻から時刻Ｔ１までの時間は、例えば、２時間とすることができる。
次いで、プロセスチューブ５１内の温度が６００℃に到達する時刻Ｔ２では、プロセスチューブ５１内の温度を６００℃に維持した状態で、プロセスチューブ５１内の圧力を４００Ｔｏｒｒまで上昇させる。
次いで、時刻Ｔ２から時刻Ｔ３までの間、プロセスチューブ５１内の温度を６００℃に維持した状態で、Ｏ２ガス及びＨ２ガス（例えば、流速が１０〜２０ＳＬＭ）を水蒸気発生源５８に供給して水蒸気を発生させ、上部ガス供給管５４を介して、該水蒸気をプロセスチューブ５１内に供給して、複数の半導体基板１１に形成された第１のＳＯＤ膜４４をスチーム酸化により改質し、異常酸化させることで第１の絶縁膜４５を形成する（第１の改質工程）。
上記第１の改質工程の処理時間（時刻Ｔ２から時刻Ｔ３までの間の時間）は、例えば、２時間とすることができる。
このように、６００℃という高温で第１のＳＯＤ膜４４を急激にスチーム酸化することで、第１のＳＯＤ膜４４が異常酸化するため、第１のＳＯＤ膜４４の表面近傍のみが改質され、第１のＳＯＤ膜４４の内部は改質されない。
そのため、第１の絶縁膜４５は、膜質が弱くかつ膜質が不安定となり、ウエットエッチング液（例えば、ＨＦ液）に対する耐性の劣る膜となる。
これにより、第１の絶縁膜４５は、ウエットエッチングレートが異常酸化されていないＳＯＤ膜よりも速いという特性を有する。
また、第１の絶縁膜４５は、異常酸化されているため、他の熱処理をされたとしても膜質が改質されることがない。
なお、ＳＯＤ膜は、４００℃以上の温度でスチーム酸化することで改質する膜である。また、ＳＯＤ膜は、低温（５５０℃未満）でのスチーム酸化を経ずに５５０℃以上の温度でスチーム酸化されると異常酸化する膜である。
次いで、時刻Ｔ３から時刻Ｔ４の間、プロセスガスの供給を停止すると共に、プロセスチューブ５１内にパージガスであるＮ２ガスを供給して、プロセスガスの濃度を希薄することで、第１のＳＯＤ膜４４の改質を停止させる（第１の改質停止工程）。
第１の改質停止工程の処理時間（時刻Ｔ３から時刻Ｔ４までの間の時間）は、例えば、３０分とすることができる。
なお、プロセスチューブ５１内の圧力を減圧し、プロセスチューブ５１内に残留したプロセスガスを排気することで、第１のＳＯＤ膜４４の改質を停止させてもよい。
次いで、時刻Ｔ４から時刻Ｔ５の間、プロセスチューブ５１内の圧力を常圧（大気圧）にすると共に、プロセスチューブ５１内にＮ２ガスを供給し、この状態（窒素雰囲気中）で、６００℃の温度で、第１の絶縁膜４５をアニール処理する（第１のアニール工程）。
上記第１のアニール工程の処理時間（時刻Ｔ４から時刻Ｔ５までの間の時間）は、例えば、３０分とすることができる。
次いで、時刻Ｔ５から時刻Ｔ６の間、プロセスチューブ５１内の温度を降下させることで、プロセスチューブ５１内の温度を６００℃から１５０℃まで低下させる。
時刻Ｔ５から時刻Ｔ６までの間の時間は、例えば、１５分とすることができる。
その後、プロセスチューブ５１内から半導体基板１１を取り出し、取り出した半導体基板１１の温度が室温になるまで冷却することで、処理は終了する。
次いで、図９に示す工程では、スピンナ法により、第２の絶縁膜２７の母材となる第２のＳＯＤ膜４６を第１の溝１７に埋め込む（第２のＳＯＤ膜形成工程）。第２のＳＯＤ膜４６は、スピンコート装置（塗布装置）を用いて形成する。
このように、埋め込み特性に優れた第２のＳＯＤ膜４４を、アスペクト比の高い第１の溝１７に埋め込むことで、第２の絶縁膜２７にボイドが発生することを防止できる。
第２のＳＯＤ膜４６の材料としては、先に説明した第１のＳＯＤ膜４４と同じ材料（本実施の形態の場合、ポリシラザン）を用いることができる。
なお、図９では、図示していないが、この段階では、第２のＳＯＤ膜４４は、ライナー膜２５を覆うように形成されている。
次いで、図７に示す拡散炉５０を用いて、水蒸気が発生した雰囲気中において、第１の改質工程の温度よりも低く、かつ異常酸化しない温度（５５０℃以下の温度）により、第１の溝１７に埋め込まれた第２のＳＯＤ膜４６を改質させる（第２の改質工程）。
第２の改質工程の温度は、例えば、４００〜５００℃の範囲にすることができる。
次いで、第２の改質工程後に、拡散炉５０内における第２のＳＯＤ膜４６の改質に必要なプロセスガスを希薄することで、第２のＳＯＤ膜４６の改質を停止させる（第２の改質停止工程）。
次いで、第２の改質停止工程後に、拡散炉５０を用いて、第２の改質工程の温度よりも高い温度（例えば、６００℃）で、かつ水蒸気を含まない雰囲気中で第２の絶縁膜２７をアニールする（第２のアニール工程）。
次いで、第２のアニール工程が終了後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、ライナー膜２５が露出するまで、改質された第２の絶縁膜２７の研磨を行う。これにより、図９に示す構造体が形成される。
次に、図１０を参照して、図７に示す拡散炉５０を用いて行う、第２の改質工程、第２の改質停止工程、及び第２のアニール工程について具体例を挙げて説明する。なお、図１０では、プロセスガスとしてＨ２ガス及びＯ２ガスを用いると共に、キャリアガス及びパージガスとしてＮ２ガスを用いた場合を例に挙げて説明する。
図１０に示す第２の熱処理工程の処理が開始されると、ロードロックチャンバー（図示せず）からウェハボート５２に、第２のＳＯＤ膜４６が形成された複数の半導体基板１１が載置されると共に、排気口５７を介して、１５０℃の温度（入炉温度）に保持されたプロセスチューブ５１内に残留した残留物（例えば、ガス）を排気する。
次いで、昇降装置（図示せず）により、複数の半導体基板１１が載置されたウェハボート５２をプロセスチューブ５１内に配置し、その後、ウェハボート５２を収容したプロセスチューブ５１内の温度が１５０℃に安定するまで待機する。
次いで、時刻Ｔ１では、プロセスチューブ５１内の圧力を５０Ｔｏｒｒに減圧しながら、プロセスチューブ５１内にＯ２ガスを供給すると共に、ヒーター５９によりプロセスチューブ５１内の温度を上昇させる。Ｏ２ガスの流速は、例えば、１０〜２０ＳＬＭ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）とすることができる。また、開始時刻から時刻Ｔ１までの時間は、例えば、２時間とすることができる。
次いで、プロセスチューブ５１内の温度が４００℃に到達する時刻Ｔ２では、プロセスチューブ５１内の温度を４００℃に維持した状態で、プロセスチューブ５１内の圧力を４００Ｔｏｒｒまで上昇させる。
次いで、時刻Ｔ２から時刻Ｔ３の間、プロセスチューブ５１内の温度を４００℃に維持した状態で、水蒸気発生源５８にＯ２ガス及びＨ２ガス（例えば、流速が１０〜２０ＳＬＭ）を供給して水蒸気を発生させ、該水蒸気をプロセスチューブ５１内に供給することでて、複数の半導体基板１１に形成された第２のＳＯＤ膜４６をスチーム酸化する。
つまり、ＳＯＤ膜が異常酸化する温度（５５０℃）よりも低い温度である４００℃で１回目の第２のＳＯＤ膜４６の改質が行われる。このため、１回目の改質処理で第２のＳＯＤ膜２７が異常酸化することはない。
第２のＳＯＤ膜４６の１回目の改質処理の時間（時刻Ｔ２から時刻Ｔ３までの間の時間）は、例えば、３０分とすることができる。
次いで、時刻Ｔ３から時刻Ｔ４の間、プロセスガス（この場合、Ｈ２ガス及びＯ２ガス）の供給を停止すると共に、プロセスチューブ５１内の圧力を常圧（大気圧）にする。
次いで、時刻Ｔ４から時刻Ｔ５の間、プロセスチューブ５１内にＯ２ガスを供給して、プロセスチューブ５１内を酸素雰囲気にする。この際、Ｏ２ガスの供給速度は、例えば、２０〜３０ＳＬＭとすることができる。時刻Ｔ４から時刻Ｔ５までの時間は、例えば、３０分とすることができる。
次いで、時刻Ｔ５から時刻Ｔ６の間、Ｏ２ガス及びＨ２ガス（例えば、流速が１０〜２０ＳＬＭ）を水蒸気発生源５８に供給して水蒸気を発生させ、該水蒸気をプロセスチューブ５１内に供給して、複数の半導体基板１１に形成された第２のＳＯＤ膜４６（一度、４００℃で改質されたＳＯＤ膜）をスチーム酸化することで、第２の絶縁膜２７を形成する。
つまり、一度、４００℃の温度で改質された第２のＳＯＤ膜４６を、ＳＯＤ膜が異常酸化する温度（５５０℃）よりも低い温度である５００℃で改質する。よって、２回目の改質処理で第２のＳＯＤ膜４６が異常酸化することはない。
上記第２のＳＯＤ膜４６の２回目の改質処理の時間（時刻Ｔ５から時刻Ｔ６までの間の時間）は、例えば、３０分とすることができる。
このように、ＳＯＤ膜が改質する温度の下限である４００℃で第２のＳＯＤ膜４６をスチーム酸化し、その後、ＳＯＤ膜が異常酸化する温度（５５０℃）よりも低い５００℃で第２のＳＯＤ膜４６をスチーム酸化することで、第２のＳＯＤ膜４６全体を改質して、第２の絶縁膜２７を緻密な膜にすることができる。
なお、上記２回の改質工程が、第２の改質工程に相当する工程である。
次いで、時刻Ｔ６から時刻Ｔ７の間、プロセスチューブ５１内へのプロセスガスの供給を停止すると共に、プロセスチューブ５１内にＮ２ガス（パージガス）を供給することでプロセスガスの濃度を希薄化させて、第２のＳＯＤ膜４６の改質を停止させる（第２の改質停止工程）。
この際、プロセスチューブ５１内の圧力を減圧させることで、排気口５７を介して、プロセスチューブ５１内に残留したガスを排気させてもよい。
次いで、時刻Ｔ７では、プロセスチューブ５１内の温度が６００℃となるように調整した後、プロセスチューブ５１内にＮ２ガスを供給し、第２の絶縁膜２７が形成された半導体基板１１を、窒素雰囲気中で３０分の時間、アニール処理する（第２のアニール工程）。
このように、第２の絶縁膜２７を、水蒸気雰囲気を用いた第２の改質処理よりも高温（６００℃）でアニール処理することで、第２の絶縁膜２７の膜質を均一にすることが可能となる。第２のアニール工程は、第１の改質処理を行う温度と同程度の高温に設定することが好ましい。
このような方法により形成された第２の絶縁膜２７は、第１の絶縁膜４５よりもウエットエッチング液（例えば、ＨＦ液）に対する耐性を高くすることができる。
次いで、時刻Ｔ８から時刻Ｔ９の間、プロセスチューブ５１内の温度を降下させることで、プロセスチューブ５１内の温度を６００℃から１５０℃まで低下させる。時刻Ｔ８から時刻Ｔ９までの間の時間は、例えば、５０分とすることができる。
その後、プロセスチューブ５１内から半導体基板１１を取り出し、取り出した半導体基板１１の温度が室温になるまで冷却することで処理は終了する。
図９に示す構造体を形成後、続く、図１１に示す工程では、図１２に示すように、複数のＸ方向延在溝６５と、一対のＹ方向延在溝６６，６７とを有した第２の溝１８を形成することで、第１及び第２の溝１７，１８に囲まれたピラー１３を複数形成する（ピラー形成工程）。
図１２に示すように、Ｘ方向延在溝６５は、Ｘ方向に延在する溝であり、Ｙ方向に延在する第１の溝１７と直交している。Ｙ方向延在溝６６は、Ｙ方向に延在する溝であり、ワード線１５の一方の端部側に位置する複数のＸ方向延在溝６５の端部を接続する溝である。
図１１に示すように、第２の溝１８は、ビット線１４上に配置された第３の絶縁膜２５を露出するように形成する。
上記構成とされた第２の溝１８は、例えば、ハードマスク層４１上に、第２の溝１８の形成領域に対応する部分のハードマスク層４１の上面を露出する開口部を有したエッチング用レジスト膜（図示せず）を形成し、次いで、該エッチング用レジスト膜をマスクとする異方性エッチング（例えば、ドライエッチング）により、ハードマスク層４１及び半導体基板１１をエッチングすることで形成する。その後、エッチング用レジスト膜は除去する。
次いで、図１３に示す工程では、ウエットエッチングにより、第１の絶縁膜４５を除去することで、第１の絶縁膜４５が配置された部分の第１の溝１７に、空間６８を形成する（第１の絶縁膜除去工程）。
この際、先に説明したように、第１の絶縁膜４５は、異常酸化されていない緻密な膜質とされた第２の絶縁膜２７よりもエッチングレートが速いため、第１の絶縁膜４４のみ選択的に除去される。また、第１の絶縁膜除去工程におけるウエットエッチングは、第１のＳＯＤ膜４４が除去された時点ですみやかに終了する。
上記ウエットエッチングにより、空間６８は、隣接するＸ方向延在溝６５を接続するよう形成される。言い換えれば、空間６８は、トンネル状に形成される。
上記ウエットエッチングに使用するエッチング液としては、例えば、室温（具体的には、２０℃〜３０℃）に設定された緩衝フッ酸溶液（具体的には、フッ化水素液（ＨＦ液）とフッ化アンモニウム（ＮＨ４Ｆ）液とを混合した溶液）を用いることができる。
次いで、図１４に示す工程では、半導体基板１１を熱酸化することで、第２の溝１８に露出された部分の半導体基板１１の面に、熱酸化膜（ＳｉＯ２膜）よりなるゲート酸化膜３１を形成する。ゲート酸化膜３１となる熱酸化膜の厚さは、例えば、３〜６ｎｍとすることができる。
なお、上記熱酸化膜を形成後、熱酸化膜の表面を窒化処理することで、ゲート酸化膜３１を形成してもよい。
次いで、図１５に示す工程では、図１５及び図１６に示すように、図１に示すワード線１５及び接続部２６の母材となる導電膜７１を、第２の溝１８及び空間６８に形成する（導電膜形成工程）。これにより、空間６８に、導電膜７１よりなる接続部２６が形成される（導体形成工程）。
上記導電膜７１は、例えば、低圧状態で成膜処理を行うＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて形成するとよい。このような装置を用いて導電膜７１を形成することで、導電膜６８を形成しにくい空間６８内にも導電膜７１を埋め込むことが可能となる。
また、導電膜７１としては、例えば、Ｔｉ膜と、ＴｉＮ膜と、Ｗ膜とを順次積層した積層膜を用いることができる。
また、上記導電膜形成工程では、第２の溝１８及び空間６８に導電膜７１を形成後、ワード線１５を構成する第１及び第２のゲート電極３６，３７の上端３６ａ，３７ａの位置が、接続部２６の上端２６ａの位置よりも上方に配置されるように、第２の溝１８に配置された導電膜７１をエッチバックして、導電膜７１の上端７１ａを接続部２６の上端２６ａよりも上方に配置する（導電膜エッチバック工程）。
このように、導電膜７１をエッチバックすることで、第１及び第２のゲート電極３６，３７が接続部２６の面（第１及び第２のゲート電極３６，３７と対向する部分の接続部２６の面）全体と接触すると共に、第１及び第２のゲート電極３６，３７の断面積が増加するため、ワード線１５の抵抗値を小さくすることができる。
また、第１及び第２のゲート電極３６，３７の上端の位置をピラー１３の上端に近い部分に配置することにより、ピラー１３の上端に第１の導電型不純物を浅く注入することで、上部不純物拡散領域２８を形成することが可能となるため、上部不純物拡散領域２８を容易に形成することができる。
なお、図１５に示すエッチバック後の第２の溝１８に配置された導電膜７１の厚さＦは、例えば、８０ｎｍとすることができる。
次いで、図１７に示す工程では、Ｘ方向延在溝６５に露出された部分のハードマスク層４１の面、及び半導体基板１１の面に、サイドウォール膜３２を形成する。このとき、Ｙ方向延在溝６６（図１７に図示せず）に露出された部分のハードマスク層４１の面、及び半導体基板１１の面にもサイドウォール膜３２が形成される。
具体的には、例えば、ＣＶＤ法により、第２の溝１８を覆うようにＳｉＯ２膜（例えば、厚さ１０ｎｍ）を形成した後、該ＳｉＯ２膜をエッチバックして、導電膜７１の上端の中央部に位置する部分のＳｉＯ２膜を除去することで、ＳｉＯ２膜よりなるサイドウォール膜３２を形成する。
次いで、図１８に示す工程では、図１８及び図１９に示すように、サイドウォール膜３２をマスクとする異方性エッチング（例えば、ドライエッチング）により、サイドウォール膜３２に覆われていない部分の導電膜７１を除去することで、第１のゲート電極３６、第２のゲート電極３７、及び接続部３８を有したワード線１５と、複数のワード線を囲むように配置され、平面視額縁形状とされたダミーパターン７３とを一括形成する（エッチング工程）。
この際、ゲート酸化膜３１が露出するまで導電膜７１をエッチングする。第１及び第２のゲート電極３６，３７は、Ｘ方向延在溝６５に配置された導電膜７１の中央部をエッチングにより除去し、これにより導電膜７１を２つに分割することで形成する。
これにより、図１９に示すように、第１のゲート電極３６は、Ｘ方向に配置された複数のピラー１３よりなるピラー群１９の第１の側面１９の第１の側面１９ａに形成され、第２のゲート電極３７は、ピラー群１９の第２の側面１９ｂに形成される。
ところで、上記異方性エッチングを、レジストマスクを介して行うことも考えられるが、導電膜７１上に微細な幅のレジストマスクを形成することは非常に困難である。
よって、上記説明したように、サイドウォール膜３２を異方性エッチングのマスクとして第１及び第２のゲート電極３６，３７を形成することで、レジストマスクを用いて第１及び第２のゲート電極３６，３７を形成した場合と比較して、容易に所望の厚さ（Ｘ方向の厚さ）とされた第１及び第２のゲート電極３６，３７を形成することができる。特に、設計ルールの寸法Ｆが５０nm以下の場合に有効である。
なお、導電膜形成工程及びエッチング工程よりなる工程がゲート電極形成工程である。
次いで、図２０に示す工程では、ワード線１５及びサイドウォール膜３２が形成された第２の溝１８を第５の絶縁膜３４で埋め込む。第５の絶縁膜３４としては、例えば、ＳｉＯ２膜やスピンナ法により形成された絶縁膜を用いることができる。第５の絶縁膜３４としてＳｉＯ２膜を用いる場合、第５の絶縁膜３４は、例えば、ＣＶＤ法で形成することができる。
次いで、図２１に示す工程では、ライナー膜２５及びハードマスク層４１を除去することで、複数のピラー１３の上端面を露出させる。
次いで、複数のピラー１３の上端に、第１の導電型不純物であるＮ型不純物（例えば、Ａｓ）をドーピングすることで上部不純物拡散領域２８を形成する（上部不純物拡散領域形成工程）。
次いで、半導体基板１の表面１１ａよりも上方に位置する部分のサイドウォール膜３２及び第５の絶縁膜３４を除去することで、図２１に示す構造体の半導体基板１１の表面１１ａ側を平坦な面にする。
その後、周知の手法により、図２１に示す構造体上に図４に示すキャパシタ１６を形成することで、図１〜図４に示す半導体装置１０が製造される。
なお、キャパシタ１６を形成する前に、キャパシタ１６と上部不純物拡散領域２８とを電気的に接続するコンタクトプラグ（図示せず）を形成してもよい。
また、キャパシタ１６は下部電極の外壁のみを電極として用いるペデスタル型の場合を示したが、下部電極の内壁のみを電極として用いるシリンダー型や、下部電極の外壁と内壁の双方を電極として用いるクラウン型としてもよい。
本実施の形態の半導体装置の製造方法によれば、接続部２６上に位置する部分の第１の溝１７を、スピンナ法により形成された第２の絶縁膜２７で埋め込むことで、第１の溝１７のアスペクト比が高い場合でも、第１の溝１７に埋め込まれた第２の絶縁膜２７にボイドが発生することがなくなるため、第２の絶縁膜２７のボイドに起因するショートの発生を防止できる。
また、異常酸化する温度（５５０℃以上）で第１のＳＯＤ膜４４を改質することで、第１のＳＯＤ膜４４の表面のみが改質され、内部が改質されないため、第１の絶縁膜４５は、第２の改質工程の熱の影響を受けて再度改質することがない。
また、第２のＳＯＤ膜４６を第１の改質工程の温度よりも低い温度（例えば、４００℃、５００℃）で段階的に改質して第２の絶縁膜２７を形成することにより、第２のＳＯＤ膜４６全体が改質されるため、第２の絶縁膜２７の膜質を、第１の絶縁膜４５の膜質よりも緻密にすることができる。
これにより、第２の絶縁膜２７を形成後、ウエットエッチングにより第１の絶縁膜４５を除去する際、第１の絶縁膜４５のみを選択的に除去することができるので、第１の絶縁膜４５が除去された空間に、所望の形状とされた接続部２６を形成することができる。
なお、本実施の形態では、第１の改質工程の処理温度を６００℃にした場合を例に挙げて説明したが、第１のＳＯＤ膜形成工程後、最初に５５０℃以上の温度により、第１のＳＯＤ膜４４をスチーム酸化してもよい。この場合、６００℃の温度でスチーム酸化した場合と同様な効果を得ることができる。
また、本実施の形態では、第２の改質工程を最初にできるだけ低い温度（４００℃）で第２のＳＯＤ膜２７をスチーム酸化し、次いで、これよりも高い温度（５００℃）で第２のＳＯＤ膜４６をスチーム酸化する場合を例に挙げて説明したが、４００〜５００℃の温度範囲において、第２のＳＯＤ膜４６をスチーム酸化する温度を任意に設定してもよい。
なお、第２の改質工程は、段階的に温度を上昇させることが好ましい。すなわち、最初にできるだけ低い温度（４００℃）で第２のＳＯＤ膜４６をスチーム酸化し、次いで、これよりも高い温度（５００℃）で第２のＳＯＤ膜４６をスチーム酸化することで（段階的に温度を上げてスチーム酸化することで）、ＨＦ液に対して耐性を有した膜にすることができる。本実施の形態では、２段階に分けて温度を段階的に上昇させる場合を例示したが、３段階以上に分けて温度を上昇させてもよい。
図２２は、フーリエ変換赤外分光法により得られた絶縁膜のスペクトルを示す図である。図２２では、縦軸が吸収度を示しており、横軸が波長を逆数とした波数を示している。なお、波数の値が１１００ｃｍ−１付近にあるピークは、シリコン（Ｓｉ）と酸素（Ｏ）とが結合したＳｉ−Ｏ結合に基づくものである。
ここで、図２２を参照して、フーリエ変換赤外分光法（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、図８に示す熱処理により改質されたＳＯＤ膜よりなる絶縁膜（以下、「サンプル１」という）と、図１０に示す熱処理により改質されたＳＯＤ膜よりなる絶縁膜（以下、「サンプル２」という）と、図８に示す熱処理がされた後に図１０に示す熱処理がされたＳＯＤ膜よりなる絶縁膜（以下、「サンプル３」という）とについて分析した結果について説明する。
図２２に示す測定結果から、サンプル１〜３では、熱処理による改質により、ＳＯＤ膜の組成がポリシラザンから酸化シリコン膜へと変化していくことが確認できた。
また、サンプル１の１１００ｃｍ−１付近におけるピークは、サンプル２の１１００ｃｍ−１付近におけるピークと比較して、高さが低く、かつ幅広形状とされていることから、Ｓｉ−Ｏ結合の強度が弱いことが確認できた。
また、サンプル３の１１００ｃｍ−１付近におけるピークは、サンプル１の１１００ｃｍ−１付近におけるピークと比較して、形状に明確な差はない。
このことから、サンプル１の絶縁膜は、改質途中の膜ではなく、改質の完了した膜であり、酸化シリコンとしての膜質もサンプル１のＳＯＤ膜と略等しいことが確認できた。
すなわち、サンプル１の絶縁膜に対して第２の熱処理条件を行った場合、サンプル２のＳＯＤ膜と同じ膜質にはならないことが確認できた。
一般的に、ＳＯＤ膜の膜質は、該ＳＯＤ膜が受ける全ての熱履歴によって決定される。そのため、例えば、上下方向に２つのＳＯＤ膜を積層させた場合、最初に形成した下層のＳＯＤ膜は、該ＳＯＤ膜の上層に形成されたＳＯＤ膜に加えられる熱処理の影響を受けてしまう。このため、例えば、下層に配置されたＳＯＤ膜の改質が途中で停止している場合には、下層に配置されたＳＯＤ膜よりなる絶縁膜の膜質が、上層に配置されたＳＯＤ膜よりなる絶縁膜の膜質と同じになってしまう。したがって、ウエットエッチングにより、上層に配置された絶縁膜をエッチングすることなく、下層に配置された絶縁膜のみを選択的にエッチングすることが困難となる。
本発明では、図２２に示す測定結果から、第１の熱処理工程で熱処理された第１のＳＯＤ膜４４（下層に配置されたＳＯＤ膜）の改質が完了しているため、第２のＳＯＤ膜２７に対して行われる第２の熱処理工程の影響により、改質が完了した第１のＳＯＤ膜４４が改質することがないことが確認できた。
図２３は、図２２に示すサンプル１，２の絶縁膜のエッチング時間に対するエッチング量を示す図である。
次に、図２３を参照して、サンプル１，２の絶縁膜のエッチング速度について説明する。なお、図２３では、室温（具体的には、２０℃〜３０℃）に設定された緩衝フッ酸溶液（具体的には、フッ化水素液（ＨＦ液）とフッ化アンモニウム（ＮＨ４Ｆ）液とを混合した溶液）を用いて、サンプル１の絶縁膜及びサンプル２の絶縁膜をエッチングした結果について図示する。
図２３に示す結果から、サンプル１の絶縁膜（異常酸化された膜）のエッチングレートは、サンプル２の絶縁膜（異常酸化されていない膜）のエッチングレートの２倍であることが分かった。
これにより、第２の絶縁膜２７の下方に配置された第１の絶縁膜４５（異常酸化した膜）を選択的に除去可能であることが確認できた。
ところで、本実施の形態の半導体装置１０に設けられた、第２の絶縁膜２７の替わりに、図示していないＨＤＰ−ＣＶＤ法（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ）を用いて形成した絶縁膜（酸化シリコン膜）を用いることが考えられる。
この場合、ＨＤＰ−ＣＶＤ法で形成した絶縁膜はＳＯＤ膜と比較して埋め込み特性が悪いため、第１の溝１７のアスペクト比が高い場合には、絶縁膜にボイドが形成されてしまい、ボイドを介してのショートが発生してしまう。
したがって、上記ＨＤＰ−ＣＶＤ法で形成した絶縁膜を用いるよりも、本実施の形態で説明した第２の絶縁膜２７を用いることが有効である。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法に適用可能である。
１０…半導体装置、１１…半導体基板、１１ａ…表面、１３…ピラー、１３ａ，１３ｂ…側面、１４…ビット線、１５…ワード線、１６…キャパシタ、１７…第１の溝、１８…第２の溝、１９…ピラー群、１９ａ…第１の側面、１９ｂ…第２の側面、２１…第３の絶縁膜、２２…ビットコンタクト、２３…下部不純物拡散領域、２５…ライナー膜、２６…接続部、２６ａ，３６ａ，３７ａ，７１ａ…上端、２７…第２の絶縁膜、２８…上部不純物拡散領域、３１…ゲート絶縁膜、３２…サイドウォール膜、３４…第５の絶縁膜、３６…第１のゲート電極、３７…第２のゲート電極、３８…接続部、４１…ハードマスク層、４２…開口部、４４…第１のＳＯＤ膜、４５…第１の絶縁膜、４６…第２のＳＯＤ膜、５０…拡散炉、５１…プロセスチューブ、５２…ウェハボート、５４…上部ガス供給管、４５…第１の絶縁膜、５４ａ…供給口、５５…下部ガス供給管、５７…排気口、５８…水蒸気発生源、５９…ヒーター、６１…第１の供給管、６２…第２の供給管、６５…Ｘ方向延在溝、６６…Ｙ方向延在溝、６８…空間、７１…導電膜、７３…ダミーパターン、Ｄ…深さ、Ｅ…所定の厚さ、Ｆ…厚さ、Ｇ…導体の形成領域

Claims (16)

  1. 半導体基板に、第１の方向に延在する第１の溝を形成する第１の溝形成工程と、
    前記第１の溝のうち、導体の形成領域に対応する部分の前記第１の溝に、第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込む第１のＳＯＤ膜形成工程と、
    前記第１のＳＯＤ膜形成工程後、水蒸気を発生させた雰囲気中において、高温で前記第１のＳＯＤ膜を改質することで第１の絶縁膜を形成する第１の改質工程と、
    前記第１の改質工程後、前記第１の絶縁膜上に位置する部分の前記第１の溝に、前記第１のＳＯＤ膜と同じ種類の膜である第２のＳＯＤ膜を埋め込む第２のＳＯＤ膜形成工程と、
    前記第２のＳＯＤ膜形成工程後、水蒸気を発生させた雰囲気中において、前記第１の改質工程の温度よりも低い温度で前記第２のＳＯＤ膜を改質して、第２の絶縁膜を形成する第２の改質工程と、
    前記第２の改質工程後に、ウエットエッチングにより、前記第１の絶縁膜を選択的に除去することで、前記第１の溝に空間を形成する第１の絶縁膜除去工程と、
    前記空間に前記導体を形成する導体形成工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１の改質工程では、前記第１のＳＯＤ膜を異常酸化させ、
    前記第２の改質工程では、前記第２のＳＯＤ膜を異常酸化させないことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２の改質工程は、温度を段階的に上げる工程を含み、各々の温度で水蒸気による改質が行われることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記第１及び第２のＳＯＤ膜がポリシラザンを材料とした膜であって、
    前記第１の改質工程を５５０℃以上の温度で行い、
    前記第２の改質工程を４００〜５００℃の温度で行うことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
  5. 前記第１の改質工程後に、前記第１のＳＯＤ膜の改質に必要なプロセスガスを希薄することで前記第１のＳＯＤ膜の改質を停止させる第１の改質停止工程と、
    前記第１の改質停止工程後に、水蒸気を含まない雰囲気中で前記第１の絶縁膜をアニールする第１のアニール工程と、を設けたことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
  6. 前記第２の改質工程後に、前記第２のＳＯＤ膜の改質に必要なプロセスガスを希薄することで前記第２のＳＯＤ膜の改質を停止させる第２の改質停止工程と、
    前記第２の改質停止工程後に、前記第２の改質工程よりも高い温度で、かつ、水蒸気を含まない雰囲気中で前記第２の絶縁膜をアニールする第２のアニール工程と、を設けたことを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
  7. 前記第２のアニール工程を前記第１の改質工程と同じ温度で行うことを特徴とする請求項６項記載の半導体装置の製造方法。
  8. 前記第１の溝形成工程と前記第１のＳＯＤ膜形成工程との間に、前記導体の形成領域と前記第１の溝の底面との間に位置する部分の前記第１の溝の側面及び底面に、第３の絶縁膜を形成する第３の絶縁膜形成工程と、
    前記第１の溝の側面のうち、一方の側面に設けられた前記第３の絶縁膜を貫通するように、第１の導電型不純物を含むビットコンタクトを形成するビットコンタクト形成工程と、
    前記第１の導電型不純物を前記半導体基板に拡散させることで、下部不純物拡散領域を形成する下部不純物拡散領域形成工程と、
    前記第３の絶縁膜が形成された部分の前記第１の溝に、前記ビットコンタクトと接触するようにビット線を形成するビット線形成工程と、
    前記ビット線上に位置する部分の前記第１の溝を覆うように、第４の絶縁膜を形成する第４の絶縁膜形成工程と、を設けたことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
  9. 前記第１の溝形成工程では、前記第１の溝を複数形成し、
    第１の絶縁膜除去工程の前に、前記半導体基板に、前記第１の方向に対して交差する第２の方向に延在すると共に、前記ビット線上に配置された前記第３の絶縁膜を露出する深さとされた第２の溝を複数形成することで、前記第１及び第２の溝に囲まれたピラーを複数形成するピラー形成工程を設けたことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第２の溝に前記第１及び第２のゲート電極の母材となる導電膜を、前記空間内を充填するように形成する導電膜形成工程と、
    エッチングにより前記導電膜の中央部を除去することで、前記導電膜を前記第１の方向に対して２つに分割して、前記第２の方向に配列された複数の前記ピラーよりなるピラー群の第１の側面のうち、前記第２の溝に対応する部分の前記第１の側面に、第１のゲート電極を形成すると共に、前記第１の側面の反対側に位置する前記ピラー群の第２の側面のうち、前記第２の溝に対応する部分の前記第２の側面に、第２のゲート電極を形成するゲート電極形成工程と、を有することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記導電膜形成工程と前記ゲート電極形成工程との間に、前記第１及び第２のゲート電極の上端の位置が前記導体の上端の位置よりも上方に配置されるように、前記第２の溝に配置された前記導電膜をエッチバックする導電膜エッチバック工程を有することを特徴とする請求項１０または１１記載の半導体装置の製造方法。
  12. 前記ゲート電極形成工程後に、複数の前記ピラーの上端に、第１の導電型不純物をドーピングすることで上部不純物拡散領域を形成する上部不純物拡散領域形成工程を設けたことを特徴とする請求項８ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
  13. 半導体基板に形成され、第１の方向に延在する複数の第１の溝と、
    前記第１の方向と交差する第２の方向に延在する複数の第２の溝と、
    前記第１及び第２の溝に囲まれた複数のピラーと、
    前記第２の方向に配列された複数の前記ピラーよりなるピラー群の第１の側面のうち、前記第２の溝の底部に位置する部分の前記ピラー群の第１の側面に配置され、前記半導体基板と電気的に絶縁された第１のゲート電極と、
    前記第１の側面の反対側に位置する前記ピラー群の第２の側面のうち、前記第２の溝の底部に位置する部分の前記ピラー群の第２の側面に配置され、前記半導体基板と電気的に絶縁された第２のゲート電極と、を備え、
    前記第１のゲート電極と前記第２のゲート電極との間に位置する部分の前記第１の溝に、前記半導体基板と電気的に絶縁されるように配置され、前記第１のゲート電極と前記第２のゲート電極とを電気的に接続する導体と、
    前記導体上に位置する部分の前記第１の溝を充填するように、スピンナ法により形成された塗布系の絶縁膜を設けたことを特徴とする半導体装置。
  14. 前記第１及び第２のゲート電極の上端の位置を、前記第１のゲート電極と前記第２のゲート電極とを電気的に接続する前記導体の上面の位置よりも上方に配置したことを特徴とする請求項１３記載の半導体装置。
  15. 前記導体の下方に位置する前記第１の溝の底部に、前記導体とは電気的に絶縁され、前記第１の方向に延在するビット線を有することを特徴とする請求項１３または１４記載の半導体装置。
  16. 前記ピラーの一方の側面に対応する部分に、前記ビット線と電気的に接続された下部不純物拡散領域と、
    前記ピラーの上端部に設けられた上部不純物拡散領域と、を有することを特徴とする請求項１３ないし１５のうち、いずれか１項記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101898653B1 (ko) 2012-05-10 2018-09-13 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US9847245B1 (en) 2016-06-16 2017-12-19 Samsung Electronics Co., Ltd. Filling processes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673884B1 (ko) * 2003-09-22 2007-01-25 주식회사 하이닉스반도체 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
JP2008078617A (ja) * 2006-08-25 2008-04-03 Canon Inc 構造体の製造方法
JP5466818B2 (ja) 2007-09-27 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941366B2 (en) 2013-12-25 2018-04-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method of semiconductor device

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