JP2011171500A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2011171500A JP2011171500A JP2010033673A JP2010033673A JP2011171500A JP 2011171500 A JP2011171500 A JP 2011171500A JP 2010033673 A JP2010033673 A JP 2010033673A JP 2010033673 A JP2010033673 A JP 2010033673A JP 2011171500 A JP2011171500 A JP 2011171500A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- insulating film
- sod
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 133
- 238000002407 reforming Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 52
- 238000009792 diffusion process Methods 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 50
- 238000012986 modification Methods 0.000 claims description 38
- 230000004048 modification Effects 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 26
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 26
- 238000000137 annealing Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 19
- 229920001709 polysilazane Polymers 0.000 claims description 13
- 239000012298 atmosphere Substances 0.000 claims description 11
- 238000007865 diluting Methods 0.000 claims 2
- 239000007789 gas Substances 0.000 description 78
- 239000003990 capacitor Substances 0.000 description 18
- 238000010438 heat treatment Methods 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000010926 purge Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- DURPTKYDGMDSBL-UHFFFAOYSA-N 1-butoxybutane Chemical compound CCCCOCCCC DURPTKYDGMDSBL-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003028 elevating effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000002835 absorbance Methods 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 125000000956 methoxy group Chemical group [H]C([H])([H])O* 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】第1の溝を埋め込み特性に優れたSOD膜で埋め込むことで、ショートの発生を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】第1の溝17に第1のSOD(Spin On Dielectric)膜を埋め込み、第1のSOD膜を高温で改質させることで第1の絶縁膜45を形成し、第1の絶縁膜45上に位置する部分の第1の溝17に、第1のSOD膜と同じ材料よりなる第2のSOD膜46を埋め込み、第1のSOD膜を改質させる温度よりも低い温度で、第2のSOD膜46を改質させることで、第2の絶縁膜27を形成し、その後、ウエットエッチングにより第1の絶縁膜45を除去する。
【選択図】図9
【解決手段】第1の溝17に第1のSOD(Spin On Dielectric)膜を埋め込み、第1のSOD膜を高温で改質させることで第1の絶縁膜45を形成し、第1の絶縁膜45上に位置する部分の第1の溝17に、第1のSOD膜と同じ材料よりなる第2のSOD膜46を埋め込み、第1のSOD膜を改質させる温度よりも低い温度で、第2のSOD膜46を改質させることで、第2の絶縁膜27を形成し、その後、ウエットエッチングにより第1の絶縁膜45を除去する。
【選択図】図9
Description
本発明は、半導体装置及びその製造方法に関する。
近年の半導体装置の微細化に伴い、チャネル長が所定の長さ(トランジスタを安定して動作することのできる長さ)よりも短くなると、短チャネル効果が発生するため、半導体装置を安定して正常に動作することが困難となる。
このような問題を解決する半導体装置として、半導体基板の表面側を加工することで形成されたピラーに、縦型トランジスタを設けた半導体装置が提案されている(例えば、特許文献1参照。)。
特許文献1記載の半導体装置では、平面視した状態において横方向と縦方向とで隣接するピラーの間隔が異なるように、複数のピラーを配置して、所定の方向において隣り合うように配置されたゲート電極を接触させることで、ワード線を構成している。
また、複数のピラーの周囲には、ピラーを形成するための交差する複数の溝が形成されており、該複数の溝には、絶縁膜が埋め込まれている。
また、複数のピラーの周囲には、ピラーを形成するための交差する複数の溝が形成されており、該複数の溝には、絶縁膜が埋め込まれている。
上記縦型トランジスタを備えた半導体装置は、半導体基板の表面における占有面積が小さく、4F2型(F;露光装置の解像限界等に応じて設定される設計ルールの寸法)のレイアウトを実現することが可能となる。また、トランジスタのオフ状態においてチャネル領域が完全空乏化するように設定すれば、オフ電流を低減することも可能となる。よって、縦型トランジスタは、微細化された半導体記憶装置(例えば、DRAM(Dynamic Random Access Memory))に適用することが有効である。
しかしながら、上述した特許文献1記載の半導体装置では、複数のピラーの周囲に形成された溝を埋め込む絶縁膜の膜質が脆弱な場合や、絶縁膜の埋め込み特性が悪く、絶縁膜にボイドが発生した場合には、ショートが発生してしまうという問題があった。
本発明の一観点によれば、半導体基板に、第1の方向に延在する第1の溝を形成する第1の溝形成工程と、前記第1の溝のうち、導体の形成領域に対応する部分の前記第1の溝に、第1のSOD(Spin On Dielectric)膜を埋め込む第1のSOD膜形成工程と、前記第1のSOD膜形成工程後、水蒸気を発生させた雰囲気中において、高温で前記第1のSOD膜を改質することで第1の絶縁膜を形成する第1の改質工程と、前記第1の改質工程後、前記第1の絶縁膜上に位置する部分の前記第1の溝に、前記第1のSOD膜と同じ種類の膜である第2のSOD膜を埋め込む第2のSOD膜形成工程と、前記第2のSOD膜形成工程後、水蒸気を発生させた雰囲気中において、前記第1の改質工程の温度よりも低い温度で前記第2のSOD膜を改質して、第2の絶縁膜を形成する第2の改質工程と、前記第2の改質工程後に、ウエットエッチングにより、前記第1の絶縁膜を選択的に除去することで、前記第1の溝に空間を形成する第1の絶縁膜除去工程と、前記空間に前記導体を形成する導体形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、導体上に位置する部分の第1の溝を、埋め込み特性に優れた第2のSOD(Spin On Dielectric)膜で埋め込むことで、第1の溝のアスペクト比が高い場合でも、第1の溝に埋め込まれた第2の絶縁膜にボイドが発生することがなくなるため、第2の絶縁膜のボイドに起因するショートの発生を防止できる。
また、高温で第1のSOD膜を改質することで、第1のSOD膜の表面のみが改質され、内部が改質されないため、第1の絶縁膜は、第2の改質工程の熱の影響を受けて再度改質することがない。
また、第2のSOD膜を第1の改質工程の温度よりも低い温度で改質して第2の絶縁膜を形成することにより、第2のSOD膜全体が改質されるため、第2の絶縁膜の膜質を、第1の絶縁膜の膜質よりも緻密にすることができる。
また、第2のSOD膜を第1の改質工程の温度よりも低い温度で改質して第2の絶縁膜を形成することにより、第2のSOD膜全体が改質されるため、第2の絶縁膜の膜質を、第1の絶縁膜の膜質よりも緻密にすることができる。
つまり、例えば、第1及び第2の絶縁膜を形成後、ウエットエッチングにより第1の絶縁膜を除去する際、第1の絶縁膜のみを選択的に除去することができる。
これにより第1の絶縁膜が除去された空間に、所望の形状とされた導体を形成することができる。
これにより第1の絶縁膜が除去された空間に、所望の形状とされた導体を形成することができる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置のメモリセル領域を模式的に示す斜視図であり、図2は、図1に示す半導体装置の平面模式図である。図1及び図2では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)のメモリセル領域を示す。また、図1及び図2は、ピラー13、ビット線14、及びワード線15の位置関係を説明するための図であるので、この説明に不要な構成要素の図示を省略する。
図1は、本発明の実施の形態に係る半導体装置のメモリセル領域を模式的に示す斜視図であり、図2は、図1に示す半導体装置の平面模式図である。図1及び図2では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)のメモリセル領域を示す。また、図1及び図2は、ピラー13、ビット線14、及びワード線15の位置関係を説明するための図であるので、この説明に不要な構成要素の図示を省略する。
始めに、図1及び図2を参照して、半導体装置10に設けられた半導体基板11に形成された複数のピラー13、ビット線14、ワード線15、及びキャパシタ16の位置関係について簡単に説明し、その後、図3及び図4を参照して、半導体装置10のメモリセル領域の断面構造について説明する。
図1及び図2を参照するに、半導体装置10は、複数のピラー13、ビット線14、ワード線15、及びキャパシタ16等を有する。
複数のピラー13は、半導体基板11の表面側から、第1の方向であるY方向に延在する複数の第1の溝17と、第2の方向であるX方向に延在する複数の溝を有する第2の溝18とを半導体基板11に加工することで形成される突出部である。複数のピラー13は、第1及び第2の溝17,18に囲まれている。
図2に示すように、X方向に配置された複数のピラー13によりピラー群19が構成されている。このピラー群19は、複数設けられている。
複数のピラー13は、X方向とY方向とを共に2F(Fは、露光装置の解像限界等に応じて設定される設計ルールの寸法)のピッチでマトリックス状に配置されている。つまり、複数のピラー13は、4F2型のレイアウトで配置されている。複数のピラー13の形状は、例えば、四角柱とすることができる。以下、四角柱とされた複数のピラー13を設けた場合を例に挙げて説明する。
複数のピラー13は、半導体基板11の表面側から、第1の方向であるY方向に延在する複数の第1の溝17と、第2の方向であるX方向に延在する複数の溝を有する第2の溝18とを半導体基板11に加工することで形成される突出部である。複数のピラー13は、第1及び第2の溝17,18に囲まれている。
図2に示すように、X方向に配置された複数のピラー13によりピラー群19が構成されている。このピラー群19は、複数設けられている。
複数のピラー13は、X方向とY方向とを共に2F(Fは、露光装置の解像限界等に応じて設定される設計ルールの寸法)のピッチでマトリックス状に配置されている。つまり、複数のピラー13は、4F2型のレイアウトで配置されている。複数のピラー13の形状は、例えば、四角柱とすることができる。以下、四角柱とされた複数のピラー13を設けた場合を例に挙げて説明する。
ビット線14は、半導体基板11に形成され、Y方向に延在する第1の溝17に埋め込まれている。ビット線14は、半導体基板11とは電気的に絶縁されている。
ワード線15は、ビット線14と絶縁された状態で、ビット線14の上方に設けられている。ワード線15は、X方向に延在するように形成されている。これにより、平面視した状態において、ビット線14とワード線15とは直交している。なお、ワード線15の具体的な構成については、図1〜図3を参照して後述する。
キャパシタ13は、ピラー13の上端に配置された上部不純物拡散領域28(図3参照)上に設けられている。
ワード線15は、ビット線14と絶縁された状態で、ビット線14の上方に設けられている。ワード線15は、X方向に延在するように形成されている。これにより、平面視した状態において、ビット線14とワード線15とは直交している。なお、ワード線15の具体的な構成については、図1〜図3を参照して後述する。
キャパシタ13は、ピラー13の上端に配置された上部不純物拡散領域28(図3参照)上に設けられている。
図3は、図2に示す半導体装置のA−A線方向の断面模式図であり、図4は、図2に示す半導体装置のB−B線方向の断面模式図である。図3及び図4において、図1及び図2に示す半導体装置10と同一構成部分には同一符号を付す。
ここで、図3及び図4を参照して、半導体装置10の構成について説明する。
始めに、図3に示す半導体装置10の構成要素について説明し、次いで、図4に示す半導体装置10の構成要素について説明する。
ここで、図3及び図4を参照して、半導体装置10の構成について説明する。
始めに、図3に示す半導体装置10の構成要素について説明し、次いで、図4に示す半導体装置10の構成要素について説明する。
図3を参照するに、半導体装置10は、先に位置関係を説明した半導体基板11、複数のピラー13、ビット線14、ワード線15、キャパシタ16、第1の溝17、及び第2の溝18の他に、第3の絶縁膜21と、ビットコンタクト22と、下部不純物拡散領域23と、第4の絶縁膜であるライナー膜25と、接続部26と、第2の絶縁膜27と、上部不純物拡散領域28とを有する。
第3の絶縁膜21は、ビット線14の形成領域に対応する第1の溝17の底部のうち、ビットコンタクト22の形成領域を除いた部分の第1の溝17の底部を覆うように設けられている。第3の絶縁膜21は、半導体基板11とビット線14との間を絶縁するための膜である。
ビットコンタクト22は、第1の溝17の底部の一方の内壁に設けられている。ビットコンタクト22は、ピラー13の下部側面と接触している。ビットコンタクト22は、下部不純物拡散領域23と同じ第1の導電型不純物を含んでいる。第1の導電型不純物としては、例えば、N型不純物(例えば、As)を用いることができる。
下部不純物拡散領域23は、ビットコンタクト22が配置された部分のピラー13に形成されている。つまり、下部不純物拡散領域23は、ピラー13の下部に形成されている。下部不純物拡散領域23は、ソース領域又はドレイン領域として機能する領域である。
下部不純物拡散領域23は、ビットコンタクト22が配置された部分のピラー13に形成されている。つまり、下部不純物拡散領域23は、ピラー13の下部に形成されている。下部不純物拡散領域23は、ソース領域又はドレイン領域として機能する領域である。
図1及び図2で説明したビット線14は、ビットコンタクト22及び第3の絶縁膜21が形成された部分の第1の溝17を充填するように設けられている。これにより、ビット線14は、ビットコンタクト22を介して、下部不純物拡散領域23と電気的に接続されている。
ライナー膜25は、ビット線14と第2のSOD膜27との間に位置する部分の第1の溝17の側面と、ビット線14、第3の絶縁膜21、及びビットコンタクト22の上端とを覆うように設けられている。ライナー膜25は、ビット線14と接続部26との間を電気的に絶縁するための膜である。ライナー膜25としては、例えば、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
接続部26は、ライナー膜25が形成された部分の第1の溝17に設けられている。図2に示すように、接続部26は、後述する第1及び第2のゲート電極36,37間に設けられており、第1のゲート電極36と第2のゲート電極37とを電気的に接続している。接続部26は、第1及び第2のゲート電極36,37間に複数設けられている。接続部26は、ワード線15と一体的に構成されている。
このように、第1のゲート電極36と第2のゲート電極37とを電気的に接続する接続部26を複数設けることで、第1及び第2のゲート電極36,37の厚さが薄い場合でもワード線15の抵抗値を低くすることが可能となる。
これにより、ワード線15のドライバ回路(図示せず)から離れた位置に配置されたメモリセルを正常に動作させることが可能となるため、4F2型のレイアウトで縦型MOSトランジスタを配置することができる。
また、ワード線15の抵抗値が低くなることで、第1及び第2のゲート電極36,37の長さを長くすることが可能となり、半導体装置10の高集積化を図ることができる。
これにより、ワード線15のドライバ回路(図示せず)から離れた位置に配置されたメモリセルを正常に動作させることが可能となるため、4F2型のレイアウトで縦型MOSトランジスタを配置することができる。
また、ワード線15の抵抗値が低くなることで、第1及び第2のゲート電極36,37の長さを長くすることが可能となり、半導体装置10の高集積化を図ることができる。
図3を参照するに、第2の絶縁膜27は、キャパシタ16と接続部26との間に位置する部分の第1の溝17に設けられている。第2の絶縁膜27は、埋め込み特性に優れたスピンナ法によって形成した塗布系の絶縁膜であるSOD(Spin On Dielectric)膜を異常酸化しないように改質された膜である。ここでの異常酸化とは、高温(例えば、550度以上)でSOD膜の改質を行った際、SOD膜の表面のみ改質され、SOD膜の内部が改質されない現象をいう。よって、第2の絶縁膜27を構成するSOD膜は、該SOD膜全体が改質されている。
このように、接続部26上に位置する第1の溝17に、第2の絶縁膜27の母材として埋め込み特性に優れたSOD膜を埋め込むことで、キャパシタ16と接続部26との間に位置する部分の第2の絶縁膜27にボイド(図示せず)が発生することなくなるため、第2の絶縁膜27のボイドに起因するショートの発生を防止することができる。
第2の絶縁膜27の母材となるSOD膜の材料としては、例えば、ポリシラザンを用いるとよい。ポリシラザンは、シラザン型重合体とも呼ばれる高分子材料であり、−(SiH2−NH)−を基本構造としている。ポリシラザンは、例えば、キシレン、ジ−n−ブチルエーテル等の溶媒に溶かして使用される。ポリシラザンよりなるSOD膜は、400℃以上の温度でスチーム酸化することで、改質される膜である。
上部不純物拡散領域28は、複数のピラー13の上端に形成されている。上部不純物拡散領域28は、下部不純物拡散領域23と同じ第1導電型不純物をピラー13の上端にドーピングすることで形成される。上部不純物拡散領域28は、ソース領域又はドレイン領域として機能する領域である。
なお、上部不純物拡散領域28の上面は、加工前の半導体基板11の表面11aに相当する面である。
なお、上部不純物拡散領域28の上面は、加工前の半導体基板11の表面11aに相当する面である。
ここで、図3に示すキャパシタ16の構造について説明する。
図3を参照するに、キャパシタ16は、下部電極と、誘電体膜と、上部電極とが順次積層された構成とされている。キャパシタ16は、上部不純物拡散領域28上に設けられている。下部電極は、上部不純物拡散領域28と電気的に接続されている。
なお、キャパシタ16と上部不純物拡散領域28との間に、コンタクトプラグ(図示せず)を設け、コンタクトプラグを介して、キャパシタ16と上部不純物拡散領域28とを電気的に接続してもよい。また、キャパシタ16の構造は、図3に示す構造に限定されない。
図3を参照するに、キャパシタ16は、下部電極と、誘電体膜と、上部電極とが順次積層された構成とされている。キャパシタ16は、上部不純物拡散領域28上に設けられている。下部電極は、上部不純物拡散領域28と電気的に接続されている。
なお、キャパシタ16と上部不純物拡散領域28との間に、コンタクトプラグ(図示せず)を設け、コンタクトプラグを介して、キャパシタ16と上部不純物拡散領域28とを電気的に接続してもよい。また、キャパシタ16の構造は、図3に示す構造に限定されない。
図4を参照するに、半導体装置10は、図1及び図2においてビット線14に対する位置関係を説明したワード線15の他に、さらに、ゲート絶縁膜31と、サイドウォール膜32と、第5の絶縁膜34とを有する。
ゲート絶縁膜31は、第2の溝18の側面及び底面を覆うように設けられている。ここでの第2の溝18の側面とは、ピラー13の側面13a,13b、及びピラー13上に形成され、ピラー13の側面13a,13bと同一平面上に配置された上部不純物拡散領域28の側面のことである。
ここで、図1、図2、及び図4を参照して、ワード線15の構成について説明する。
図1及び図2に示すように、ワード線15は、第1のゲート電極36と、第2のゲート電極37と、接続部38とを有する。
図1及び図2に示すように、ワード線15は、第1のゲート電極36と、第2のゲート電極37と、接続部38とを有する。
図1、図2、及び図4を参照するに、第1のゲート電極36は、ピラー群19の第1の側面19a(図2参照)のうち、上部不純物拡散領域28を除いた部分のピラー群19の第1の側面19aに形成されたゲート絶縁膜31に設けられている。これにより、第1のゲート電極36は、半導体基板11及びピラー13とは電気的に絶縁されている。
なお、ピラー群19の第1の側面19aとは、複数のピラー13の側面13aにより構成される面である。
なお、ピラー群19の第1の側面19aとは、複数のピラー13の側面13aにより構成される面である。
図1、図2、及び図4を参照するに、第2のゲート電極37は、図2に示すピラー群19の第2の側面19b(ピラー群19の第1の側面19aの反対側に位置する側面)のうち、上部不純物拡散領域28を除いた部分のピラー群19の第2の側面19bに形成されたゲート絶縁膜31に設けられている。これにより、第2のゲート電極37は、半導体基板11及びピラー13とは電気的に絶縁されている。
なお、ピラー群19の第2の側面19bとは、複数のピラー13の側面13bにより構成される面である
なお、ピラー群19の第2の側面19bとは、複数のピラー13の側面13bにより構成される面である
図1及び図2を参照するに、接続部38は、第1及び第2のゲート電極36,37の端部に設けられており、第1のゲート電極36と第2のゲート電極37とを電気的に接続している。接続部38は、第1及び第2のゲート電極36,37と一体的に構成されている。接続部38は、第1及び第2のゲート電極36,37に所定の電位を付与するドライバ回路(図示せず)と電気的に接続されている。
図1に示すように、第1及び第2のゲート電極36,37の上端36a,37aは、接続部26の上端26aよりも高い位置に配置されている。
このように、ワード線15を構成する第1及び第2のゲート電極36,37の上端36a,37aの位置を、接続部26の上端26aの位置よりも上方に配置することで、第1及び第2のゲート電極36,37が接続部26の面(第1及び第2のゲート電極36,37と対向する部分の接続部26の面)全体と接触すると共に、第1及び第2のゲート電極36,37の断面積が増加するため、ワード線15の抵抗値を小さくすることができる。
このように、ワード線15を構成する第1及び第2のゲート電極36,37の上端36a,37aの位置を、接続部26の上端26aの位置よりも上方に配置することで、第1及び第2のゲート電極36,37が接続部26の面(第1及び第2のゲート電極36,37と対向する部分の接続部26の面)全体と接触すると共に、第1及び第2のゲート電極36,37の断面積が増加するため、ワード線15の抵抗値を小さくすることができる。
次に、図4を参照して、サイドウォール膜32について説明する。サイドウォール膜32は、第2の溝18に形成されたゲート酸化膜31のうち、第1及び第2のゲート電極36,37の形成位置よりも上方に配置された部分のゲート酸化膜31に設けられている。
第5の絶縁膜34は、第1及び第2のゲート電極36,37、及びサイドウォール膜32が形成された第2の溝18を埋め込むように配置されている。
本実施の形態の半導体装置によれば、接続部26上に位置する第1の溝17に、第2の絶縁膜27の母材として埋め込み特性に優れたSOD膜を埋め込むことで、キャパシタ16と接続部26との間に位置する部分の第2の絶縁膜27にボイド(図示せず)が発生することなくなるため、第2の絶縁膜27のボイドに起因するショートの発生を防止することができる。
なお、第2の溝18の形状を、後述する図19に示すような形状とし、第2の溝18の最外周部に平面視額縁形状とされたダミーパターン73(図19参照)を設けてもよい。
ダミーパターン73は、縦型トランジスタの動作に寄与しない配線層である。このようなダミーパターンを設ける場合には、回路の誤動作防止の目的から、半導体装置10の動作時にダミーパターン73を接地電位等の固定電位に設定することができる。
なお、第2の溝18の形状を、後述する図19に示すような形状とし、第2の溝18の最外周部に平面視額縁形状とされたダミーパターン73(図19参照)を設けてもよい。
ダミーパターン73は、縦型トランジスタの動作に寄与しない配線層である。このようなダミーパターンを設ける場合には、回路の誤動作防止の目的から、半導体装置10の動作時にダミーパターン73を接地電位等の固定電位に設定することができる。
図5、図6、図9、図11、図13、図14、図15、図17、図18、図20、及び図21は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図7は、SOD膜を熱処理する際に使用する拡散炉の概略を示す断面図であり、図8は、第1の改質工程、第1の改質停止工程、及び第1のアニール工程におけるガス供給のタイミングチャートである。図10は、第2の改質工程、第2の改質停止工程、及び第2のアニール工程におけるガス供給のタイミングチャートである。図12は、図11に示す構造体の平面模式図である。図16は、導電膜が形成された製造途中の半導体装置の断面模式図である。図18に示す構造体の平面模式図である。
なお、図5、図6、図9、図13、図16は、図2に示すA−A線方向の断面に対応する図であり、図11、図14、及び図15は、図12に示す構造体のC−C線方向の断面に対応した図であり、図17、図18、図20、図21は、図2及び図12に示すB−B線方向の断面に相当する図である。
また、図11では、第1の溝17、第2の溝18、及びピラー13の位置関係が明確となるように、説明に不要な構成要素の図示を省略する。さらに、図5〜図21において、図1〜図4に示す半導体装置10と同一構成部分には同一符号を付す。
また、図11では、第1の溝17、第2の溝18、及びピラー13の位置関係が明確となるように、説明に不要な構成要素の図示を省略する。さらに、図5〜図21において、図1〜図4に示す半導体装置10と同一構成部分には同一符号を付す。
次に、図5〜図21を参照して、本実施の形態に係る半導体装置10の製造方法について説明する。
始めに、図5に示す工程では、半導体基板11の表面11aに、第1の溝17の形成領域に対応する部分の半導体基板11の表面11aを露出する開口部42を有したハードマスク層41を形成する。
半導体基板11としては、例えば、P型のシリコンウェハを用いることができる。また、ハードマスク層41としては、例えば、窒化シリコン膜(具体的には、Si3N4膜)を用いることができる。
始めに、図5に示す工程では、半導体基板11の表面11aに、第1の溝17の形成領域に対応する部分の半導体基板11の表面11aを露出する開口部42を有したハードマスク層41を形成する。
半導体基板11としては、例えば、P型のシリコンウェハを用いることができる。また、ハードマスク層41としては、例えば、窒化シリコン膜(具体的には、Si3N4膜)を用いることができる。
次いで、異方性エッチング(例えば、ドライエッチング)により、ハードマスク層41を介して、半導体基板11をエッチングすることで、複数の第1の溝17を形成する(第1の溝形成工程)。
第1の溝17は、先に説明した図2に示すように、Y方向(第1の方向)に延在するように形成する。第1の溝17は、アスペクト比の高い溝である。
半導体基板11の表面11aを基準とした第1の溝17の深さDは、例えば、250nmとすることができる。また、第1の溝17の幅、及び第1の溝17の間隔は、例えば、45nmとすることができる。
第1の溝17は、先に説明した図2に示すように、Y方向(第1の方向)に延在するように形成する。第1の溝17は、アスペクト比の高い溝である。
半導体基板11の表面11aを基準とした第1の溝17の深さDは、例えば、250nmとすることができる。また、第1の溝17の幅、及び第1の溝17の間隔は、例えば、45nmとすることができる。
次いで、第1の溝17の側面及び底面を覆う第3の絶縁膜21(例えば、SiO2膜)を形成し、その後、第3の絶縁膜21に、ビットコンタクト22の形成領域に対応する部分の第1の溝17の側面を露出する開口部(図示せず)を形成する。
次いで、公知の手法により、ビットコンタクト22の形成領域に対応する部分の半導体基板11の側面に、第1の導電型不純物を含むビットコンタクト22を形成する(ビットコンタクト形成工程)。
ビットコンタクト22は、第3の絶縁膜21を貫通するように形成される。ビットコンタクト22としては、例えば、第1の導電型不純物としてN型不純物(例えば、As)がドープされたポリシリコン膜を用いることができる。
次いで、公知の手法により、ビットコンタクト22の形成領域に対応する部分の半導体基板11の側面に、第1の導電型不純物を含むビットコンタクト22を形成する(ビットコンタクト形成工程)。
ビットコンタクト22は、第3の絶縁膜21を貫通するように形成される。ビットコンタクト22としては、例えば、第1の導電型不純物としてN型不純物(例えば、As)がドープされたポリシリコン膜を用いることができる。
次いで、第3の絶縁膜21及びビットコンタクト22が形成された第1の溝17のうち、ビット線14の形成領域に対応する部分の第1の溝17に、ビット線14を形成する(ビット線形成工程)。
具体的には、例えば、CVD(Chemical Vapor Deposition)法により、Ti(チタン)膜と、TiN(窒化チタン)膜と、W(タングステン)膜とを順次積層させた積層膜で第1の溝17を埋め込み、その後、該積層膜をエッチバックすることで、ビット線14を形成する。
この際、CVD装置の成膜時の加熱により、ビットコンタクト22に含まれる第1の導電型不純物であるN型不純物(例えば、As)が半導体基板11に拡散するため、第1の溝17の一方の側面に下部不純物拡散領域23が形成される(下部不純物拡散領域形成工程)。
その後、ビット線14よりも上方に位置する部分の第3の絶縁膜21を除去する。
なお、第3の絶縁膜形成工程(第3の絶縁膜21を形成する工程)は、上記説明した第1の溝17の側面及び底面を覆う第3の絶縁膜21(例えば、SiO2膜)を形成し、その後、第3の絶縁膜21に、ビットコンタクト22の形成領域に対応する部分の第1の溝17の側面を露出する開口部(図示せず)を形成する工程と、ビット線14よりも上方に位置する部分の第3の絶縁膜21を除去する工程とを含む。
具体的には、例えば、CVD(Chemical Vapor Deposition)法により、Ti(チタン)膜と、TiN(窒化チタン)膜と、W(タングステン)膜とを順次積層させた積層膜で第1の溝17を埋め込み、その後、該積層膜をエッチバックすることで、ビット線14を形成する。
この際、CVD装置の成膜時の加熱により、ビットコンタクト22に含まれる第1の導電型不純物であるN型不純物(例えば、As)が半導体基板11に拡散するため、第1の溝17の一方の側面に下部不純物拡散領域23が形成される(下部不純物拡散領域形成工程)。
その後、ビット線14よりも上方に位置する部分の第3の絶縁膜21を除去する。
なお、第3の絶縁膜形成工程(第3の絶縁膜21を形成する工程)は、上記説明した第1の溝17の側面及び底面を覆う第3の絶縁膜21(例えば、SiO2膜)を形成し、その後、第3の絶縁膜21に、ビットコンタクト22の形成領域に対応する部分の第1の溝17の側面を露出する開口部(図示せず)を形成する工程と、ビット線14よりも上方に位置する部分の第3の絶縁膜21を除去する工程とを含む。
次いで、図6に示す工程では、第1の溝17に第4の絶縁膜であるライナー膜25を形成する(第4の絶縁膜形成工程)。
ライナー膜25は、第1の溝17の側面、第3の絶縁膜21の上端面、ビットコンタクト22の上端面、及びビット線14の上端面を覆うように形成する。ライナー膜25としては、例えば、Si3N4膜を用いることができる。
ライナー膜25は、第1の溝17の側面、第3の絶縁膜21の上端面、ビットコンタクト22の上端面、及びビット線14の上端面を覆うように形成する。ライナー膜25としては、例えば、Si3N4膜を用いることができる。
次いで、スピンナ法により、絶縁性を有した第1のSOD膜44(後述する第1の絶縁膜45の母材)を第1の溝17に埋め込む(第1のSOD膜形成工程)。第1のSOD膜44は、スピンコート装置(塗布装置)を用いて形成する。
なお、図6では、第1の溝17の一部に第1のSOD膜44が埋め込まれた状態を図示しているが、この段階の第1のSOD膜44は、第1の溝17を充填している。
このように、埋め込み特性に優れた第1のSOD膜44を第1の絶縁膜45の母材として、アスペクト比の高い第1の溝17に埋め込むことで、ボイドの発生を抑制できる。
第1のSOD膜44の材料としては、例えば、ポリシラザンを用いるとよい。ポリシラザンは、シラザン型重合体とも呼ばれる高分子材料であり、−(SiH2−NH)−を基本構造としている。ポリシラザンは、キシレンやジ−n−ブチルエーテル等の溶媒に溶かして使用される。上記ポリシラザンには、水素がメトキシ基等の官能基によって置換された物質も含まれる。
なお、本実施の形態では、第1のSOD膜44の材料としてポリシラザンを用いた場合を例に挙げて説明する。
なお、図6では、第1の溝17の一部に第1のSOD膜44が埋め込まれた状態を図示しているが、この段階の第1のSOD膜44は、第1の溝17を充填している。
このように、埋め込み特性に優れた第1のSOD膜44を第1の絶縁膜45の母材として、アスペクト比の高い第1の溝17に埋め込むことで、ボイドの発生を抑制できる。
第1のSOD膜44の材料としては、例えば、ポリシラザンを用いるとよい。ポリシラザンは、シラザン型重合体とも呼ばれる高分子材料であり、−(SiH2−NH)−を基本構造としている。ポリシラザンは、キシレンやジ−n−ブチルエーテル等の溶媒に溶かして使用される。上記ポリシラザンには、水素がメトキシ基等の官能基によって置換された物質も含まれる。
なお、本実施の形態では、第1のSOD膜44の材料としてポリシラザンを用いた場合を例に挙げて説明する。
次いで、拡散炉を用いて、高温で、第1の溝17に埋め込まれた第1のSOD膜44を改質させることで、第1のSOD膜44を異常酸化させて、第1の絶縁膜45を形成する(第1の改質工程)。
ここでの異常酸化とは、高温(例えば、550度以上)でSOD膜の改質を行った際、SOD膜の表面のみ改質され、SOD膜の内部が改質されない現象をいう。よって、第1の改質工程では、550度以上の温度で改質を行う。
次いで、第1の改質工程後に、第1の改質工程で使用した拡散炉内における第1のSOD膜44の改質に必要なプロセスガスを希薄することで、第1のSOD膜44の改質を停止させる(第1の改質停止工程)。
次いで、第1の改質停止工程後に、第1の改質停止工程で使用した拡散炉を用いて、水蒸気を含まない雰囲気中で、第1の絶縁膜45をアニールする(第1のアニール工程)。
次いで、第1のアニール工程の終了後、第1の絶縁膜45をエッチバックすることで、図6に示すように、導体の形成領域E(導体である接続部26の形成領域)に対応する部分の第1の溝17に所定の厚さEとされた第1の絶縁膜45が形成される。所定の厚さEは、例えば、40nmにすることができる。
ここでの異常酸化とは、高温(例えば、550度以上)でSOD膜の改質を行った際、SOD膜の表面のみ改質され、SOD膜の内部が改質されない現象をいう。よって、第1の改質工程では、550度以上の温度で改質を行う。
次いで、第1の改質工程後に、第1の改質工程で使用した拡散炉内における第1のSOD膜44の改質に必要なプロセスガスを希薄することで、第1のSOD膜44の改質を停止させる(第1の改質停止工程)。
次いで、第1の改質停止工程後に、第1の改質停止工程で使用した拡散炉を用いて、水蒸気を含まない雰囲気中で、第1の絶縁膜45をアニールする(第1のアニール工程)。
次いで、第1のアニール工程の終了後、第1の絶縁膜45をエッチバックすることで、図6に示すように、導体の形成領域E(導体である接続部26の形成領域)に対応する部分の第1の溝17に所定の厚さEとされた第1の絶縁膜45が形成される。所定の厚さEは、例えば、40nmにすることができる。
ここで、第1の改質工程、第1の改質停止工程、及び第1のアニール工程について詳しく説明する前に、第1の改質工程、第1の改質停止工程、及び第1のアニール工程で使用する拡散炉50の構成について説明する。
図7を参照するに、拡散炉50は、バッチ式縦型拡散炉であり、プロセスチューブ51と、ウェハボート52と、上部ガス供給管54と、下部ガス供給管55と、排気口57と、水蒸気発生源58と、ヒーター59とを有する。
図7を参照するに、拡散炉50は、バッチ式縦型拡散炉であり、プロセスチューブ51と、ウェハボート52と、上部ガス供給管54と、下部ガス供給管55と、排気口57と、水蒸気発生源58と、ヒーター59とを有する。
プロセスチューブ51は、複数の半導体基板11を収容したウェハボート52を収容すると共に、半導体基板11を熱処理するための処理室である。プロセスチューブ51は、下端が開放端とされた中空円筒形状とされている。プロセスチューブ51の材料としては、例えば、石英ガラスを用いることができる。
ウェハボート52は、縦方向に複数の半導体基板11(例えば、改質されていない第1のSOD膜44が形成された半導体基板11)を収容可能な構成とされている。ウェハボート52は、プロセスチューブ51内に収容されている。ウェハボート52は、図示していない昇降装置により、プロセスチューブ51に対して昇降可能な構成とされている。
上部ガス供給管54は、プロセスチューブ51の底部側に位置する側壁に形成された導入口(図示せず)を介して、プロセスチューブ51の上部まで引き回されている。上部ガス供給管54の一方の端部には、供給口54aが形成されている。供給口54aは、プロセスチューブ51の上部に配置されている。
上部ガス供給管54の他方の端部は、N2ガス及びO2ガスが混合されたパージガスが供給される第1の供給管61と接続されると共に、第2の供給管62を介して、水蒸気発生源58と接続されている。
供給口54aは、プロセスチューブ51の上部に、パージガス及び水蒸気発生源58から供給されたプロセスガスを供給する。
ここでのプロセスガスとは、H2ガス及びO2ガスのことであり、水蒸気発生源58内で行われる白金触媒作用によって、H2ガス及びO2ガスは水蒸気(スチーム)に変換されて、プロセスチューブ51内に供給される。
上部ガス供給管54の他方の端部は、N2ガス及びO2ガスが混合されたパージガスが供給される第1の供給管61と接続されると共に、第2の供給管62を介して、水蒸気発生源58と接続されている。
供給口54aは、プロセスチューブ51の上部に、パージガス及び水蒸気発生源58から供給されたプロセスガスを供給する。
ここでのプロセスガスとは、H2ガス及びO2ガスのことであり、水蒸気発生源58内で行われる白金触媒作用によって、H2ガス及びO2ガスは水蒸気(スチーム)に変換されて、プロセスチューブ51内に供給される。
下部ガス供給管55は、プロセスチューブ51の底部に設けられている。下部ガス供給管55は、不活性ガス供給源(図示せず)と接続されている。下部ガス供給管55は、プロセスチューブ51の底部から、不活性ガス供給源から供給される不活性ガス(例えば、N2等)をプロセスチューブ51の内部に供給する。このプロセスチューブ51内に供給された不活性ガスは、上部ガス供給管54から供給されるプロセスガスがプロセスチューブ51の外部に漏れることを防止すると共に、プロセスガスによるプロセスチューブ51の底面の腐食を防止するためのガスである。
排気口57は、プロセスチューブ51の底部側の側壁に設けられている。排気口57は、プロセスチューブ51内の圧力を調整するためのスロットルバルブ(図示せず)を介して、排気装置(図示せず)と接続されている。排気口57は、供給口54aから供給され、排気口57に向かって流動するプロセスガスを、プロセスチューブ51の外部に排気するためのものである。
水蒸気発生源58は、N2ガス、O2ガス、及びH2ガスが供給される装置である。水蒸気発生源58は、白金触媒作用によって、H2ガス及びO2ガスを水蒸気(スチーム)に変換するための装置である。
ヒーター59は、プロセスチューブ51の外周を包囲するように配置されている。ヒーター59は、プロセスチューブ51内に供給されたプロセスガスを所定の温度に加熱するためのものである。
ヒーター59は、プロセスチューブ51の外周を包囲するように配置されている。ヒーター59は、プロセスチューブ51内に供給されたプロセスガスを所定の温度に加熱するためのものである。
上記構成とされた拡散装置50では、ウェハボート52に支持された半導体基板11間の隙間を、ヒーター59により所定の温度に加熱された水蒸気が通過する際、該プロセスガスがSOD膜を構成するポリシラザンに作用することで、酸化シリコンを主成分とする固体の膜となるようにSOD膜を改質させる。
次に、図8を参照して、図7に示す拡散炉50を用いて行う、第1の改質工程、第1の改質停止工程、及び第1のアニール工程について具体例を挙げて説明する。なお、図8では、プロセスガスとしてH2ガス及びO2ガスを用いると共に、キャリアガス及びパージガスとしてN2ガスを用いた場合を例に挙げて説明する。
図8に示す第1の熱処理工程の処理が開始されると、ロードロックチャンバー(図示せず)からウェハボート52に、改質されていない第1のSOD膜44が形成された複数の半導体基板11が配置されると共に、排気口57を介して、150℃の温度(入炉温度)に保持されたプロセスチューブ51内に残留した残留物(例えば、ガス)を排気する。
次いで、昇降装置(図示せず)により、複数の半導体基板11が載置されたウェハボート52をプロセスチューブ51内に移動させ、その後、ウェハボート52を収容したプロセスチューブ51内の温度が150℃に安定するまで待機する。
次いで、昇降装置(図示せず)により、複数の半導体基板11が載置されたウェハボート52をプロセスチューブ51内に移動させ、その後、ウェハボート52を収容したプロセスチューブ51内の温度が150℃に安定するまで待機する。
次いで、時刻T1では、プロセスチューブ51内の圧力を50Torrに減圧しながら、プロセスチューブ51内にO2ガスを供給すると共に、ヒーター59によりプロセスチューブ51内の温度を上昇させる。O2ガスの流速は、例えば、10〜20SLM(Standard Liter per Minute)とすることができる。また、開始時刻から時刻T1までの時間は、例えば、2時間とすることができる。
次いで、プロセスチューブ51内の温度が600℃に到達する時刻T2では、プロセスチューブ51内の温度を600℃に維持した状態で、プロセスチューブ51内の圧力を400Torrまで上昇させる。
次いで、時刻T2から時刻T3までの間、プロセスチューブ51内の温度を600℃に維持した状態で、O2ガス及びH2ガス(例えば、流速が10〜20SLM)を水蒸気発生源58に供給して水蒸気を発生させ、上部ガス供給管54を介して、該水蒸気をプロセスチューブ51内に供給して、複数の半導体基板11に形成された第1のSOD膜44をスチーム酸化により改質し、異常酸化させることで第1の絶縁膜45を形成する(第1の改質工程)。
上記第1の改質工程の処理時間(時刻T2から時刻T3までの間の時間)は、例えば、2時間とすることができる。
このように、600℃という高温で第1のSOD膜44を急激にスチーム酸化することで、第1のSOD膜44が異常酸化するため、第1のSOD膜44の表面近傍のみが改質され、第1のSOD膜44の内部は改質されない。
そのため、第1の絶縁膜45は、膜質が弱くかつ膜質が不安定となり、ウエットエッチング液(例えば、HF液)に対する耐性の劣る膜となる。
これにより、第1の絶縁膜45は、ウエットエッチングレートが異常酸化されていないSOD膜よりも速いという特性を有する。
また、第1の絶縁膜45は、異常酸化されているため、他の熱処理をされたとしても膜質が改質されることがない。
なお、SOD膜は、400℃以上の温度でスチーム酸化することで改質する膜である。また、SOD膜は、低温(550℃未満)でのスチーム酸化を経ずに550℃以上の温度でスチーム酸化されると異常酸化する膜である。
上記第1の改質工程の処理時間(時刻T2から時刻T3までの間の時間)は、例えば、2時間とすることができる。
このように、600℃という高温で第1のSOD膜44を急激にスチーム酸化することで、第1のSOD膜44が異常酸化するため、第1のSOD膜44の表面近傍のみが改質され、第1のSOD膜44の内部は改質されない。
そのため、第1の絶縁膜45は、膜質が弱くかつ膜質が不安定となり、ウエットエッチング液(例えば、HF液)に対する耐性の劣る膜となる。
これにより、第1の絶縁膜45は、ウエットエッチングレートが異常酸化されていないSOD膜よりも速いという特性を有する。
また、第1の絶縁膜45は、異常酸化されているため、他の熱処理をされたとしても膜質が改質されることがない。
なお、SOD膜は、400℃以上の温度でスチーム酸化することで改質する膜である。また、SOD膜は、低温(550℃未満)でのスチーム酸化を経ずに550℃以上の温度でスチーム酸化されると異常酸化する膜である。
次いで、時刻T3から時刻T4の間、プロセスガスの供給を停止すると共に、プロセスチューブ51内にパージガスであるN2ガスを供給して、プロセスガスの濃度を希薄することで、第1のSOD膜44の改質を停止させる(第1の改質停止工程)。
第1の改質停止工程の処理時間(時刻T3から時刻T4までの間の時間)は、例えば、30分とすることができる。
なお、プロセスチューブ51内の圧力を減圧し、プロセスチューブ51内に残留したプロセスガスを排気することで、第1のSOD膜44の改質を停止させてもよい。
第1の改質停止工程の処理時間(時刻T3から時刻T4までの間の時間)は、例えば、30分とすることができる。
なお、プロセスチューブ51内の圧力を減圧し、プロセスチューブ51内に残留したプロセスガスを排気することで、第1のSOD膜44の改質を停止させてもよい。
次いで、時刻T4から時刻T5の間、プロセスチューブ51内の圧力を常圧(大気圧)にすると共に、プロセスチューブ51内にN2ガスを供給し、この状態(窒素雰囲気中)で、600℃の温度で、第1の絶縁膜45をアニール処理する(第1のアニール工程)。
上記第1のアニール工程の処理時間(時刻T4から時刻T5までの間の時間)は、例えば、30分とすることができる。
上記第1のアニール工程の処理時間(時刻T4から時刻T5までの間の時間)は、例えば、30分とすることができる。
次いで、時刻T5から時刻T6の間、プロセスチューブ51内の温度を降下させることで、プロセスチューブ51内の温度を600℃から150℃まで低下させる。
時刻T5から時刻T6までの間の時間は、例えば、15分とすることができる。
その後、プロセスチューブ51内から半導体基板11を取り出し、取り出した半導体基板11の温度が室温になるまで冷却することで、処理は終了する。
時刻T5から時刻T6までの間の時間は、例えば、15分とすることができる。
その後、プロセスチューブ51内から半導体基板11を取り出し、取り出した半導体基板11の温度が室温になるまで冷却することで、処理は終了する。
次いで、図9に示す工程では、スピンナ法により、第2の絶縁膜27の母材となる第2のSOD膜46を第1の溝17に埋め込む(第2のSOD膜形成工程)。第2のSOD膜46は、スピンコート装置(塗布装置)を用いて形成する。
このように、埋め込み特性に優れた第2のSOD膜44を、アスペクト比の高い第1の溝17に埋め込むことで、第2の絶縁膜27にボイドが発生することを防止できる。
第2のSOD膜46の材料としては、先に説明した第1のSOD膜44と同じ材料(本実施の形態の場合、ポリシラザン)を用いることができる。
なお、図9では、図示していないが、この段階では、第2のSOD膜44は、ライナー膜25を覆うように形成されている。
このように、埋め込み特性に優れた第2のSOD膜44を、アスペクト比の高い第1の溝17に埋め込むことで、第2の絶縁膜27にボイドが発生することを防止できる。
第2のSOD膜46の材料としては、先に説明した第1のSOD膜44と同じ材料(本実施の形態の場合、ポリシラザン)を用いることができる。
なお、図9では、図示していないが、この段階では、第2のSOD膜44は、ライナー膜25を覆うように形成されている。
次いで、図7に示す拡散炉50を用いて、水蒸気が発生した雰囲気中において、第1の改質工程の温度よりも低く、かつ異常酸化しない温度(550℃以下の温度)により、第1の溝17に埋め込まれた第2のSOD膜46を改質させる(第2の改質工程)。
第2の改質工程の温度は、例えば、400〜500℃の範囲にすることができる。
次いで、第2の改質工程後に、拡散炉50内における第2のSOD膜46の改質に必要なプロセスガスを希薄することで、第2のSOD膜46の改質を停止させる(第2の改質停止工程)。
次いで、第2の改質停止工程後に、拡散炉50を用いて、第2の改質工程の温度よりも高い温度(例えば、600℃)で、かつ水蒸気を含まない雰囲気中で第2の絶縁膜27をアニールする(第2のアニール工程)。
次いで、第2のアニール工程が終了後、CMP(Chemical Mechanical Polishing)により、ライナー膜25が露出するまで、改質された第2の絶縁膜27の研磨を行う。これにより、図9に示す構造体が形成される。
第2の改質工程の温度は、例えば、400〜500℃の範囲にすることができる。
次いで、第2の改質工程後に、拡散炉50内における第2のSOD膜46の改質に必要なプロセスガスを希薄することで、第2のSOD膜46の改質を停止させる(第2の改質停止工程)。
次いで、第2の改質停止工程後に、拡散炉50を用いて、第2の改質工程の温度よりも高い温度(例えば、600℃)で、かつ水蒸気を含まない雰囲気中で第2の絶縁膜27をアニールする(第2のアニール工程)。
次いで、第2のアニール工程が終了後、CMP(Chemical Mechanical Polishing)により、ライナー膜25が露出するまで、改質された第2の絶縁膜27の研磨を行う。これにより、図9に示す構造体が形成される。
次に、図10を参照して、図7に示す拡散炉50を用いて行う、第2の改質工程、第2の改質停止工程、及び第2のアニール工程について具体例を挙げて説明する。なお、図10では、プロセスガスとしてH2ガス及びO2ガスを用いると共に、キャリアガス及びパージガスとしてN2ガスを用いた場合を例に挙げて説明する。
図10に示す第2の熱処理工程の処理が開始されると、ロードロックチャンバー(図示せず)からウェハボート52に、第2のSOD膜46が形成された複数の半導体基板11が載置されると共に、排気口57を介して、150℃の温度(入炉温度)に保持されたプロセスチューブ51内に残留した残留物(例えば、ガス)を排気する。
次いで、昇降装置(図示せず)により、複数の半導体基板11が載置されたウェハボート52をプロセスチューブ51内に配置し、その後、ウェハボート52を収容したプロセスチューブ51内の温度が150℃に安定するまで待機する。
次いで、昇降装置(図示せず)により、複数の半導体基板11が載置されたウェハボート52をプロセスチューブ51内に配置し、その後、ウェハボート52を収容したプロセスチューブ51内の温度が150℃に安定するまで待機する。
次いで、時刻T1では、プロセスチューブ51内の圧力を50Torrに減圧しながら、プロセスチューブ51内にO2ガスを供給すると共に、ヒーター59によりプロセスチューブ51内の温度を上昇させる。O2ガスの流速は、例えば、10〜20SLM(Standard Liter per Minute)とすることができる。また、開始時刻から時刻T1までの時間は、例えば、2時間とすることができる。
次いで、プロセスチューブ51内の温度が400℃に到達する時刻T2では、プロセスチューブ51内の温度を400℃に維持した状態で、プロセスチューブ51内の圧力を400Torrまで上昇させる。
次いで、時刻T2から時刻T3の間、プロセスチューブ51内の温度を400℃に維持した状態で、水蒸気発生源58にO2ガス及びH2ガス(例えば、流速が10〜20SLM)を供給して水蒸気を発生させ、該水蒸気をプロセスチューブ51内に供給することでて、複数の半導体基板11に形成された第2のSOD膜46をスチーム酸化する。
つまり、SOD膜が異常酸化する温度(550℃)よりも低い温度である400℃で1回目の第2のSOD膜46の改質が行われる。このため、1回目の改質処理で第2のSOD膜27が異常酸化することはない。
第2のSOD膜46の1回目の改質処理の時間(時刻T2から時刻T3までの間の時間)は、例えば、30分とすることができる。
つまり、SOD膜が異常酸化する温度(550℃)よりも低い温度である400℃で1回目の第2のSOD膜46の改質が行われる。このため、1回目の改質処理で第2のSOD膜27が異常酸化することはない。
第2のSOD膜46の1回目の改質処理の時間(時刻T2から時刻T3までの間の時間)は、例えば、30分とすることができる。
次いで、時刻T3から時刻T4の間、プロセスガス(この場合、H2ガス及びO2ガス)の供給を停止すると共に、プロセスチューブ51内の圧力を常圧(大気圧)にする。
次いで、時刻T4から時刻T5の間、プロセスチューブ51内にO2ガスを供給して、プロセスチューブ51内を酸素雰囲気にする。この際、O2ガスの供給速度は、例えば、20〜30SLMとすることができる。時刻T4から時刻T5までの時間は、例えば、30分とすることができる。
次いで、時刻T5から時刻T6の間、O2ガス及びH2ガス(例えば、流速が10〜20SLM)を水蒸気発生源58に供給して水蒸気を発生させ、該水蒸気をプロセスチューブ51内に供給して、複数の半導体基板11に形成された第2のSOD膜46(一度、400℃で改質されたSOD膜)をスチーム酸化することで、第2の絶縁膜27を形成する。
つまり、一度、400℃の温度で改質された第2のSOD膜46を、SOD膜が異常酸化する温度(550℃)よりも低い温度である500℃で改質する。よって、2回目の改質処理で第2のSOD膜46が異常酸化することはない。
上記第2のSOD膜46の2回目の改質処理の時間(時刻T5から時刻T6までの間の時間)は、例えば、30分とすることができる。
つまり、一度、400℃の温度で改質された第2のSOD膜46を、SOD膜が異常酸化する温度(550℃)よりも低い温度である500℃で改質する。よって、2回目の改質処理で第2のSOD膜46が異常酸化することはない。
上記第2のSOD膜46の2回目の改質処理の時間(時刻T5から時刻T6までの間の時間)は、例えば、30分とすることができる。
このように、SOD膜が改質する温度の下限である400℃で第2のSOD膜46をスチーム酸化し、その後、SOD膜が異常酸化する温度(550℃)よりも低い500℃で第2のSOD膜46をスチーム酸化することで、第2のSOD膜46全体を改質して、第2の絶縁膜27を緻密な膜にすることができる。
なお、上記2回の改質工程が、第2の改質工程に相当する工程である。
なお、上記2回の改質工程が、第2の改質工程に相当する工程である。
次いで、時刻T6から時刻T7の間、プロセスチューブ51内へのプロセスガスの供給を停止すると共に、プロセスチューブ51内にN2ガス(パージガス)を供給することでプロセスガスの濃度を希薄化させて、第2のSOD膜46の改質を停止させる(第2の改質停止工程)。
この際、プロセスチューブ51内の圧力を減圧させることで、排気口57を介して、プロセスチューブ51内に残留したガスを排気させてもよい。
この際、プロセスチューブ51内の圧力を減圧させることで、排気口57を介して、プロセスチューブ51内に残留したガスを排気させてもよい。
次いで、時刻T7では、プロセスチューブ51内の温度が600℃となるように調整した後、プロセスチューブ51内にN2ガスを供給し、第2の絶縁膜27が形成された半導体基板11を、窒素雰囲気中で30分の時間、アニール処理する(第2のアニール工程)。
このように、第2の絶縁膜27を、水蒸気雰囲気を用いた第2の改質処理よりも高温(600℃)でアニール処理することで、第2の絶縁膜27の膜質を均一にすることが可能となる。第2のアニール工程は、第1の改質処理を行う温度と同程度の高温に設定することが好ましい。
このような方法により形成された第2の絶縁膜27は、第1の絶縁膜45よりもウエットエッチング液(例えば、HF液)に対する耐性を高くすることができる。
このように、第2の絶縁膜27を、水蒸気雰囲気を用いた第2の改質処理よりも高温(600℃)でアニール処理することで、第2の絶縁膜27の膜質を均一にすることが可能となる。第2のアニール工程は、第1の改質処理を行う温度と同程度の高温に設定することが好ましい。
このような方法により形成された第2の絶縁膜27は、第1の絶縁膜45よりもウエットエッチング液(例えば、HF液)に対する耐性を高くすることができる。
次いで、時刻T8から時刻T9の間、プロセスチューブ51内の温度を降下させることで、プロセスチューブ51内の温度を600℃から150℃まで低下させる。時刻T8から時刻T9までの間の時間は、例えば、50分とすることができる。
その後、プロセスチューブ51内から半導体基板11を取り出し、取り出した半導体基板11の温度が室温になるまで冷却することで処理は終了する。
その後、プロセスチューブ51内から半導体基板11を取り出し、取り出した半導体基板11の温度が室温になるまで冷却することで処理は終了する。
図9に示す構造体を形成後、続く、図11に示す工程では、図12に示すように、複数のX方向延在溝65と、一対のY方向延在溝66,67とを有した第2の溝18を形成することで、第1及び第2の溝17,18に囲まれたピラー13を複数形成する(ピラー形成工程)。
図12に示すように、X方向延在溝65は、X方向に延在する溝であり、Y方向に延在する第1の溝17と直交している。Y方向延在溝66は、Y方向に延在する溝であり、ワード線15の一方の端部側に位置する複数のX方向延在溝65の端部を接続する溝である。
図11に示すように、第2の溝18は、ビット線14上に配置された第3の絶縁膜25を露出するように形成する。
上記構成とされた第2の溝18は、例えば、ハードマスク層41上に、第2の溝18の形成領域に対応する部分のハードマスク層41の上面を露出する開口部を有したエッチング用レジスト膜(図示せず)を形成し、次いで、該エッチング用レジスト膜をマスクとする異方性エッチング(例えば、ドライエッチング)により、ハードマスク層41及び半導体基板11をエッチングすることで形成する。その後、エッチング用レジスト膜は除去する。
図12に示すように、X方向延在溝65は、X方向に延在する溝であり、Y方向に延在する第1の溝17と直交している。Y方向延在溝66は、Y方向に延在する溝であり、ワード線15の一方の端部側に位置する複数のX方向延在溝65の端部を接続する溝である。
図11に示すように、第2の溝18は、ビット線14上に配置された第3の絶縁膜25を露出するように形成する。
上記構成とされた第2の溝18は、例えば、ハードマスク層41上に、第2の溝18の形成領域に対応する部分のハードマスク層41の上面を露出する開口部を有したエッチング用レジスト膜(図示せず)を形成し、次いで、該エッチング用レジスト膜をマスクとする異方性エッチング(例えば、ドライエッチング)により、ハードマスク層41及び半導体基板11をエッチングすることで形成する。その後、エッチング用レジスト膜は除去する。
次いで、図13に示す工程では、ウエットエッチングにより、第1の絶縁膜45を除去することで、第1の絶縁膜45が配置された部分の第1の溝17に、空間68を形成する(第1の絶縁膜除去工程)。
この際、先に説明したように、第1の絶縁膜45は、異常酸化されていない緻密な膜質とされた第2の絶縁膜27よりもエッチングレートが速いため、第1の絶縁膜44のみ選択的に除去される。また、第1の絶縁膜除去工程におけるウエットエッチングは、第1のSOD膜44が除去された時点ですみやかに終了する。
上記ウエットエッチングにより、空間68は、隣接するX方向延在溝65を接続するよう形成される。言い換えれば、空間68は、トンネル状に形成される。
上記ウエットエッチングに使用するエッチング液としては、例えば、室温(具体的には、20℃〜30℃)に設定された緩衝フッ酸溶液(具体的には、フッ化水素液(HF液)とフッ化アンモニウム(NH4F)液とを混合した溶液)を用いることができる。
この際、先に説明したように、第1の絶縁膜45は、異常酸化されていない緻密な膜質とされた第2の絶縁膜27よりもエッチングレートが速いため、第1の絶縁膜44のみ選択的に除去される。また、第1の絶縁膜除去工程におけるウエットエッチングは、第1のSOD膜44が除去された時点ですみやかに終了する。
上記ウエットエッチングにより、空間68は、隣接するX方向延在溝65を接続するよう形成される。言い換えれば、空間68は、トンネル状に形成される。
上記ウエットエッチングに使用するエッチング液としては、例えば、室温(具体的には、20℃〜30℃)に設定された緩衝フッ酸溶液(具体的には、フッ化水素液(HF液)とフッ化アンモニウム(NH4F)液とを混合した溶液)を用いることができる。
次いで、図14に示す工程では、半導体基板11を熱酸化することで、第2の溝18に露出された部分の半導体基板11の面に、熱酸化膜(SiO2膜)よりなるゲート酸化膜31を形成する。ゲート酸化膜31となる熱酸化膜の厚さは、例えば、3〜6nmとすることができる。
なお、上記熱酸化膜を形成後、熱酸化膜の表面を窒化処理することで、ゲート酸化膜31を形成してもよい。
なお、上記熱酸化膜を形成後、熱酸化膜の表面を窒化処理することで、ゲート酸化膜31を形成してもよい。
次いで、図15に示す工程では、図15及び図16に示すように、図1に示すワード線15及び接続部26の母材となる導電膜71を、第2の溝18及び空間68に形成する(導電膜形成工程)。これにより、空間68に、導電膜71よりなる接続部26が形成される(導体形成工程)。
上記導電膜71は、例えば、低圧状態で成膜処理を行うCVD(Chemical Vapor Deposition)装置を用いて形成するとよい。このような装置を用いて導電膜71を形成することで、導電膜68を形成しにくい空間68内にも導電膜71を埋め込むことが可能となる。
また、導電膜71としては、例えば、Ti膜と、TiN膜と、W膜とを順次積層した積層膜を用いることができる。
上記導電膜71は、例えば、低圧状態で成膜処理を行うCVD(Chemical Vapor Deposition)装置を用いて形成するとよい。このような装置を用いて導電膜71を形成することで、導電膜68を形成しにくい空間68内にも導電膜71を埋め込むことが可能となる。
また、導電膜71としては、例えば、Ti膜と、TiN膜と、W膜とを順次積層した積層膜を用いることができる。
また、上記導電膜形成工程では、第2の溝18及び空間68に導電膜71を形成後、ワード線15を構成する第1及び第2のゲート電極36,37の上端36a,37aの位置が、接続部26の上端26aの位置よりも上方に配置されるように、第2の溝18に配置された導電膜71をエッチバックして、導電膜71の上端71aを接続部26の上端26aよりも上方に配置する(導電膜エッチバック工程)。
このように、導電膜71をエッチバックすることで、第1及び第2のゲート電極36,37が接続部26の面(第1及び第2のゲート電極36,37と対向する部分の接続部26の面)全体と接触すると共に、第1及び第2のゲート電極36,37の断面積が増加するため、ワード線15の抵抗値を小さくすることができる。
このように、導電膜71をエッチバックすることで、第1及び第2のゲート電極36,37が接続部26の面(第1及び第2のゲート電極36,37と対向する部分の接続部26の面)全体と接触すると共に、第1及び第2のゲート電極36,37の断面積が増加するため、ワード線15の抵抗値を小さくすることができる。
また、第1及び第2のゲート電極36,37の上端の位置をピラー13の上端に近い部分に配置することにより、ピラー13の上端に第1の導電型不純物を浅く注入することで、上部不純物拡散領域28を形成することが可能となるため、上部不純物拡散領域28を容易に形成することができる。
なお、図15に示すエッチバック後の第2の溝18に配置された導電膜71の厚さFは、例えば、80nmとすることができる。
なお、図15に示すエッチバック後の第2の溝18に配置された導電膜71の厚さFは、例えば、80nmとすることができる。
次いで、図17に示す工程では、X方向延在溝65に露出された部分のハードマスク層41の面、及び半導体基板11の面に、サイドウォール膜32を形成する。このとき、Y方向延在溝66(図17に図示せず)に露出された部分のハードマスク層41の面、及び半導体基板11の面にもサイドウォール膜32が形成される。
具体的には、例えば、CVD法により、第2の溝18を覆うようにSiO2膜(例えば、厚さ10nm)を形成した後、該SiO2膜をエッチバックして、導電膜71の上端の中央部に位置する部分のSiO2膜を除去することで、SiO2膜よりなるサイドウォール膜32を形成する。
具体的には、例えば、CVD法により、第2の溝18を覆うようにSiO2膜(例えば、厚さ10nm)を形成した後、該SiO2膜をエッチバックして、導電膜71の上端の中央部に位置する部分のSiO2膜を除去することで、SiO2膜よりなるサイドウォール膜32を形成する。
次いで、図18に示す工程では、図18及び図19に示すように、サイドウォール膜32をマスクとする異方性エッチング(例えば、ドライエッチング)により、サイドウォール膜32に覆われていない部分の導電膜71を除去することで、第1のゲート電極36、第2のゲート電極37、及び接続部38を有したワード線15と、複数のワード線を囲むように配置され、平面視額縁形状とされたダミーパターン73とを一括形成する(エッチング工程)。
この際、ゲート酸化膜31が露出するまで導電膜71をエッチングする。第1及び第2のゲート電極36,37は、X方向延在溝65に配置された導電膜71の中央部をエッチングにより除去し、これにより導電膜71を2つに分割することで形成する。
これにより、図19に示すように、第1のゲート電極36は、X方向に配置された複数のピラー13よりなるピラー群19の第1の側面19の第1の側面19aに形成され、第2のゲート電極37は、ピラー群19の第2の側面19bに形成される。
この際、ゲート酸化膜31が露出するまで導電膜71をエッチングする。第1及び第2のゲート電極36,37は、X方向延在溝65に配置された導電膜71の中央部をエッチングにより除去し、これにより導電膜71を2つに分割することで形成する。
これにより、図19に示すように、第1のゲート電極36は、X方向に配置された複数のピラー13よりなるピラー群19の第1の側面19の第1の側面19aに形成され、第2のゲート電極37は、ピラー群19の第2の側面19bに形成される。
ところで、上記異方性エッチングを、レジストマスクを介して行うことも考えられるが、導電膜71上に微細な幅のレジストマスクを形成することは非常に困難である。
よって、上記説明したように、サイドウォール膜32を異方性エッチングのマスクとして第1及び第2のゲート電極36,37を形成することで、レジストマスクを用いて第1及び第2のゲート電極36,37を形成した場合と比較して、容易に所望の厚さ(X方向の厚さ)とされた第1及び第2のゲート電極36,37を形成することができる。特に、設計ルールの寸法Fが50nm以下の場合に有効である。
なお、導電膜形成工程及びエッチング工程よりなる工程がゲート電極形成工程である。
よって、上記説明したように、サイドウォール膜32を異方性エッチングのマスクとして第1及び第2のゲート電極36,37を形成することで、レジストマスクを用いて第1及び第2のゲート電極36,37を形成した場合と比較して、容易に所望の厚さ(X方向の厚さ)とされた第1及び第2のゲート電極36,37を形成することができる。特に、設計ルールの寸法Fが50nm以下の場合に有効である。
なお、導電膜形成工程及びエッチング工程よりなる工程がゲート電極形成工程である。
次いで、図20に示す工程では、ワード線15及びサイドウォール膜32が形成された第2の溝18を第5の絶縁膜34で埋め込む。第5の絶縁膜34としては、例えば、SiO2膜やスピンナ法により形成された絶縁膜を用いることができる。第5の絶縁膜34としてSiO2膜を用いる場合、第5の絶縁膜34は、例えば、CVD法で形成することができる。
次いで、図21に示す工程では、ライナー膜25及びハードマスク層41を除去することで、複数のピラー13の上端面を露出させる。
次いで、複数のピラー13の上端に、第1の導電型不純物であるN型不純物(例えば、As)をドーピングすることで上部不純物拡散領域28を形成する(上部不純物拡散領域形成工程)。
次いで、半導体基板1の表面11aよりも上方に位置する部分のサイドウォール膜32及び第5の絶縁膜34を除去することで、図21に示す構造体の半導体基板11の表面11a側を平坦な面にする。
次いで、複数のピラー13の上端に、第1の導電型不純物であるN型不純物(例えば、As)をドーピングすることで上部不純物拡散領域28を形成する(上部不純物拡散領域形成工程)。
次いで、半導体基板1の表面11aよりも上方に位置する部分のサイドウォール膜32及び第5の絶縁膜34を除去することで、図21に示す構造体の半導体基板11の表面11a側を平坦な面にする。
その後、周知の手法により、図21に示す構造体上に図4に示すキャパシタ16を形成することで、図1〜図4に示す半導体装置10が製造される。
なお、キャパシタ16を形成する前に、キャパシタ16と上部不純物拡散領域28とを電気的に接続するコンタクトプラグ(図示せず)を形成してもよい。
また、キャパシタ16は下部電極の外壁のみを電極として用いるペデスタル型の場合を示したが、下部電極の内壁のみを電極として用いるシリンダー型や、下部電極の外壁と内壁の双方を電極として用いるクラウン型としてもよい。
なお、キャパシタ16を形成する前に、キャパシタ16と上部不純物拡散領域28とを電気的に接続するコンタクトプラグ(図示せず)を形成してもよい。
また、キャパシタ16は下部電極の外壁のみを電極として用いるペデスタル型の場合を示したが、下部電極の内壁のみを電極として用いるシリンダー型や、下部電極の外壁と内壁の双方を電極として用いるクラウン型としてもよい。
本実施の形態の半導体装置の製造方法によれば、接続部26上に位置する部分の第1の溝17を、スピンナ法により形成された第2の絶縁膜27で埋め込むことで、第1の溝17のアスペクト比が高い場合でも、第1の溝17に埋め込まれた第2の絶縁膜27にボイドが発生することがなくなるため、第2の絶縁膜27のボイドに起因するショートの発生を防止できる。
また、異常酸化する温度(550℃以上)で第1のSOD膜44を改質することで、第1のSOD膜44の表面のみが改質され、内部が改質されないため、第1の絶縁膜45は、第2の改質工程の熱の影響を受けて再度改質することがない。
また、第2のSOD膜46を第1の改質工程の温度よりも低い温度(例えば、400℃、500℃)で段階的に改質して第2の絶縁膜27を形成することにより、第2のSOD膜46全体が改質されるため、第2の絶縁膜27の膜質を、第1の絶縁膜45の膜質よりも緻密にすることができる。
また、第2のSOD膜46を第1の改質工程の温度よりも低い温度(例えば、400℃、500℃)で段階的に改質して第2の絶縁膜27を形成することにより、第2のSOD膜46全体が改質されるため、第2の絶縁膜27の膜質を、第1の絶縁膜45の膜質よりも緻密にすることができる。
これにより、第2の絶縁膜27を形成後、ウエットエッチングにより第1の絶縁膜45を除去する際、第1の絶縁膜45のみを選択的に除去することができるので、第1の絶縁膜45が除去された空間に、所望の形状とされた接続部26を形成することができる。
なお、本実施の形態では、第1の改質工程の処理温度を600℃にした場合を例に挙げて説明したが、第1のSOD膜形成工程後、最初に550℃以上の温度により、第1のSOD膜44をスチーム酸化してもよい。この場合、600℃の温度でスチーム酸化した場合と同様な効果を得ることができる。
また、本実施の形態では、第2の改質工程を最初にできるだけ低い温度(400℃)で第2のSOD膜27をスチーム酸化し、次いで、これよりも高い温度(500℃)で第2のSOD膜46をスチーム酸化する場合を例に挙げて説明したが、400〜500℃の温度範囲において、第2のSOD膜46をスチーム酸化する温度を任意に設定してもよい。
なお、第2の改質工程は、段階的に温度を上昇させることが好ましい。すなわち、最初にできるだけ低い温度(400℃)で第2のSOD膜46をスチーム酸化し、次いで、これよりも高い温度(500℃)で第2のSOD膜46をスチーム酸化することで(段階的に温度を上げてスチーム酸化することで)、HF液に対して耐性を有した膜にすることができる。本実施の形態では、2段階に分けて温度を段階的に上昇させる場合を例示したが、3段階以上に分けて温度を上昇させてもよい。
また、本実施の形態では、第2の改質工程を最初にできるだけ低い温度(400℃)で第2のSOD膜27をスチーム酸化し、次いで、これよりも高い温度(500℃)で第2のSOD膜46をスチーム酸化する場合を例に挙げて説明したが、400〜500℃の温度範囲において、第2のSOD膜46をスチーム酸化する温度を任意に設定してもよい。
なお、第2の改質工程は、段階的に温度を上昇させることが好ましい。すなわち、最初にできるだけ低い温度(400℃)で第2のSOD膜46をスチーム酸化し、次いで、これよりも高い温度(500℃)で第2のSOD膜46をスチーム酸化することで(段階的に温度を上げてスチーム酸化することで)、HF液に対して耐性を有した膜にすることができる。本実施の形態では、2段階に分けて温度を段階的に上昇させる場合を例示したが、3段階以上に分けて温度を上昇させてもよい。
図22は、フーリエ変換赤外分光法により得られた絶縁膜のスペクトルを示す図である。図22では、縦軸が吸収度を示しており、横軸が波長を逆数とした波数を示している。なお、波数の値が1100cm−1付近にあるピークは、シリコン(Si)と酸素(O)とが結合したSi−O結合に基づくものである。
ここで、図22を参照して、フーリエ変換赤外分光法(Fourier Transform Infrared Spectroscopy)により、図8に示す熱処理により改質されたSOD膜よりなる絶縁膜(以下、「サンプル1」という)と、図10に示す熱処理により改質されたSOD膜よりなる絶縁膜(以下、「サンプル2」という)と、図8に示す熱処理がされた後に図10に示す熱処理がされたSOD膜よりなる絶縁膜(以下、「サンプル3」という)とについて分析した結果について説明する。
図22に示す測定結果から、サンプル1〜3では、熱処理による改質により、SOD膜の組成がポリシラザンから酸化シリコン膜へと変化していくことが確認できた。
また、サンプル1の1100cm−1付近におけるピークは、サンプル2の1100cm−1付近におけるピークと比較して、高さが低く、かつ幅広形状とされていることから、Si−O結合の強度が弱いことが確認できた。
また、サンプル3の1100cm−1付近におけるピークは、サンプル1の1100cm−1付近におけるピークと比較して、形状に明確な差はない。
このことから、サンプル1の絶縁膜は、改質途中の膜ではなく、改質の完了した膜であり、酸化シリコンとしての膜質もサンプル1のSOD膜と略等しいことが確認できた。
すなわち、サンプル1の絶縁膜に対して第2の熱処理条件を行った場合、サンプル2のSOD膜と同じ膜質にはならないことが確認できた。
また、サンプル1の1100cm−1付近におけるピークは、サンプル2の1100cm−1付近におけるピークと比較して、高さが低く、かつ幅広形状とされていることから、Si−O結合の強度が弱いことが確認できた。
また、サンプル3の1100cm−1付近におけるピークは、サンプル1の1100cm−1付近におけるピークと比較して、形状に明確な差はない。
このことから、サンプル1の絶縁膜は、改質途中の膜ではなく、改質の完了した膜であり、酸化シリコンとしての膜質もサンプル1のSOD膜と略等しいことが確認できた。
すなわち、サンプル1の絶縁膜に対して第2の熱処理条件を行った場合、サンプル2のSOD膜と同じ膜質にはならないことが確認できた。
一般的に、SOD膜の膜質は、該SOD膜が受ける全ての熱履歴によって決定される。そのため、例えば、上下方向に2つのSOD膜を積層させた場合、最初に形成した下層のSOD膜は、該SOD膜の上層に形成されたSOD膜に加えられる熱処理の影響を受けてしまう。このため、例えば、下層に配置されたSOD膜の改質が途中で停止している場合には、下層に配置されたSOD膜よりなる絶縁膜の膜質が、上層に配置されたSOD膜よりなる絶縁膜の膜質と同じになってしまう。したがって、ウエットエッチングにより、上層に配置された絶縁膜をエッチングすることなく、下層に配置された絶縁膜のみを選択的にエッチングすることが困難となる。
本発明では、図22に示す測定結果から、第1の熱処理工程で熱処理された第1のSOD膜44(下層に配置されたSOD膜)の改質が完了しているため、第2のSOD膜27に対して行われる第2の熱処理工程の影響により、改質が完了した第1のSOD膜44が改質することがないことが確認できた。
図23は、図22に示すサンプル1,2の絶縁膜のエッチング時間に対するエッチング量を示す図である。
次に、図23を参照して、サンプル1,2の絶縁膜のエッチング速度について説明する。なお、図23では、室温(具体的には、20℃〜30℃)に設定された緩衝フッ酸溶液(具体的には、フッ化水素液(HF液)とフッ化アンモニウム(NH4F)液とを混合した溶液)を用いて、サンプル1の絶縁膜及びサンプル2の絶縁膜をエッチングした結果について図示する。
次に、図23を参照して、サンプル1,2の絶縁膜のエッチング速度について説明する。なお、図23では、室温(具体的には、20℃〜30℃)に設定された緩衝フッ酸溶液(具体的には、フッ化水素液(HF液)とフッ化アンモニウム(NH4F)液とを混合した溶液)を用いて、サンプル1の絶縁膜及びサンプル2の絶縁膜をエッチングした結果について図示する。
図23に示す結果から、サンプル1の絶縁膜(異常酸化された膜)のエッチングレートは、サンプル2の絶縁膜(異常酸化されていない膜)のエッチングレートの2倍であることが分かった。
これにより、第2の絶縁膜27の下方に配置された第1の絶縁膜45(異常酸化した膜)を選択的に除去可能であることが確認できた。
これにより、第2の絶縁膜27の下方に配置された第1の絶縁膜45(異常酸化した膜)を選択的に除去可能であることが確認できた。
ところで、本実施の形態の半導体装置10に設けられた、第2の絶縁膜27の替わりに、図示していないHDP−CVD法(High Density Plasma−CVD)を用いて形成した絶縁膜(酸化シリコン膜)を用いることが考えられる。
この場合、HDP−CVD法で形成した絶縁膜はSOD膜と比較して埋め込み特性が悪いため、第1の溝17のアスペクト比が高い場合には、絶縁膜にボイドが形成されてしまい、ボイドを介してのショートが発生してしまう。
したがって、上記HDP−CVD法で形成した絶縁膜を用いるよりも、本実施の形態で説明した第2の絶縁膜27を用いることが有効である。
この場合、HDP−CVD法で形成した絶縁膜はSOD膜と比較して埋め込み特性が悪いため、第1の溝17のアスペクト比が高い場合には、絶縁膜にボイドが形成されてしまい、ボイドを介してのショートが発生してしまう。
したがって、上記HDP−CVD法で形成した絶縁膜を用いるよりも、本実施の形態で説明した第2の絶縁膜27を用いることが有効である。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法に適用可能である。
10…半導体装置、11…半導体基板、11a…表面、13…ピラー、13a,13b…側面、14…ビット線、15…ワード線、16…キャパシタ、17…第1の溝、18…第2の溝、19…ピラー群、19a…第1の側面、19b…第2の側面、21…第3の絶縁膜、22…ビットコンタクト、23…下部不純物拡散領域、25…ライナー膜、26…接続部、26a,36a,37a,71a…上端、27…第2の絶縁膜、28…上部不純物拡散領域、31…ゲート絶縁膜、32…サイドウォール膜、34…第5の絶縁膜、36…第1のゲート電極、37…第2のゲート電極、38…接続部、41…ハードマスク層、42…開口部、44…第1のSOD膜、45…第1の絶縁膜、46…第2のSOD膜、50…拡散炉、51…プロセスチューブ、52…ウェハボート、54…上部ガス供給管、45…第1の絶縁膜、54a…供給口、55…下部ガス供給管、57…排気口、58…水蒸気発生源、59…ヒーター、61…第1の供給管、62…第2の供給管、65…X方向延在溝、66…Y方向延在溝、68…空間、71…導電膜、73…ダミーパターン、D…深さ、E…所定の厚さ、F…厚さ、G…導体の形成領域
Claims (16)
- 半導体基板に、第1の方向に延在する第1の溝を形成する第1の溝形成工程と、
前記第1の溝のうち、導体の形成領域に対応する部分の前記第1の溝に、第1のSOD(Spin On Dielectric)膜を埋め込む第1のSOD膜形成工程と、
前記第1のSOD膜形成工程後、水蒸気を発生させた雰囲気中において、高温で前記第1のSOD膜を改質することで第1の絶縁膜を形成する第1の改質工程と、
前記第1の改質工程後、前記第1の絶縁膜上に位置する部分の前記第1の溝に、前記第1のSOD膜と同じ種類の膜である第2のSOD膜を埋め込む第2のSOD膜形成工程と、
前記第2のSOD膜形成工程後、水蒸気を発生させた雰囲気中において、前記第1の改質工程の温度よりも低い温度で前記第2のSOD膜を改質して、第2の絶縁膜を形成する第2の改質工程と、
前記第2の改質工程後に、ウエットエッチングにより、前記第1の絶縁膜を選択的に除去することで、前記第1の溝に空間を形成する第1の絶縁膜除去工程と、
前記空間に前記導体を形成する導体形成工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記第1の改質工程では、前記第1のSOD膜を異常酸化させ、
前記第2の改質工程では、前記第2のSOD膜を異常酸化させないことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第2の改質工程は、温度を段階的に上げる工程を含み、各々の温度で水蒸気による改質が行われることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第1及び第2のSOD膜がポリシラザンを材料とした膜であって、
前記第1の改質工程を550℃以上の温度で行い、
前記第2の改質工程を400〜500℃の温度で行うことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第1の改質工程後に、前記第1のSOD膜の改質に必要なプロセスガスを希薄することで前記第1のSOD膜の改質を停止させる第1の改質停止工程と、
前記第1の改質停止工程後に、水蒸気を含まない雰囲気中で前記第1の絶縁膜をアニールする第1のアニール工程と、を設けたことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第2の改質工程後に、前記第2のSOD膜の改質に必要なプロセスガスを希薄することで前記第2のSOD膜の改質を停止させる第2の改質停止工程と、
前記第2の改質停止工程後に、前記第2の改質工程よりも高い温度で、かつ、水蒸気を含まない雰囲気中で前記第2の絶縁膜をアニールする第2のアニール工程と、を設けたことを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第2のアニール工程を前記第1の改質工程と同じ温度で行うことを特徴とする請求項6項記載の半導体装置の製造方法。
- 前記第1の溝形成工程と前記第1のSOD膜形成工程との間に、前記導体の形成領域と前記第1の溝の底面との間に位置する部分の前記第1の溝の側面及び底面に、第3の絶縁膜を形成する第3の絶縁膜形成工程と、
前記第1の溝の側面のうち、一方の側面に設けられた前記第3の絶縁膜を貫通するように、第1の導電型不純物を含むビットコンタクトを形成するビットコンタクト形成工程と、
前記第1の導電型不純物を前記半導体基板に拡散させることで、下部不純物拡散領域を形成する下部不純物拡散領域形成工程と、
前記第3の絶縁膜が形成された部分の前記第1の溝に、前記ビットコンタクトと接触するようにビット線を形成するビット線形成工程と、
前記ビット線上に位置する部分の前記第1の溝を覆うように、第4の絶縁膜を形成する第4の絶縁膜形成工程と、を設けたことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第1の溝形成工程では、前記第1の溝を複数形成し、
第1の絶縁膜除去工程の前に、前記半導体基板に、前記第1の方向に対して交差する第2の方向に延在すると共に、前記ビット線上に配置された前記第3の絶縁膜を露出する深さとされた第2の溝を複数形成することで、前記第1及び第2の溝に囲まれたピラーを複数形成するピラー形成工程を設けたことを特徴とする請求項8記載の半導体装置の製造方法。 - 前記第2の溝に前記第1及び第2のゲート電極の母材となる導電膜を、前記空間内を充填するように形成する導電膜形成工程と、
エッチングにより前記導電膜の中央部を除去することで、前記導電膜を前記第1の方向に対して2つに分割して、前記第2の方向に配列された複数の前記ピラーよりなるピラー群の第1の側面のうち、前記第2の溝に対応する部分の前記第1の側面に、第1のゲート電極を形成すると共に、前記第1の側面の反対側に位置する前記ピラー群の第2の側面のうち、前記第2の溝に対応する部分の前記第2の側面に、第2のゲート電極を形成するゲート電極形成工程と、を有することを特徴とする請求項9記載の半導体装置の製造方法。 - 前記導電膜形成工程と前記ゲート電極形成工程との間に、前記第1及び第2のゲート電極の上端の位置が前記導体の上端の位置よりも上方に配置されるように、前記第2の溝に配置された前記導電膜をエッチバックする導電膜エッチバック工程を有することを特徴とする請求項10または11記載の半導体装置の製造方法。
- 前記ゲート電極形成工程後に、複数の前記ピラーの上端に、第1の導電型不純物をドーピングすることで上部不純物拡散領域を形成する上部不純物拡散領域形成工程を設けたことを特徴とする請求項8ないし10のうち、いずれか1項記載の半導体装置の製造方法。
- 半導体基板に形成され、第1の方向に延在する複数の第1の溝と、
前記第1の方向と交差する第2の方向に延在する複数の第2の溝と、
前記第1及び第2の溝に囲まれた複数のピラーと、
前記第2の方向に配列された複数の前記ピラーよりなるピラー群の第1の側面のうち、前記第2の溝の底部に位置する部分の前記ピラー群の第1の側面に配置され、前記半導体基板と電気的に絶縁された第1のゲート電極と、
前記第1の側面の反対側に位置する前記ピラー群の第2の側面のうち、前記第2の溝の底部に位置する部分の前記ピラー群の第2の側面に配置され、前記半導体基板と電気的に絶縁された第2のゲート電極と、を備え、
前記第1のゲート電極と前記第2のゲート電極との間に位置する部分の前記第1の溝に、前記半導体基板と電気的に絶縁されるように配置され、前記第1のゲート電極と前記第2のゲート電極とを電気的に接続する導体と、
前記導体上に位置する部分の前記第1の溝を充填するように、スピンナ法により形成された塗布系の絶縁膜を設けたことを特徴とする半導体装置。 - 前記第1及び第2のゲート電極の上端の位置を、前記第1のゲート電極と前記第2のゲート電極とを電気的に接続する前記導体の上面の位置よりも上方に配置したことを特徴とする請求項13記載の半導体装置。
- 前記導体の下方に位置する前記第1の溝の底部に、前記導体とは電気的に絶縁され、前記第1の方向に延在するビット線を有することを特徴とする請求項13または14記載の半導体装置。
- 前記ピラーの一方の側面に対応する部分に、前記ビット線と電気的に接続された下部不純物拡散領域と、
前記ピラーの上端部に設けられた上部不純物拡散領域と、を有することを特徴とする請求項13ないし15のうち、いずれか1項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033673A JP2011171500A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
US13/026,758 US8242004B2 (en) | 2010-02-18 | 2011-02-14 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033673A JP2011171500A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011171500A true JP2011171500A (ja) | 2011-09-01 |
Family
ID=44369930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010033673A Pending JP2011171500A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8242004B2 (ja) |
JP (1) | JP2011171500A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9941366B2 (en) | 2013-12-25 | 2018-04-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101898653B1 (ko) | 2012-05-10 | 2018-09-13 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
US9847245B1 (en) | 2016-06-16 | 2017-12-19 | Samsung Electronics Co., Ltd. | Filling processes |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100673884B1 (ko) * | 2003-09-22 | 2007-01-25 | 주식회사 하이닉스반도체 | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 |
US7521378B2 (en) * | 2004-07-01 | 2009-04-21 | Micron Technology, Inc. | Low temperature process for polysilazane oxidation/densification |
JP2008078617A (ja) * | 2006-08-25 | 2008-04-03 | Canon Inc | 構造体の製造方法 |
JP5466818B2 (ja) | 2007-09-27 | 2014-04-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
2010
- 2010-02-18 JP JP2010033673A patent/JP2011171500A/ja active Pending
-
2011
- 2011-02-14 US US13/026,758 patent/US8242004B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9941366B2 (en) | 2013-12-25 | 2018-04-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US8242004B2 (en) | 2012-08-14 |
US20110201173A1 (en) | 2011-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8603892B2 (en) | Method of manufacturing a semiconductor device | |
US7557420B2 (en) | Low temperature process for polysilazane oxidation/densification | |
US7238587B2 (en) | Semiconductor device fabrication method | |
KR100621888B1 (ko) | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 | |
KR100732647B1 (ko) | 반도체장치 및 그 제조 방법 | |
JP5387586B2 (ja) | シリコン酸化膜の成膜方法、ライナー膜の形成方法、および半導体装置の製造方法 | |
JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
KR20040072382A (ko) | 퍼하이드로 폴리실라잔을 포함하는 반도체 소자 제조용조성물 및 이를 이용한 반도체 소자의 제조방법 | |
JP2009099909A (ja) | 半導体装置の製造方法 | |
JP2010080709A (ja) | シリコン酸化膜の形成方法および不揮発性半導体記憶装置の製造方法 | |
JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US20070004139A1 (en) | Method of manufacturing a non-volatile semiconductor device | |
JP2011171500A (ja) | 半導体装置及びその製造方法 | |
US7235445B2 (en) | Methods of forming device with recessed gate electrodes | |
CN110707036B (zh) | 半导体元件的制作方法 | |
JP2007019191A (ja) | 半導体装置とその製造方法 | |
US7141846B2 (en) | Semiconductor storage device and method for manufacturing the same | |
KR20030015931A (ko) | 반도체 장치의 산화 실리콘막 형성 방법 및 산화실리콘막을 갖는 배선 형성 방법 | |
KR100919676B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
JP2009004492A (ja) | 半導体装置の製造方法 | |
KR100307967B1 (ko) | 복합 반도체장치의 층간절연막 형성방법 | |
TWI270209B (en) | Semiconductor device having step gates and method of manufacturing the same | |
KR20060135222A (ko) | 반도체 소자의 제조방법 | |
KR20050059822A (ko) | 도전플러그용 콘택 형성방법 | |
KR20030056884A (ko) | 반도체 메모리 장치의 캐패시터 제조방법 |