KR20140003206A - 매립비트라인을 구비한 반도체 장치 및 그 제조방법 - Google Patents

매립비트라인을 구비한 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 기술은 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인을 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 기판에 형성된 트렌치에 의하여 분리되어 양측벽을 갖는 바디; 상기 바디 내부에 형성되어 금속실리사이드를 포함하고 상기 트렌치 저면에 정렬된 매립비트라인; 및 상기 트렌치 아래 기판에 형성된 실리사이드화 방지영역을 포함하는 반도체 장치를 제공한다.

Description

매립비트라인을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING BURIED BITLINE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 매립비트라인을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
대부분의 반도체 장치들은 트랜지스터를 포함하고 있다. 예를 들면, 디램(DRAM)으로 대표되는 메모리 장치에서 메모리셀(Memory Cell)은 MOSFET를 포함한다. 일반적으로 MOSFET는 반도체 기판 표면에 소스/드레인영역을 형성하기에 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭하기로 한다.
메모리 장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이 또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리장치의 특성이 저하된다.
전술한 문제점을 고려하여 수직채널트랜지스터(Vertical channel Transistor; VCT)가 제안되었다. 수직채널트랜지스터는 필라의 각 단부에 접합영역들이 형성되고, 어느 하나의 접합영역은 비트라인에 접속된다. 비트라인은 필라 사이의 트렌치에 매립되어 형성되기에 매립비트라인(Buried Bit Line; BBL)이라고 한다.
수직채널트랜지스터(VCT)와 매립비트라인(BBL)을 포함하는 메모리셀은 하나의 매립비트라인(BBL)에 2개의 메모리셀이 인접하게 된다. 따라서, 메모리셀과 메모리셀 사이의 공간(트렌치)에 매립비트라인(BBL)을 형성하고, 하나의 메모리셀과 하나의 매립비트라인(BBL)을 연결하기 위해 OSC(One-Side-Contact) 공정을 진행하고 있다. OSC 공정은 매립비트라인(BBL)이 인접한 2개의 메모리셀 중 어느 하나의 메모리셀에 접속시키기 위한 공정으로 싱글사이드콘택(Single-side-contact; SSC) 공정이라고 약칭하기도 한다. 일반적으로, 수평채널트랜지스를 채용하는 메모리 장치에서는 수평채널트랜지스터와 비트라인을 접속시키기 위해 고종횡비(High aspect ratio)를 갖는 콘택플러그(Contact plug) 형성공정이 필요하다. 이에 반해, 수직채널트랜지스터와 매립비트라인을 채용하는 경우에는 수직채널트랜지스터와 매립비트라인을 직접 접촉시킬 수 있으므로 콘택플러그 형성공정이 필요하지 않다. 따라서, 비트라인의 기생캐패시턴스를 감소시킬 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(11)에 트렌치(13)에 의해 분리되는 복수의 바디(14)가 형성된다. 바디(14)는 하드마스크막(12)을 이용한 기판(11) 식각공정을 통해 형성된다. 바디(14)의 측벽 및 트렌치(13)의 표면에는 보호막(15)이 형성된다. 보호막(15)에는 OSC 공정을 통해 오픈부(17)가 형성된다. 오픈부(17)는 바디(14)의 어느 하나의 측벽을 오픈시킨다. 트렌치(13) 내부에는 매립비트라인(16)이 형성되고, 매립비트라인(16)은 오픈부(17)를 통해 바디(14)와 연결된다. 매립비트라인(16)은 인접한 두 개의 바디(14) 중 어느 하나의 바디(14)와 연결된다. 도시하지 않았지만, 바디(14)의 상부는 수직채널트랜지스터의 소스/드레인영역 및 채널이 형성되는 필라를 포함한다.
도 1과 같이, 인접한 바디(14) 중 어느 하나의 바디(14)의 측벽에 매립비트라인(16)을 연결시키기 위해 OSC 공정이 적용된다. OSC 공정을 구현하기 위해 라이너막 및 틸트이온주입(Tilt implant) 공정, OSC 마스크 공정 등의 여러 방법이 제안된 바 있다.
그러나, 위와 같은 방법들은 공정상의 어려움으로 균일하고 재현성 있는 OSC 구조를 형성하지 못하고 있다. 또한, 더욱더 고집적화가 진행되면서 인접한 매립비트라인(16)간의 거리가 좁아지게 되어 매립비트라인(16)간의 기생캐패시턴스(Capacitance, CB)가 높아지는 문제가 있다. 매립비트라인(16)간의 기생캐패시턴스(CB)는 매립비트라인(16)이 바디(14)와 접촉되므로, 실질적으로는 바디(14)와 매립비트라인(16)간의 캐패시턴스이다. 따라서, 인접한 매립비트라인(16)은 거리가 좁아지게 되므로 기생캐패시턴스(CB)가 매우 높아진다.
이와 같이, 매립비트라인(16) 간의 기생캐패시턴스(CB)가 높아지면 장치 동작 자체가 불가능하다는 문제점이 있다.
본 발명의 실시예는 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인을 구비한 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 기판을 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계; 상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계; 및 상기 바디의 양측벽에서 실리사이드화를 진행하여 상기 바디 내부에 매립비트라인을 형성하되, 상기 매립비트라인의 저면이 상기 트렌치 저면에 정렬되도록 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 실리콘을 함유한 기판을 선택적으로 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계; 상기 바디의 양측벽에 보호막을 형성하는 단계; 상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계; 상기 보호막을 선택적으로 식각하여 상기 트렌치 저면에 정렬되어 상기 바디의 양측벽 일부를 오픈하는 오픈부를 형성하는 단계; 상기 오픈부를 포함한 구조물 전면에 금속함유막을 형성하는 단계; 상기 오픈부를 통해 노출된 상기 바디를 완전 실리사이드화 시켜 상기 바디 내부에 금속실리사이드막을 형성하는 단계; 미반응 상기 금속함유막을 제거하는 단계; 및 복수의 상기 바디 사이를 갭필하는 층간절연막을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 기판을 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계; 상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계; 상기 바디의 양측벽에서 실리사이드화를 진행하여 상기 바디 내부에 매립비트라인을 형성하되, 상기 매립비트라인의 저면이 상기 트렌치 저면에 정렬되도록 형성하는 단계; 상기 매립비트라인 상부의 바디를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계; 및 상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 트렌치에 의하여 분리되어 양측벽을 갖는 바디; 상기 바디 내부에 형성되어 금속실리사이드를 포함하고 상기 트렌치 저면에 정렬된 매립비트라인; 및 상기 트렌치 아래 기판에 형성된 실리사이드화 방지영역을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 BSC 공정 및 풀리-실리사이드화공정을 이용하여 필라 아래 직접 접촉하는 매립비트라인을 제공함으로서 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
또한, 매립비트라인 재료로서 금속실리사이드를 적용함에 따라 매립비트라인의 시트저항(Rs)을 감소시킬 수 있는 효과가 있다.
또한, 매립비트라인이 트렌치 저면에 정렬되어 바디 내부에 형성됨에 따라 BSC 구조의 매립비트라인에서 오픈부가 일괄적으로 형성되지 못함에 따른 문제점을 원천적으로 방지할 수 있는 효과가 있다.
또한, 매립비트라인 사이의 기판에 실리사이드화 방지영역을 형성함으로써, 금속실리사이드를 포함한 매립비트라인이 트렌치 저면에 정렬된 형태를 갖더라도 매립비트라인간 쇼트가 발생하는 것을 방지함과 동시에 인접한 매립비트라인 사이의 펀치쓰루를 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 도면.
도 2a 내지 도 2e는 BSC 공정을 이용한 매립비트라인 제조방법을 도시한 도면도.
도 3은 BSC 공정으로 형성된 오픈부가 일괄적으로 동일한 위치에 형성되지 않은 경우를 도시한 도면.
도 4는 본 발명의 실시예에 따른 매립비트라인을 도시한 도면.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 매립비트라인 제조방법을 도시한 도면.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면
도 7a 내지 도 7f는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 인접한 매립비트라인간의 기생캐패시턴스를 감소시키기 위하여 바디(Body) 사이의 공간(트렌치)에 매립비트라인을 형성하지 않고, 바디 내부에 매립비트라인을 형성한다. 이때, 바디 내부에 매립비트라인을 형성하기 위해 BSC(Both-side-contact) 공정을 이용한다. 참고로, BSC 공정은 더블사이드콘택(Double-side-contact; DSC) 공정이라 불리기도 한다.
이하, 도 2a 내지 도 2e를 참조하여 BSC 공정을 이용한 매립비트라인 제조방법에 대하여 설명하기로 한다. 도 2a 내지 도 2e는 BSC 공정을 이용한 매립비트라인 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 예컨대, 실리콘기판 상의 하드마스크패턴(22)을 식각마스크으로 기판(21)을 식각하여 복수의 트렌치(23)를 형성한다. 이로써, 트렌치(23)에 의해 분리된 복수의 바디(24)를 형성한다. 이때, 바디(24)는 기판에 수직하게 형성된 구조물로 선형(linear)일 수 있다. 따라서, 바디(24)는 두 개의 측벽(Both Sidewall)을 가질 수 있다.
다음으로, 트렌치(23)를 포함한 구조물 표면을 따라 서로 선택비를 갖는 보호막들을 형성한다. 보호막은 제1보호막(25)과 제2보호막(26)이 적층된 적층막으로 형성할 수 있다. 예컨대, 제1보호막(25)은 산화막일 수 있고, 제2보호막(26)은 질화막일 수 있다.
다음으로, 제2보호막(26) 상에 트렌치(23)를 일부 매립하는 제1희생막(27)을 형성한다. 트렌치(23)를 일부 매립하는 제1희생막(27)은 트렌치(23)를 갭필하도록 기판(21) 전면에 제1희생막(27)을 형성하고, 상부면을 평탄화시킨 이후에 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 제1희생막(27)은 제1, 제2보호막(25, 26)과 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 제1희생막(27)은 실리콘막일 수 있다.
도 2b에 도시된 바와 같이, 제1희생막(27)에 의하여 노출된 제2보호막(26)을 선택적으로 제거한다. 이로써, 제2보호막(26)은 제1희생막(27)과 동일한 상부면을 가질 수 있다.
다음으로, 제1희생막(27) 및 제2보호막(26) 상에 트렌치(23)를 일부 매립하는 제2희생막(28)을 형성한다. 제2희생막(28)은 트렌치(23)를 갭필하도록 기판(21) 전면에 제2희생막(28)을 형성하고, 상부면을 평탄화시킨 이후에 전면식각공정 예컨대, 에치백을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 제2희생막(28)은 실리콘막일 수 있다.
도 2c에 도시된 바와 같이, 제2희생막(28)을 포함한 구조물 표면을 따라 제3보호막(29)을 형성한 후에 제3보호막(29)을 선택적으로 식각하여 트렌치(23) 측벽에 스페이서 형태로 잔류시킨다. 제3보호막(29)은 질화막일 수 있다.
다음으로, 제2희생막(28)을 제거한다. 이때, 제1보호막(25) 내지 제3보호막(29)은 제2희생막(28)과 선택비를 갖기 때문에 제거되지 않는다.
다음으로, 제2희생막(28)을 제거함에 따라 노출된 제1희생막(27)을 제거한다. 이때, 제1보호막(25) 내지 제3보호막(29)은 제1희생막(28)과도 선택비를 갖기 때문에 제거되지 않는다.
도 2d에 도시된 바와 같이, 제2보호막(26) 및 제3보호막(29)에 의하여 노출된 제1보호막(25)을 선택적으로 제거하여 바디(24)의 양측벽을 일부 노출시키는 오픈부(30A, 30B)를 형성한다. 오픈부(30A, 30B)는 바디(24)의 측벽을 따라 연장된 선형(linear)일 수 있다.
상술한 바와 같이, 오픈부(30A, 30B)를 형성하기 위한 일련의 공정을 BSC 고정이라 한다. BSC 공정은 종래의 OSC 공정과 대비된다. OSC 공정은 바디(24)의 양측벽 중 어느 하나의 측벽만을 오픈시키는 공정이나, BSC 공정은 바디(24)의 양측벽을 오픈시키는 공정이다. 또한, BSC 공정은 OSC 공정과 다르게 공정이 단순하고, 틸트이온주입 및 OSC 마스크를 사용하지 않기 때문에 생산성 및 재현성이 보다 우수하다.
도 2e에 도시된 바와 같이, 오픈부(30A, 30B)를 포함한 구조물 표면을 따라 금속함유막(미도시)을 형성한 후에 어닐(Anneal)을 실시하여 오픈부(30A, 30B)를 통해 노출된 바디(24) 내부에 금속실리사이드(100)를 형성한다. 금속실리사이드(100)는 바디(24) 내부에 매립된 형태를 갖고, 매립비트라인(BBL)으로 작용한다. 이하, 금속실리사이드(100)를 '매립비트라인(100)'이라 약칭하기로 한다.
다음으로, 도면에 도시하지는 않았지만 잔류하는 금속함유막을 제거하고, 매립비트라인의 특성을 개선하기 위한 추가 어닐을 실시할 수 있다.
상술한 공정과정을 통해 형성된 매립비트라인(100)은 바디(24) 내부에 매립된 형태를 갖기 때문에 종래 OSC 구조보다 인접한 매립비트라인(100) 사이의 기생캐패시턴스를 효과적으로 감소시킬 수 있다. 아울러, 매립비트라인(100) 재로로서 금속실리사이드를 적용함에 따라 매립비트라인(100)의 시트저항(Rs)을 감소시킬 수 있다.
그러나, 상술한 BSC 공정은 인접한 매립비트라인(100) 사이의 분리 및 펀치쓰루(Punch through)를 방지하기 위하여 바디(24)를 분리시키는 트렌치(23)의 저면으로부터 수직방향으로 소정 간격 이격시켜 오픈부(30A, 30B)를 형성하기 때문에 일괄적으로 동일한 위치에 오픈부(30A, 30B)가 형성되지 못하는 문제점이 있다. 이를 도 3을 참조하여 자세히 설명하기로 한다.
도 3은 BSC 공정으로 형성된 오픈부가 일괄적으로 동일한 위치에 형성되지 않은 경우를 도시한 단면도이다. 이하, 설명의 편의를 위하여 도 2a 내지 도 2e와 동일한 도면부호를 사용하기로 한다.
도 3을 참조하면, 트렌치(23) 저면으로부터 수직방향으로 소정 간격 이격된 오픈부(30A, 30B) 형성 위치를 정의(define)하기 위한 제1희생막(27) 및 제2희생막(28)의 전면식각공정시 높이 조절(Height Control)에 대한 크리티컬(Critical)한 공정 마진(Margin)이 부족하여 오픈부(30A, 30B)가 일괄적으로 동일한 위치에 형성되지 못하는 문제점이 있다.
BSC 공정을 통해 형성된 매립비트라인(100)은 바디(24)의 일측 오픈부(30A)로부터 형성되는 금속실리사이드와 바디(24)의 타측 오픈부(30B)로부터 형성되는 금속실리사이드가 서로 중첩되도록 형성되어야 장치가 요구하는 신호 전달 특성(또는 저저항 특성)을 확보할 수 있다. 그러나, 오픈부(30A, 30B)가 일괄적으로 동일한 위치에 형성되지 못하면 바디(24)의 일측 오픈부(30A)로부터 형성되는 금속실리사이드와 바디(24)의 타측 오픈부(30B)로부터 형성되는 금속실리사이드가 단순히 접하는 구조(도면부호 'X' 참조)를 갖거나, 심할 경우 바디(24)의 일측 오픈부(30A)로부터 형성되는 금속실리사이드와 바디(24)의 타측 오픈부(30B)로부터 형성되는 금속실리사이드가 서로 접하지 않는 구조(도면부호 'Y' 참조)의 매립비트라인(100)이 형성되는 문제점이 발생한다. 도면부호 'X'와 같은 형태로 매립비트라인(100)이 형성되는 경우 장치가 요구하는 신호 전달 특성(또는 저저항 특성)을 확보할 수 없으며, 도면부호 'Y'와 같은 형태로 매립비트라인(100)이 형성된 경우에는 매립비트라인(100)으로서의 기능을 수행하지 못한다. 또한, 도면부호 'X' 및 'Y'와 같은 형태로 매립비트라인(100)이 형성되면, 바디(24) 상부 필라에 수직채널트랜지스터의 소스/드레인영역 및 채널을 형성할 공간이 감소하여 이들 형성공정에 대한 공정 마진이 감소하는 문제점을 유발한다. 참고로, 바디(24)의 상부는 필라가 형성되는 공간으로 필라에는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성된다.
이하, 트렌치 저면으로부터 수직방향으로 소정 간격 이격시켜 오픈부를 형성하는 BSC 공정에서 오픈부가 일괄적으로 동일한 위치에 형성되지 못하는 문제점을 해결할 수 있는 BSC 공정, 이를 이용한 매립비트라인 및 그 제조방법에 대하여 자세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 매립비트라인을 도시한 사시도이다.
도 4에 도시된 바와 같이, 기판(101)에는 하드마스크패턴(102)을 이용하여 형성된 복수의 트렌치(103)에 의하여 분리된 복수의 바디(104)가 형성되어 있다. 기판(101)은 반도체기판일 수 있으며, 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(101)은 실리콘기판, 실리콘저마늄기판, SOI(Silicon On Insulator) 기판을 포함할 수 있다. 트렌치(103)에 의하여 분리된 복수의 바디(104)는 일방향으로 연장된 선형(linear)일 수 있다. 따라서, 바디(104)는 두 개의 측벽(Both Sidewall)을 가질 수 있다.
매립비트라인(107)은 바디(104)가 연장된 방향과 동일한 방향으로 연장된 선형(linear)일 수 있다. 매립비트라인(107)는 금속성막을 포함할 수 있다. 구체적으로 매립비트라인(107)은 금속실리사이드를 포함할 수 있다. 금속실리사이드는 불순물이 도핑된 (폴리)실리콘막보다 저항이 낮은 물질이기 때문에 매립비트라인(107)은 저저항을 갖는다. 매립비트라인(107)은 실리사이데이션(Silicidation) 공정을 통해 형성된 것일 수 있다. 바람직하게, 매립비트라인(107)은 풀리-실리사이데이션(Fully-silicidation) 공정에 의해 형성된 것일 수 있다. 풀리-실리사이데이션 공정은 실리콘함유 재료를 모두 실리사이데이션하는 공정이다. 매립비트라인(107)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속실리사이드를 사용하여 형성될 수 있다. 금속실리사이드는 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 금속함유막을 형성한 후에 실리사이데이션 공정을 수행하여 얻어질 수 있다. 금속함유막은 준귀금속 및 내화 금속을 포함할 수 있다.
또한, 매립비트라인(107)은 트렌치(103) 저면에 정렬되어 바디(104) 내부에 형성되어 있다. 구체적으로, 매립비트라인(107)의 저면이 트렌치(103)의 저면에 정렬된 형태를 가질 수 있다. 즉, 매립비트라인(107)의 저면과 트렌치(103)의 저면이 동일 평면상에 위치할 수 있다. 이처럼, 트렌치(103) 저면에 매립비트라인(107)이 정렬됨에 따라 매립비트라인(107)을 형성하기 위한 오픈부가 일괄적을 동일한 위치에 형성되지 못함에 따른 문제점을 원천적으로 해결할 수 있다. 이는 후술하는 도 5a 내지 도 5i를 참조하여 보다 자세히 설명하기로 한다.
트렌치(103) 아래 기판(101)에는 실리사이드화 반응을 방지하는 반응방지영역(105) 즉, 실리사이드화 방지영역이 형성되어 있다. 반응방지영역(105)은 금속실리사이드를 포함하는 매립비트라인(107) 형성공정시 기판(101)과 금속이 반응하여 금속실리사이드가 형성되는 것을 방지하는 역할을 수행한다. 즉, 인접한 매립비트라인(107) 사이에 쇼트가 발생하는 것을 방지하는 역할을 수행한다. 또한, 반응방지영역(105)은 인접한 매립비트라인(107) 사이의 펀치쓰루를 방지하는 역할도 수행한다. 반응방지영역(105)은 기판(101)에 불순물을 이온주입하여 형성된 불순물영역일 수 있으며, 불순물로는 기판(101)과 금속 사이의 반응을 방지할 수 있는 모든 물질을 적용할 수 있다. 일례로, 기판(101)이 실리콘함유 재료를 포함하는 경우에 불순물로는 불소(F)를 사용할 수 있다. 따라서, 반응방지영역(105)은 불화실리콘(SiF)영역일 수 있다.
반응방지영역(105) 아래 기판(101)에는 펀치쓰루방지영역(106)이 형성될 수 있다. 펀치쓰루방지영역(106)은 반응방지영역(105)과 더불어서 인접한 매립비트라인(107) 사이의 펀치쓰루를 방지하는 역할을 수행하는 것으로, 기판(101)에 불순물을 이온주입하여 형성된 불순물영역일 수 있다.
상술한 구조를 갖는 본 발명의 매립비트라인(107)은 복수의 바디(104)를 분리시키는 트렌치(103) 저면에 정렬된 형태를 갖기 때문에 BSC 구조의 매립비트라인(107)에서 오픈부가 일괄적으로 동일한 위치에 형성되지 못해 발생하는 문제점을 원천적으로 방지할 수 있다.
또한, 트렌치(103) 아래 기판(101)에 형성된 반응방지영역(105)을 구비함으로써, 매립비트라인(107)이 트렌치(103) 저면에 정렬된 형태를 갖더라도 매립비트라인(107) 형성공정시 인접한 매립비트라인(107) 사이의 쇼트를 방지함과 동시에 펀치쓰루를 방지할 수 있다. 또한, 반응방지영역(105) 아래 펀치쓰루방지영역(106)을 구비함으로써, 인접한 매립비트라인(107) 사이의 펀치쓰루를 보다 효과적으로 방지할 수 있다.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 매립비트라인 제조방법을 도시한 공정단면도이다. 이하에서는, 도 4에 도시된 구조를 갖는 매립비트라인의 제조방법에 대한 일례를 설명하기로 한다. 따라서, 도 5a 내지 도 5i는 도 4에 도시된 A-A'절취선을 따라 도시하기로 한다.
도 5a에 도시된 바와 같이, 기판(31)을 준비한다. 기판(31)으로는 반도체기판(31)을 사용할 수 있으며, 반도체기판(31)은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(31)으로는 실리콘기판, 실리콘저마늄기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
다음으로, 기판(31)상에 하드마스크패턴(32)을 형성한다. 하드마스크패턴(32)은 산화막, 질화막, 산화질화막, 탄소함유막 및 반도체막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 하드마스크패턴(32)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층된 적층막으로 형성할 수 있다. 또한, 하드마스크패턴(32)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층된 적층막으로 형성할 수도 있다.
하드마스크패턴(32)은 감광막패턴(미도시)을 이용하여 형성할 수 있다. 하드마스크패턴(32)은 기판(31)에 복수의 바디(34)를 형성하기 위한 것으로, 후속 공정을 통해 바디(34)는 수직채널트랜지스터를 형성하는데 사용될 수 있다. 예컨대, 수직채널트랜지스터는 소스영역, 드레인영역 및 채널영역을 구비할 수 있으며, 채널영역은 소스영역과 드레인영역 사이에 위치하고, 기판(31)의 표면에 수직한 방향으로 배치될 수 있다. 수직채널트랜지스터는 향상된 집적도와 동작 특성을 가지며, 이에 따라 메모리 장치의 메모리셀에 적용될 수 있다.
다음으로, 하드마스크패턴(32)을 식각마스크로 기판(31)을 일정 깊이 식각하여 복수의 바디(34)를 형성한다. 트렌치(33)를 형성하기 위한 식각공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다. 기판(31)이 실리콘기판인 경우, 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용하여 진행할 수 있다.
상술한 공정을 통해 형성된 트렌치(33)에 의하여 복수의 바디(34)가 서로 분리되고, 바디(34)는 기판(31)의 표면에서 수직방향으로 연장된 선형(linear)일 수 있다. 따라서, 바디(34)는 인접한 바디(34)와 서로 대향하는 2개의 측벽(Both Sidewall)을 가질 수 있다.
도 5b에 도시된 바와 같이, 바디(34)가 형성된 구조물 표면을 따라 제1보호막(35)을 형성한다. 제1보호막(35)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(35)은 산화막으로 형성할 수 있다.
다음으로, 제1보호막(35) 상에 트렌치(33)를 일부 매립하는 희생막(36)을 형성한다. 트렌치(33) 일부 매립하는 희생막(36)은 트렌치(33)의 하부영역을 매립하도록 형성한다. 구체적으로, 트렌치(33)를 매립하도록 기판(31) 전면에 희생막(36)을 형성한 이후 트렌치(33) 하부영역에만 희생막(36)이 잔류하도록 희생막(36)에 대한 전면식각공정 예컨대, 에치백(etchback)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 희생막(36)은 제1보호막(35)과 선택비를 갖는 물질로 형성한다. 희생막(36)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(35)을 산화막으로 형성한 경우에 희생막은 폴리실리콘막으로 형성할 수 있다.
다음으로, 희생막(36)을 포함한 구조물 표면을 따라 제2보호막(37)을 형성한 후에 제2보호막(37)이 바디(34) 및 하드마스크패턴(32)의 측벽에 잔류하도록 스페이서식각을 진행한다. 스페이서식각은 전면식각법을 사용하여 실시할 수 있다. 제2보호막(37)은 제1보호막(35) 및 희생막(36)과 선택비를 갖는 물질로 형성한다. 제2보호막(37)은 산화막, 질화막등을 포함한 절연막, 실리콘막등을 포함한 반도체막, 티타늄(Ti), 코발트(Co), 알루미늄(Al)등을 포함한 금속막 및 이들의 화합물(예컨대, 금속질화막)로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1보호막(35) 및 희생막(36)을 각각 산화막 및 폴리실리콘막으로 형성한 경우에 제2보호막(37)은 티타늄질화막으로 형성할 수 있다.
도 5c에 도시된 바와 같이, 희생막(36)을 제거한다. 희생막(36)은 건식식각법(Dry etch) 또는 습식식각법(Wet etch)으로 사용하여 제거할 수 있다.
다음으로, 희생막(36)을 제거함에 따라 노출된 제1보호막(35)을 선택적으로 제거한다. 이때, 트렌치(33) 저면에 형성된 제1보호막(35) 부분만 제거한다. 따라서, 바디(34)의 측벽에는 여전히 제1보호막(35)이 잔류한다. 트렌치(33) 저면에 형성된 제1보호막(35) 부분만 선택적으로 제거하기 위해 건식식각법을 사용할 수 있다. 이하, 제1보호막(35)의 도면부호를 '35A'로 변경하여 표기하기로 한다.
여기서, 트렌치(33) 저면에 형성된 제1보호막(35A) 부분만을 제거하여 바디(34) 측벽에 형성된 제1보호막(35A)을 잔류시키는 것은 후속 불순물 이온주입공정시 산란(Scattering)에 의하여 바디(34)에 불순물이 주입되는 것을 방지하기 위함이다. 즉, 바디(34) 측벽에 잔류하는 제1보호막(35A)이 후속 불순물 이온주입공정시 배리어(Barrier)로 작용한다.
도 5d에 도시된 바와 같이, 트렌치(33) 아래 기판(31)에 반응방지영역(38)을 형성하기 위한 불순물 이온주입공정(201)을 실시한다. 반응방지영역(38)은 후속 매립비트라인을 위한 금속실리사이드 형성공정시 트렌치(33) 아래 기판(31)에 금속실리사이드가 형성되는 것을 방지한다. 즉, 반응방지영역(38)은 실리사이드화 방지영역이다. 또한, 반응방지영역(38)은 실리사이드화 반응을 방지함과 동시에 인접한 매립비트라인의 사이의 펀치쓰루를 방지하는 역할도 수행한다. 반응방지영역(38)을 형성하기 위한 불순물로는 기판(31)과 금속 사이의 반응을 방지할 수 있는 모든 물질 즉, 실리사이드화 반응을 방지할 수 있는 모든 물질을 적용할 수 있다. 일례로, 기판(31)이 실리콘기판인 경우에 불순물로는 불소(F)를 사용할 수 있다. 따라서, 반응방지영역(38)은 불화실리콘영역(SiF)일 수 있다.
한편, 반응방지영역(38)을 형성한 이후에 반응방지영역(38) 아래 기판(31)에 펀치쓰루방지영역(39)을 형성할 수도 있다. 펀치쓰루방지영역(39)은 반응방지영역(38)과 더불어서 인접한 매립비트라인 사이의 펀치쓰루를 방지하는 역할을 수행한다. 펀치쓰루방지영역(39)은 불순물 이온주입공정을 통해 형성할 수 있다. 이때, 불순물은 후속 공정을 통해 형성될 제1소스/드레인영역의 도전형에 따라 선택할 수 있다. 일례로, 제1소스/드레인영역의 도전형이 N형인 경우에 펀치쓰루방지영역(39)은 P형 불순물영역으로 형성할 수 있다. 이는, 제1소스/드레인영역이 매립비트라인을 감싸는 형태를 갖는 바, 펀치쓰루방지영역(39)을 제1소스/드레인영역과 서로 상보적인 도전형을 갖도록 형성하면 이들 사이의 접합절연에 의하여 인접한 매립비트라인 사이에 펀치쓰루가 발생하는 것을 효과적으로 방지할 수 있기 때문이다.
참고로, 펀치쓰루방지영역(39)을 형성한 이후에 반응방지영역(38)을 형성하여도 무방하다. 반응방지영역(38)과 펀치쓰루방지영역(39)의 형성순서는 사용되는 불순물의 활성화 및 확산 정도에 따라 선택할 수 있다. 또한, 반응방지영역(38)을 통해 충분한 특성(즉, 펀치쓰루방지 특성)을 확보할 수 있는 경우에는 펀치쓰루방지영역(39)을 형성하지 않을 수 있다.
도 5e에 도시된 바와 같이, 제2보호막(37)을 식각마스크로 노출된 제1보호막(35A)을 식각하여 바디(34)의 양측벽 일부를 노출시키는 오픈부(40A, 40B)를 형성한다. 오픈부(40A, 40B)를 형성하기 위한 제1보호막(35A) 식각은 습식식각법을 사용하여 실시할 수 있다. 오픈부(40A, 40B) 형성시 하드마스크패턴(22) 상부에 형성된 제1보호막(35A)도 제거될 수 있다. 이하, 식각된 제1보호막(35A)의 도면부호를 '35B'로 변경하여 표기하기로 한다.
오픈부(40A, 40B)는 트렌치(33) 저면에 정렬되어 바디(34) 하부영역의 측벽을 노출시키는 구조를 갖는다. 즉, 오픈부(40A, 40B)가 트렌치(33) 저면에 정렬되도록 형성함에 따라 일괄적으로 동일한 위치에 오픈부(40A, 40B)를 형성할 수 있다. 또한, 오픈부(40A, 40B)는 바디(34)의 측벽을 따라 연장된 선형(linear)으로, 바디(34)의 양측벽에서 동시에 형성된다.
도 5f에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 202)을 실시한다. 이때, 오픈부(40A, 40B)에 의해 노출되어 있는 바디(34)의 양측벽 일부에 불순물이 도핑되면서 제1소스/드레인영역(41)이 형성된다. 제1소스/드레인영역(41)은 수직채널트랜지스터의 소스영역 또는 드레인영역이 된다.
플라즈마 도핑(202)은 도핑소스(즉, 불순물)를 플라즈마 상태로 여기시키고, 여기된 플라즈마 내의 불순물 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 불순물 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(202)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다. 도핑소스는 제1소스/드레인영역(41)에 도핑되는 불순물(Dopant)를 함유하는 물질이다. 도핑소스는 불순물가스(Dopant gas)를 포함한다. 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 불순물가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다. 도핑에너지는 기판(31)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 바디(34)에도 인가되어 측면 방향의 플라즈마 도핑(202)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(202)이 가능하다. 도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ∼1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(202)을 실시하면, 제1소스/드레인영역(41)에 도핑된 불순물(dopant)은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 플라즈마 도핑(202)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 바에 따르면, 플라즈마 도핑(202)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 제1소스/드레인영역(41)을 형성할 수 있다. 아울러, 도핑에너지를 조절하므로써 제1소스/드레인영역(41)이 양쪽 오픈부(40A, 40B)에서 동시에 형성시킬 수 있다. 따라서, 양쪽 오픈부(40A, 40B)에서 동시에 형성되는 제1소스/드레인영역(41)은 서로 연결되어 하나의 영역이 될 수 있다.
한편, 제1소스/드레인영역(41)을 형성하는 다른 방법으로는 불순물이 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 트렌치(33)에 갭필한 후 어닐하므로써 도프드 폴리실리콘 내 도펀트를 바디(34) 내부로 확산시킬 수 있다.
도 5g에 도시된 바와 같이, 제1소스/드레인영역(41)이 형성된 구조물 전면에 도전막을 형성한다. 도전막은 금속함유막(42)을 포함한다. 금속함유막(42)은 실리사이데이션(Silicidation)이 가능한 금속함유재료를 포함한다. 일례로, 금속함유막(42)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함할 수 있다. 금속함유막(42)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다.
다음으로, 어닐을 실시하여 금속함유막(42)과 바디(34)가 반응하는 실리사이데이션(Silicidation)을 진행한다. 바디(34)의 재질이 실리콘을 함유하므로, 금속함유막(42)과 바디(34)의 반응에 의하여 금속실리사이드(Metal-silicide, 43)가 형성된다. 금속실리사이드(43)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함할 수 있다.
금속실리사이드(43)를 형성하기 위한 어닐은 급속어닐(Rapid Thermal Anneal)일 수 있다. 급속어닐(RTA)은 바디(34) 및 금속함유막(42)의 종류(또는 재질)에 따라서 다른 온도로 수행될 수 있다. 예컨대, 금속함유막(42)으로 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(43)는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 되도록 형성하는 것이 바람직하다. 즉, 실리사이데이션이 바디(34)의 양측벽으로부터 충분히 진행되도록 하여 바디(34)의 일부를 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(43)가 바디(34)의 내부에 형성된다.
이와 같이, 실리사이드화공정에 의해 바디(34) 내부에 매립된 형태로 형성된 금속실리사이드(43)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드(43)를 '매립비트라인(43)'이라 약칭하기로 한다.
한편, 트렌치(33) 아래 기판(31)에 형성된 반응방지영역(38)에 의하여 어닐을 통해 바디(34) 내부에는 매립비트라인(43)을 형성하는 과정에서 트렌치(33) 아래 기판(31)에는 금속실리사이드가 형성되지 않는다. 따라서, 매립비트라인 형성공정시 인접한 매립비트라인(43) 사이의 쇼트를 방지할 수 있다.
도 5h에 도시된 바와 같이, 금속실리사이드 형성후에 잔류하는 미반응 금속함유막(42)을 제거한다. 미반응 금속함유막(42)은 습식식각을 통해 제거할 수 있다.
한편, 금속함유막(42)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시할 수 있다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
도 5i에 도시된 바와 같이, 트렌치(33)를 갭필하는 층간절연막(44)을 전면에 형성한다. 층간절연막(44)은 BPSG 등의 산화물을 포함할 수 있다. 층간절연막(44)은 하드마스크패턴(22)의 표면이 노출되도록 평탄화가 수행될 수 있다.
상술한 공정과정을 통해 본 발명의 실시예에 따른 매립비트라인(43)을 형성할 수 있다. 본 발명의 실시예에 따른 매립비트라인(43)은 트렌치(33) 저면에 정렬되도록 오픈부(40A, 40B)를 형성하기 때문에 일괄적으로 동일한 위치에 오픈부(40A, 40B)를 형성할 수 있어 매립비트라인(43)의 특성을 향상시킬 수 있다. 또한, 오픈부(40A, 40B) 형성공정 즉, BSC 공정이 단순하여 생산성 및 재현성을 향상시킬 수 있다.
또한, 트렌치(33) 아래 기판(31)에 반응방지영역(38)을 형성함으로써, 인접한 매립비트라인(43) 사이의 쇼트를 방지함과 동시에 펀치쓰루를 방지할 수 있다. 또한, 반응방지영역(38) 아래 펀치쓰루방지영역(39)을 형성함으로써, 인접한 매립비트라인(43) 사이의 펀치쓰루를 보다 효과적으로 방지할 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면이다. 도 6a는 사시도이고, 도 6b 및 도 6c는 각각 도 6a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 6a 내지 도 6c에 도시된 바와 같이, 반도체 장치는 기판(301)상에 형성된 복수의 바디(304), 바디(304) 내부에 형성된 매립비트라인(302), 매립비트라인(302) 사이 기판(301)에 형성된 반응방지영역(306), 반응방지영역(306) 아래 기판(301)에 형성된 펀치쓰루방지영역(307), 바디(304) 상에 위치하는 복수의 필라(305) 및 워드라인(303)을 포함한다. 이때, 바디(304) 및 필라(305)는 활성구조물(Active Structure)이다.
기판(301), 바디(304) 및 필라(305)는 일체형으로 제공될 수 있으며, 이들은 실리콘함유 재료를 식각하여 구분될 수 있다. 각각의 바디(304) 상에 복수의 필라(305)가 형성되어 있다. 즉, 하나의 바디(304) 상에 복수의 필라(305)가 형성되어 있다. 복수의 바디(304)는 기판(301) 상에서 제1방향으로 연장된 선형(linear)으로, 제2방향으로는 트렌치(도 4의 도면부호 '103' 참조)에 의하여 소정 간격 이격되어 서로 분리되어 있다. 바디(304)는 기판(301) 상에서 수직방향으로 형성되어 있고, 필라(305)는 바디(304) 상에서 수직방향으로 형성되어 있다. 예컨대, 기판(301)과 바디(304)는 직교할 수 있고, 바디(304)와 필라(305)도 직교할 수 있다. 복수의 필라(305)는 바디(304) 상에서 서로 분리되어 형성되어 있다. 복수의 필라(305)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
기판(301)은 단결정의 실리콘함유 재료를 포함할 수 있다. 예를 들어, 기판(301)은 실리콘기판(301), 실리콘저마늄기판(301), SOI(Silicon On Insulator) 기판(301)을 포함할 수 있다. 바디(304), 필라(305) 및 기판(301)이 모두 동일 재료를 포함할 수 있으므로, 바디(304)와 필라(305)는 실리콘함유 재료를 포함할 수 있다. 즉, 바디(304)와 필라(305)는 실리콘, 실리콘저마늄을 포함한다.
필라(305)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조이다. 예컨대, 필라(305)는 제1소스/드레인영역, 제2소스/드레인영역 및 수직채널영역을 포함할 수 있다. 제1소스/드레인영역 및 제2소스/드레인영역 중 어느 하나의 소스/드레인영역은 매립비트라인(302)과 연결될 수 있다. 다른 하나의 소스/드레인영역은 캐패시터와 연결될 수 있다. 제1소스/드레인영역, 수직채널영역 및 제2소스/드레인영역은 수직방향으로 연결될 수 있다. 제1소스/드레인영역과 제2소스/드레인영역은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역 및 제2소스/드레인영역이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역, 수직채널영역 및 제2소스/드레인영역은 NPN 접합을 형성할 수 있다.
매립비트라인(302)은 바디(304) 내부에 형성되어 있으며, 바디(304)가 연장된 방향 즉, 제1방향으로 연장될 수 있다. 매립비트라인(302)은 금속성물질을 포함할 수 있다. 구체적으로, 매립비트라인(302)은 금속실리사이드를 포함할 수 있다. 금속실리사이드는 불순물이 도핑된 (폴리)실리콘보다 저항이 낮은 물질이다. 이로써, 매립비트라인(302)은 저저항을 갖는다. 매립비트라인(302)은 실리사이데이션(Silicidation) 공정을 통해 형성될 수 있다. 바람직하게, 매립비트라인(302)은 풀리-실리사이데이션(Fully-silicidation) 공정에 의해 형성될 수 있다. 풀리-실리사이데이션 공정은 실리콘함유 재료를 모두 실리사이데이션하는 공정이다. 매립비트라인(302)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속 실리사이드를 사용하여 형성될 수 있다. 금속 실리사이드는 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 금속함유막을 형성한 후에 실리사이데이션 공정을 수행하여 얻어질 수 있다. 금속함유막은 준귀금속 및 내화 금속을 포함할 수 있다. 인접하는 매립비트라인(302)은 트렌치(도 4의 도면부호 '103' 참조)에 의해 서로 분리된다. 도시하지 않았으나, 이웃하는 매립비트라인(302) 사이의 트렌치 내에는 절연막이 매립될 수 있다.
또한, 매립비트라인(302)은 기판(301) 표면에 정렬되어 바디(304) 내부에 형성되어 있다. 구체적으로, 매립비트라인(302)의 저면이 기판(301)의 상부면에 정렬된 형태를 가질 수 있다. 이처럼, 기판(301) 상부면에 매립비트라인(302)이 정렬된 형태를 가짐에 따라 매립비트라인(302)을 형성하기 위한 BSC 공정에서 오픈부가 일괄적을 동일한 위치에 형성되지 못함에 따른 문제점을 원천적으로 해결할 수 있다.
매립비트라인(302) 사이의 기판(301)에는 실리사이드화 반응을 방지하는 반응방지영역(306)이 형성되어 있다. 반응방지영역(306)은 금속실리사이드를 포함하는 매립비트라인(302) 형성공정시 기판(301)과 금속이 반응하여 금속실리사이드가 형성되는 것을 방지하는 역할을 수행한다. 즉, 인접한 매립비트라인(302) 사이에 쇼트가 발생하는 것을 방지하는 역할을 수행한다. 또한, 반응방지영역(306)은 인접한 매립비트라인(302) 사이의 펀치쓰루를 방지하는 역할도 수행한다. 반응방지영역(306)은 기판(301)에 불순물을 이온주입하여 형성된 것일 수 있으며, 불순물로는 기판(301)과 금속 사이의 반응을 방지할 수 있는 모든 물질을 적용할 수 있다. 일례로, 기판(301)이 실리콘함유 재료를 포함하는 경우에 불순물로는 불소(F)를 사용할 수 있다. 따라서, 반응방지영역(306)은 불화실리콘(SiF)영역일 수 있다.
반응방지영역(306) 아래 기판(301)에는 펀치쓰루방지영역(307)이 형성될 수 있다. 펀치쓰루방지영역(307)은 반응방지영역(306)과 더불어서 인접한 매립비트라인(302) 사이의 펀치쓰루를 방지하는 역할을 수행하는 것으로, 기판(301)에 불순물을 이온주입하여 형성된 불순물영역일 수 있다.
워드라인(303)은 필라(305)의 측벽에 형성되는데, 필라(305)의 측벽에 수직으로 형성된다. 따라서, '수직워드라인'이라고도 한다. 워드라인(303)은 필라(305)의 양측벽에 형성되므로, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인 끝단은 서로 연결될 수 있다. 필라(305)는 채널영역을 포함하므로, 워드라인(303)에 의해 수직채널이 형성된다. 이로써, 제1소스/드레인, 수직채널 및 제2소스/드레인을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(303)은 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 워드라인(303)은 금속성물질을 포함한다. 예컨대, 워드라인(303)은 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(303)과 매립비트라인(302)은 수직방향으로 서로 이격되어 형성될 수 있다. 이를 위해 워드라인(303)과 매립비트라인(302) 사이에 절연물이 더 형성될 수 있다. 여기서, 절연물은 실리콘산화물 등을 포함한다.
상술한 바에 따르면, 바디(304) 내에 매립비트라인(302)이 위치함에 따라 인접한 매립비트라인(302)간의 기생캐패시턴스(CB)를 감소시킬 수 있다.
또한, 기판(301) 상부면에 매립비트라인(302)의 저면이 정렬된 형태를 갖기 때문에 BSC 구조의 매립비트라인(302)에서 오픈부가 일괄적으로 동일한 위치에 형성되지 못해 발생하는 문제점을 원천적으로 방지할 수 있다.
또한, 반응방지영역(306)을 구비함으로써, 매립비트라인(302) 형성공정시 인접한 매립비트라인(302) 사이의 쇼트를 방지함과 동시에 펀치쓰루를 방지할 수 있다.
또한, 반응방지영역(306) 아래 펀치쓰루방지영역(307)을 구비함으로써, 인접한 매립비트라인(302) 사이의 펀치쓰루를 보다 효과적으로 방지할 수 있다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 매립비트라인을 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 5a 내지 도 5i에 도시된 매립비트라인 제조방법에 연속해서 매립비트라인을 구비한 반도체 장치의 제조방법에 대한 일례를 설명하기로 한다. 도 7a 내지 도 7f는 도 6a에 도시된 B-B'절취선을 따라 도시한 공정단면도이다. 이때, 도 7a는 도 5i에 도시된 구조물을 도 6a에 도시된 B-B'절취선을 따라 도시한 단면도이다.
도 7a에 도시된 바와 같이, BSC 공정을 통해 일방향으로 연장된 매립비트라인(43)이 형성한다. 매립비트라인(43)은 바디(34) 내부에 형성된 제1소스/드레인영역(41) 내에 형성될 수 있다.
도 7b에 도시된 바와 같이, 워드라인트렌치(45)를 형성한다. 워드라인트렌치(45)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각마스크로 하여 하드마스크패턴(32)을 식각한다. 연속해서 바디(34)의 상부를 일정 깊이 식각한다. B-B' 절취선에서는 도시되지 않지만, 층간절연막(도 5i의 도면부호 '44')도 일정 깊이 식각할 수 있다. 이하, 식각된 하드마스크패턴(32) 및 바디(34)의 도면부호를 각각 '32A' 및 '34A'로 변경하여 표기하기로 한다.
이와 같이, 바디(34A)의 상부를 일정 깊이 식각함으로써 바디(34A) 위에 복수의 필라(34B)가 형성된다. 바디(34A)와 필라(34B)는 활성구조물(Active structure)이 된다. 바디(34A)는 트렌치(33)에 의해 분리되며, 매립비트라인(43)과 동일한 방향으로 연장된 선형(linear)이다. 필라(34B)는 바디(34A) 상에서 수직방향으로 연장된 구조를 갖는다. 필라(34B)는 셀 단위로 형성된다. 따라서, 하나의 바디(34A) 상에 복수의 필라(34B)가 형성되며, 복수의 필라(34B)는 워드라인트렌치(45)에 의해 서로 분리된다. 워드라인트렌치(45)의 깊이는 매립비트라인(43)을 노출시키지 않는 깊이를 가질 수 있다.
필라(34B)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조물이다. 복수의 필라(34B)는 바디(34A) 상에 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
도 7c에 도시된 바와 같이, 노출된 바디(34A) 및 필라(34B) 표면에 게이트절연막(46)을 형성한다. 게이트절연막(46)은 필라(34B)의 측벽 및 바디(34A)의 상부면을 산화시켜서 형성할 수 있다. 이때, 산화공정은 열산화법(Thermal oxidation)을 사용하여 진행할 수 있다.
다음으로, 워드라인트렌치(45)를 갭필하도록 도전막(47)을 형성한다. 도전막(47)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 금속을 포함하는 도전막을 의미하며, 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다.
도 7d에 도시된 바와 같이, 도전막(47)에 대해 평탄화 및 전면식각(예컨대, 에치백)을 순차적으로 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 하드마스크패턴(32A)이 노출될때까지 진행할 수 있다. 평탄화 이후에 전면식각을 진행하며, 전면식각은 예정된 채널길이에 따라 도전막(47)에 대한 식각량을 조절할 수 있다. 이하, 식각된 도전막(47)의 도면부호를 '47A'로 변경하여 표기하기로 한다.
도 7e에 도시된 바와 같이, 도전막(47A)을 포함한 구조물 표면을 따라 절연막을 증착한 이후에 전면식각(예컨대, 에치백)을 실시하여 스페이서(48)를 형성한다. 이때, 스페이서(48)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 스페이서(48)는 질화막으로 형성할 수 있다.
다음으로, 스페이서(48)를 식각마스크로 하여 도전막(47A)을 식각한다. 이에 따라, 필라(34B)의 양측벽에 수직워드라인(47B)이 형성된다. 수직워드라인(47B)은 수직게이트전극(Vertical gate electrode)을 겸한다. 수직워드라인(47B)에 대한 변형예로 필라(34B)를 감싸도록 하여 수직워드라인(47B)을 형성할 수 있다. 또 다른 변형예로 필라(34B)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 수직워드라인(47B)을 형성할 수도 있다. 수직워드라인(47B)은 매립비트라인(43)과 교차하는 방향으로 형성할 수 있다.
도 7f에 도시된 바와 같이, 수직워드라인(47B) 사이를 절연시키는 워드라인분리막(49)을 형성한다. 워드라인분리막(49)은 절연막을 포함한다. 워드라인분리막(49)은 수직워드라인(47B)이 형성된 전체 구조 상에 절연막을 형성한 후 하드마스크패턴(32A)가 노출될때까지 평탄화를 진행하여 형성할 수 있다.
스토리지노드콘택식각을 실시하여 필라(34B)의 상부면을 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 51)를 형성한다. 스토리지노드콘택플러그(51)를 형성하기 전에 이온주입을 실시하여 필라(34B) 상부에 제2소스/드레인영역(50)을 형성할 수 있다. 제2소스/드레인영역(50)은 일반적인 이온주입 방법을 적용할 수 있다. 따라서, 필라(34B)는 제2소스/드레인영역(50) 및 수직채널영역을 포함할 수 있다. 수직채널영역은 제1소스/드레인영역(41)과 제2소스/드레인영역(50) 사이에 형성된다. 제2소스/드레인영역(50)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(41), 수직채널영역 및 제2소스/드레인영역(50)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(41)과 제2소스/드레인영역(50)은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역(41) 및 제2소스/드레인영역(50)이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역(41), 수직채널영역 및 제2소스/드레인영역(50)은 NPN 접합을 형성할 수 있다.
스토리지노드콘택플러그(51) 상에 캐패시터를 형성한다. 캐패시터는 스토리지노드(Storage node, 52)를 포함한다. 스토리지노드(52)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(52)는 기둥 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
상술할 공정과정을 통해 매립비트라인(43)을 구비한 반도체 장치를 형성할 수 있다. 여기서는 매립비트라인(43)을 구비한 수직채널트랜지터 및 캐패시터의 형성방법까지를 설명하였으나, 이후 공지된 방법에 따라 금속배선등을 형성하는 후속 공정을 진행하여 반도체 장치를 완성할 수 있다.
본 발명에 따른 매립비트라인 및 이를 구비한 반도체 장치는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 매립비트라인과 워드라인은 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력할 수 있다.
본 발명에 따른 메모리셀어레이는 메모리 장치에 포함될 수 있다. 메모리 장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 메모리셀어레이에 워드라인 선택신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리 장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있다. 물론, DRAM에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등 다양한 메모리 장치에 적용할 수 있다.
상술한 메모리 장치의 주요 제품군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리 장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리 모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리 모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리 모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리 시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 하드마스크패턴
103 : 트렌치 104 : 바디
105 : 반응방지영역 106 : 펀치쓰루방지영역
107 : 매립비트라인

Claims (20)

  1. 기판을 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계;
    상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계; 및
    상기 바디의 양측벽에서 실리사이드화를 진행하여 상기 바디 내부에 매립비트라인을 형성하되, 상기 매립비트라인의 저면이 상기 트렌치 저면에 정렬되도록 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 매립비트라인을 형성하기 이전에
    상기 실리사이드화 방지영역 아래 기판에 펀치쓰루방지영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 실리사이드화 방지영역을 형성하기 이전에 상기 바디의 양측벽에 보호막을 형성하는 단계;
    상기 실리사이드화 방지영역을 형성한 이후에 상기 트렌치 저면에 접하는 상기 보호막을 일부 제거하여 상기 바디의 양측벽 일부를 오픈하는 오픈부를 형성하는 단계;
    상기 오픈부를 포함한 구조물 전면에 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 바디 내부에 금속실리사이드를 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 매립비트라인은 코발트실리사이드를 포함하는 반도체 장치 제조방법.
  5. 실리콘을 함유한 기판을 선택적으로 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계;
    상기 바디의 양측벽에 보호막을 형성하는 단계;
    상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계;
    상기 보호막을 선택적으로 식각하여 상기 트렌치 저면에 정렬되어 상기 바디의 양측벽 일부를 오픈하는 오픈부를 형성하는 단계;
    상기 오픈부를 포함한 구조물 전면에 금속함유막을 형성하는 단계;
    상기 오픈부를 통해 노출된 상기 바디를 완전 실리사이드화 시켜 상기 바디 내부에 금속실리사이드막을 형성하는 단계;
    미반응 상기 금속함유막을 제거하는 단계; 및
    복수의 상기 바디 사이를 갭필하는 층간절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 오픈부를 형성하기 이전에
    상기 실리사이드화 방지영역 아래 기판에 펀치쓰루방지영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  7. 제5항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 바디를 포함한 구조물 표면을 따라 제1보호막을 형성하는 단계;
    상기 제1보호막 상에 상기 트렌치를 일부 매립하는 희생막을 형성하는 단계;
    상기 제1보호막을 포함한 상기 바디 양측벽에 제2보호막을 형성하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 트렌치 저면에 형성된 제1보호막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 제7항에 있어서,
    상기 오픈부를 형성하는 단계는,
    상기 제2보호막을 식각마스크로 노출된 상기 제1보호막을 제거하여 형성하는 반도체 장치 제조방법.
  9. 제5항에 있어서,
    상기 실리사이드화 방지영역을 형성하는 단계는,
    상기 기판에 불소를 이온주입하여 형성하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 실리사이드화 방지영역은 불화실리콘영역을 포함하는 반도체 장치 제조방법.
  11. 제5항에 있어서,
    상기 금속실리사이드막은 코발트실리사이드막을 포함하는 반도체 장치 제조방법.
  12. 기판을 식각하여 복수의 트렌치를 형성함과 동시에 상기 트렌치에 의하여 분리되어 양측벽을 갖는 복수의 바디를 형성하는 단계;
    상기 트렌치 아래 기판에 실리사이드화 방지영역을 형성하는 단계;
    상기 바디의 양측벽에서 실리사이드화를 진행하여 상기 바디 내부에 매립비트라인을 형성하되, 상기 매립비트라인의 저면이 상기 트렌치 저면에 정렬되도록 형성하는 단계
    상기 매립비트라인 상부의 바디를 식각하여 수직채널트랜지스터의 채널영역을 포함하는 복수의 필라를 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 매립비트라인을 형성하기 이전에
    상기 실리사이드화 방지영역 아래 기판에 펀치쓰루방지영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  14. 제12항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 실리사이드화 방지영역을 형성하기 이전에 상기 바디의 양측벽에 보호막을 형성하는 단계;
    상기 실리사이드화 방지영역을 형성한 이후에 상기 트렌치 저면에 접하는 상기 보호막을 일부 제거하여 상기 바디의 양측벽 일부를 오픈하는 오픈부를 형성하는 단계;
    상기 오픈부를 포함한 구조물 전면에 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 바디 내부에 금속실리사이드를 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  15. 제12항에 있어서,
    상기 매립비트라인은 코발트실리사이드를 포함하는 반도체 장치 제조방법.
  16. 기판에 형성된 트렌치에 의하여 분리되어 양측벽을 갖는 바디;
    상기 바디 내부에 형성되어 금속실리사이드를 포함하고 상기 트렌치 저면에 정렬된 매립비트라인; 및
    상기 트렌치 아래 기판에 형성된 실리사이드화 방지영역
    을 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 기판은 실리콘함유 재료를 포함하고, 상기 실리사이드화 방지영역은 불화실리콘영역을 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 실리사이드화 방지영역 아래 기판에 형성된 펀치쓰루방지막을 더 포함하는 반도체 장치.
  19. 제16항에 있어서,
    상기 금속실리사이드는 코발트실리사이드를 포함하는 반도체 장치.
  20. 제16항에 있어서,
    상기 바디 상에 형성된 필라를 포함하는 수직채널트랜지스터; 및
    상기 필라의 상부에 연결된 캐패시터
    를 더 포함하는 반도체 장치.
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