CN103515307B - 具有掩埋位线的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有掩埋位线的半导体器件及其制造方法。所述半导体器件包括：由金属硅化物形成的掩埋位线、和形成在分隔开掩埋位线的沟槽之下的衬底中的硅化防止区。

Description

具有掩埋位线的半导体器件及其制造方法
相关申请的交叉引用
本申请要求在2012年6月29日提交的申请号为10-2012-0071164的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种半导体器件制造技术，更具体地，涉及一种具有掩埋位线的半导体器件及其制造方法。
背景技术
大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括MOSFET。一般而言，因为MOSFET的源极区/漏极区形成在半导体衬底的表面并且平面沟道形成在源极区与漏极区之间，这种普通MOSFET称为平面沟道晶体管。
由于对存储器件的集成度和性能方面的改进的要求提高，制造MOSFET的技术面临物理限制。例如，由于存储器单元的尺寸缩小，所以MOSFET的尺寸缩小。结果，MOSFET的沟道长度变短。当MOSFET的沟道长度缩短时，保持数据的性能可能会恶化，并且存储器件的特性可能会退化。
考虑到这些问题，在本领域已经提出了垂直沟道晶体管(vertical channeltransistor，VCT)。在垂直沟道晶体管中，在柱体的各个端部形成有结区，并且任何一个结区与位线连接。位线通过掩埋在柱体之间所限定的沟槽中而形成，因此被称为掩埋位线(buried bit line，BBL)。
两个存储器单元(每个包括VCT和BBL)与一个BBL相邻。因此，所述一个BBL形成在存储器单元之间的空间(沟槽)中，并且执行OSC(one-side-contact，一侧接触)工艺，以使一个存储器单元与一个BBL连接。OSC工艺允许每个BBL与两个相邻存储器单元中的任意一个接触。因此，OSC工艺还称为单侧接触(single-side-contact，SSC)工艺。通常，在利用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，需要具有高的高宽比的接触插塞工艺。相反，在利用垂直沟道晶体管和掩埋位线的情况下，因为可以使垂直沟道晶体管与掩埋位线彼此直接接触，所以不需要接触插塞工艺。因此，可以减小位线的寄生电容。
图1是说明根据现有技术的掩埋位线的截面图。
参照图1，在衬底11中形成有被沟槽13分隔开的多个本体14。利用硬掩模层12，经由衬底11的刻蚀工艺，来形成本体14。在本体14的侧壁上和在限定有沟槽13的衬底11的表面上形成保护层15。通过OSC工艺在保护层15中限定出开口部分17。每个开口部分17暴露出每个本体14的侧壁。在沟槽13中形成有掩埋位线16。掩埋位线16经由开口部分17与本体14连接。每个掩埋位线16与两个相邻本体14中的一个连接。虽然在附图中未示出，但每个本体14的上部包括柱体，在柱体中形成有源极区/漏极区和垂直沟道晶体管的沟道。
如从图1可以看出，为了将每个掩埋位线16与相邻本体14中的一个的侧壁连接，利用OSC工艺。为了实施OSC工艺，已经提出了各种方法，例如内衬层和倾斜离子注入工艺、OSC掩模工艺等。
然而，由于工艺中的困难，这些方法无法形成均匀且可再现的OSC结构。而且，随着集成水平提高，出现这样的问题：相邻的掩埋位线16之间的距离变窄，并且相邻的掩埋位线16之间的寄生电容CB增加。因为掩埋位线16与本体14接触，所以在掩埋位线16之间的寄生电容CB起到了在本体14与掩埋位线16之间的电容的作用。因此，因为相邻的掩埋位线16之间的距离变窄，所以寄生电容CB显著增加。
如果掩埋位线之间的寄生电容CB以这种方式增加，则不能进行器件的操作。
发明内容
本发明的实施例涉及一种可以减小相邻的掩埋位线之间的寄生电容的具有掩埋位线的半导体器件及其制造方法。
根据本发明的一个实施例，一种制造半导体器件的方法可以包括以下步骤：刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的衬底中形成硅化防止区，其中硅化防止区用于防止在硅化工艺期间在衬底中形成金属硅化物；以及在所述多个本体的侧壁上执行硅化工艺以在所述多个本体的每个本体中形成掩埋位线，其中掩埋位线的下表面与所述多个沟槽的底部基本上共面。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：刻蚀含硅衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述侧壁对上形成钝化层；在沟槽之下的衬底中形成硅化防止区；刻蚀钝化层以限定出开口部分，所述开口部分与所述多个沟槽的底部基本上共面并且暴露出所述侧壁对；在由开口部分暴露的所述侧壁对之上形成含金属层；通过将所述多个本体中的每个本体的由开口部分暴露出的部分硅化来形成金属硅化物层，所述金属硅化物贯穿所述多个本体中的每个本体的整个厚度；去除任何剩余的含金属层；以及形成层间电介质层以填充所述多个本体之间的空间。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的衬底中形成硅化防止区；在所述侧壁对上执行硅化以在所述多个本体中的每个本体中形成掩埋位线，其中掩埋位线的下表面与所述多个沟槽的底部基本上共面；以及刻蚀所述多个本体以形成多个柱体，所述多个柱体要与相应电容器连接并且包括垂直沟道晶体管的沟道区。
根据本发明的另一个实施例，一种半导体器件可以包括：衬底；多个本体，所述多个本体被限定在所述衬底中，其中多个本体由沟槽彼此分隔开，所述沟槽由多个本体的侧壁限定和由衬底的表面限定；掩埋位线，所述掩埋位线由金属硅化物构成，被形成在多个本体的每个本体中，其中所述掩埋位线中的每个掩埋位线的底表面与限定沟槽的底部的表面基本上共面；以及硅化防止区，所述硅化防止区形成在沟槽之下的衬底中，其中所述硅化防止区用于防止在硅化工艺期间在衬底中形成金属硅化物。
附图说明
图1是说明现有的掩埋位线的视图。
图2A至2E是示出利用BSC工艺制造掩埋位线的方法的视图。
图3是示出经由BSC工艺限定出的开口部分没有均匀地限定在相同位置的情况的视图。
图4是说明根据本发明的一个实施例的掩埋位线的视图。
图5A至5I是示出根据本发明另一个实施例的制造掩埋位线的方法的视图。
图6A至6C是示出根据本发明另一个实施例的具有掩埋位线的半导体器件的视图。
图7A至7F是示出根据本发明另一个实施例的用于制造具有掩埋位线的半导体器件的视图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在稍后将描述的本发明的实施例中，为了减小相邻的掩埋位线之间的寄生电容，在本体之间的空间(沟槽)中不形成掩埋位线，而是在本体中形成掩埋位线。为了在本体中形成掩埋位线，例如可以利用BSC(both-side-contact，两侧接触)工艺。供作参考，BSC工艺也称为DSC(双侧接触，double-side-contact)工艺。
以下将参照图2A至2E描述利用BSC工艺制造掩埋位线的方法。图2A至2E是说明利用BSC工艺制造掩埋位线的方法的工艺的截面图。
参照图2A，利用衬底21上的硬掩模图案22作为刻蚀掩模，通过刻蚀衬底21(例如，硅衬底)来限定多个沟槽23。以此方式，形成多个本体24并且所述多个本体24由沟槽23分隔开。将本体24形成为与衬底21的表面垂直，并且本体24可以是线型的。因此，每个本体24可以具有一对侧壁。
在本体24的侧壁上形成具有刻蚀选择性的钝化层。可以将钝化层形成为层叠第一钝化层25与第二钝化层26的叠层。例如，第一钝化层25可以是氧化物层，而第二钝化层26可以是氮化物层。
在第二钝化层26上形成第一牺牲层27以部分地填充沟槽23。可以通过在衬底21的整个表面上形成第一牺牲层27以填充沟槽23，对第一牺牲层27的上表面平坦化并且执行毯式刻蚀工艺(blanket etching process)(例如，回蚀)，来形成部分地填充沟槽23的第一牺牲层27。第一牺牲层27可以具有与第一钝化层25和第二钝化层26的刻蚀选择性不同的刻蚀选择性。例如，第一牺牲层27可以由硅形成。
参考图2B，选择性去除由第一牺牲层27暴露出的第二钝化层26的部分。因此，第二钝化层26可以与第一牺牲层27齐平。
在第一牺牲层27上形成第二牺牲层28并且第二牺牲层28部分地填充沟槽23。可以通过在衬底21的整个表面上形成第二牺牲层28以填充沟槽23，将第二牺牲层28的上表面平坦化并且执行毯式刻蚀工艺(例如，回蚀)，来形成第二牺牲层28。第二牺牲层28可以由硅构成。
参照图2C，在第二牺牲层28的表面上形成第三钝化层29。随后刻蚀第二牺牲层28，使得第三钝化层29以间隔件的形式保留在沟槽23的侧壁上并且第一钝化层25的一部分暴露出来。第三钝化层29可以由氮化物构成。
第一钝化层25和第三钝化层29未被去除，因为它们具有与第二牺牲层28的刻蚀选择性不同的刻蚀选择性。
如图2D所示，将因去除了第二牺牲层28而暴露出的第一牺牲层27去除，以暴露出第二钝化层26。
选择性地去除第一钝化层25的暴露部分，因此，限定出部分地开放本体24的两个侧壁的开口部分30A和30B。开口部分30A和30B可以是在本体24的侧壁上延伸的线型形状。
如上所述的用于形成开口部分30A和30B的工艺被称为BSC(both-side-contact，两侧接触)工艺。BSC工艺与OSC(one-side-contact，一侧接触)工艺形成对比。OSC工艺是用于仅开放每个本体的两个侧壁中的任何一个侧壁的工艺，而BSC工艺是用于开放每个本体24的两个侧壁的工艺。此外，因为与OSC工艺不同，BSC工艺简单且是倾斜离子注入并且不利用OSC掩模，因此生产率和可再现性都是良好的。
参照图2E，通过在包含开口部分30A和30B的结构的表面上形成含金属层(未示出)之后执行退火，在本体24中形成金属硅化物100并且金属硅化物100经由开口部分30A和30B暴露出来。金属硅化物100被掩埋在本体24中，并且金属硅化物100用作掩埋位线(BBL)。在下文中，金属硅化物100被称为“掩埋位线100”。
虽然未示出，但去除保留的含金属层，并且可以执行另外的退火以改善掩埋位线的特性。
由于经由上述工艺步骤形成的掩埋位线100被掩埋在本体24中，所以与OSC结构相比，可以有效地减小相邻的掩埋位线100之间的寄生电容。另外，因为金属硅化物用作掩埋位线100的材料，所以可以减小掩埋位线100的薄层电阻(sheet resistance，Rs)。
然而，在上述BSC工艺中，因为在与衬底表面垂直的方向上的开口部分30A和30B与沟槽23的底部是分隔开的，这将相邻的掩埋位线100彼此隔离开并防止穿通现象(punch-through phenomenon)，所以会产生了这样的问题：开口部分30A和30B可能未均匀地限定在相同的位置。这将参照图3进行详细描述。
图3是示出经由BSC工艺限定出的开口部分没有均匀地限定在相同位置的情况的视图。在本文中，为了方便解释，将利用与图2A至2E中利用的附图标记相同的附图标记。
参照图3，当利用针对第一牺牲层27和第二牺牲层28的毯式刻蚀工艺(如上所述)，将开口部分30A和30B的位置限定成在与衬底表面垂直的方向上与沟槽23的底部分开预定的距离时，可能会导致这样的问题：用于高度控制的临界工艺余量(critical processmargin)可能不充足，因此，开口部分30A和30B可能没有均匀地形成在相同的位置。
在通过BSC工艺形成的每个掩埋位线100中，仅当从每个本体24的一个开口部分30A中形成的金属硅化物和从本体24的另一个开口部分30B中形成的金属硅化物以对齐的状态彼此连接时，才可以保证半导体器件所需的信号传输特征(或低电阻特征)。
例如，如果开口部分30A和30B没有均匀地形成在相同位置，则会产生这样的问题：每个掩埋位线100会被形成为具有这样的结构，其中从每个本体24的一个开口部分30A形成的金属硅化物和从本体24的另一个开口部分30B形成的金属硅化物以未对准的状态彼此连接(见参考字符X)。更为糟糕的一种情况是，从每个本体24的一个开口部分30A形成的金属硅化物和从本体24的另一个开口部分30B形成的金属硅化物以未对准的状态彼此不连接(见参考字符Y)。在掩埋位线100形成为如参考字符X所指示的情况下，可能无法保证半导体器件所需的信号传输特性(或低电阻特性)。在掩埋位线100形成为如参考字符Y所指示的情况下，掩埋位线100无法执行其功能。此外，如果掩埋位线100被形成为如参考字符X和Y所指示的那样，则由于用于在本体24上所形成的柱体中形成垂直沟道晶体管的沟道和源极区/漏极区的空间减小，所以产生这样的问题：用于形成垂直沟道晶体管的沟道和源极区/漏极区的工艺余量减小。供作参考，在本体24上形成柱体，并且在柱体中形成垂直沟道晶体管的沟道和源极区/漏极区。
下文中，将详细描述能够解决在BSC工艺期间开口部分未均匀限定时所产生的问题的BSC工艺，以及制造掩埋位线的方法。
图4是说明根据本发明的一个实施例的掩埋位线的立体图。
参照图4，在衬底101中形成多个本体104，并且由利用硬掩模图案102限定出的多个沟槽103来分隔开所述多个本体104。衬底101可以是半导体衬底并且可以包括含单晶硅的物质。例如，衬底101可以包括硅衬底，硅锗衬底或SOI(绝缘体上硅)衬底。由沟槽103分隔开的本体104可以具有沿一个方向延伸的线型形状。因此，每个本体104可以具有限定沟槽103的侧壁。
掩埋位线107可以具有在与本体104延伸的方向相同的方向上延伸的线型形状。掩埋位线107可以包括金属性层(metallic layer)。例如，掩埋位线107可以包括金属硅化物。因为金属硅化物具有比掺杂有杂质的(多晶)硅层的电阻低的电阻，所以掩埋位线107具有低电阻。掩埋位线107可以通过硅化工艺形成。此外，掩埋位线107可以通过完全硅化工艺形成。完全硅化工艺是用于完全硅化含硅物质的工艺。掩埋位线107可以利用近贵金属形成，诸如钛硅化物(TiSix)、钨硅化物(WSix)、钴硅化物(CoSix)或镍硅化物(NiSix)。替选地，可以利用难熔金属，例如金属硅化物。可以通过溅射工艺、化学气相沉积(CVD)工艺或者原子层沉积(ALD)工艺形成含金属层，然后执行硅化工艺来获得金属硅化物。
掩埋位线107形成在本体104中并且与沟槽103的底部基本共面。即，每个掩埋位线107的下表面可以与沟槽103的底部基本共面。即，掩埋位线107的下表面与沟槽103的底部可以位于同一平面。以此方式，当掩埋位线107与沟槽103的底部基本共面时，可以解决用于形成掩埋位线的开口部分未均匀形成在相同位置的问题。这将参照图5A至5I进行详细描述。
在沟槽103之下的衬底101中形成用于防止硅化反应的反应防止区105。反应防止区105防止在用于形成掩埋位线107(包括金属硅化物)的工艺期间，衬底101与金属相互反应而形成金属硅化物。换言之，反应防止区105防止相邻的掩埋位线107彼此短路。此外，反应防止区105起到防止在相邻的掩埋位线107之间发生穿通现象的作用。反应防止区105可以是通过将杂质离子注入到衬底101中而形成的杂质区。作为杂质，可以利用能够防止衬底101与金属之间反应的任何物质。例如，在衬底101包括含硅物质的情况下，可以利用氟(F)作为杂质。因此，反应防止区105可以是氟化硅(SiF)区。
可以在反应防止区105之下的衬底101中形成穿通防止区106。穿通防止区106与反应防止区105协作防止相邻的掩埋位线107之间的穿通。穿通防止区106可以是通过将杂质离子注入到衬底101中而形成的杂质区。
因为根据本发明实施例的具有上述结构的掩埋位线107与分隔开多个本体104的沟槽103的底部基本上共面，所以可以解决用于形成BSC结构的掩埋位线的开口部分没有均匀地形成在相同位置的问题。
此外，因为反应防止区105形成在沟槽103之下的衬底101中，所以即使掩埋位线107与沟槽103的底部基本上共面，仍可以当执行用于形成掩埋位线107的工艺时，防止相邻的掩埋位线107短路以及防止发生穿通现象。因为穿通防止区106形成在反应防止区105之下，所以可以进一步有效地防止相邻的掩埋位线107之间的穿通现象。
图5A至5I是示出根据本发明另一个实施例的用于制造掩埋位线的方法工艺的截面图。在本文中，将示例性地描述用于制造具有图4所示结构的掩埋位线的方法。图5A至5I是沿图4的线A-A’截取的。
参考图5A，制备衬底31。半导体衬底可以用作衬底31。半导体衬底可以包括含单晶硅的物质。例如，衬底31可以包括硅衬底、硅锗衬底或SOI(绝缘体上硅)衬底。
在衬底31上形成硬掩模图案32。硬掩模图案32可以由氧化物层、氮化物层、氧氮化物层、含碳层、半导体层、或其叠层形成。例如，硬掩模图案32可以是以硬掩模氮化物层和硬掩模氧化物层这样的顺序层叠的叠层。此外，硬掩模图案32可以是以硬掩模氮化物层、硬掩模氧化物层、硬掩模氧氮化硅层以及硬掩模碳层这样的顺序层叠的叠层。
可以利用光致抗蚀剂图案(未示出)来形成硬掩模图案32。硬掩模图案32是为了在衬底31中形成多个本体34。通过后续工艺本体34可以用于形成垂直沟道晶体管。例如，垂直沟道晶体管可以包括源极区、漏极区以及沟道区。沟道区可以位于源极区与漏极区之间，并且可以被布置在与衬底31的表面垂直的方向上。垂直沟道晶体管具有提高的集成度和改善的操作特性，并且因此可以应用于存储器件的存储器单元。
通过将衬底31刻蚀至预定的厚度，通过利用硬掩模图案32作为刻蚀掩模，来形成多个本体34。用于在衬底31中限定沟槽33的刻蚀工艺可以包括各向异性刻蚀工艺。在衬底31是硅衬底的情况下，可以利用基于氯的气体(例如，Cl2或CCl4)、基于溴化物的气体(例如，HBr)、或包括O2的混合气体，来执行各向异性刻蚀。
经由上述工艺限定的沟槽33将所述多个本体34相互分隔开。本体34可以具有在与衬底31的表面垂直的方向上延伸的线型形状。因此，每个本体34可以具有限定沟槽33并且面向相邻本体34的侧壁。
参考图5B，在限定沟槽33的衬底的包括侧壁的表面上以及在硬掩模图案32的表面上形成第一钝化层35。第一钝化层35可以由电介质层(例如，氧化物层或氮化物层)、半导体层(例如，硅层)、金属层(例如，钛(Ti)层、钴(Co)层或铝(Al)层)、或它们的混合物(例如，金属氮化物层)形成。例如，第一钝化层35可以是氧化物。
在第一钝化层35上形成牺牲层36以部分地填充沟槽33。部分地填充沟槽33的牺牲层36填充沟槽33的下部。即，牺牲层36可以形成在衬底31的整个表面上以填充沟槽33。可以执行毯式刻蚀工艺(blanket etching process)(例如，回蚀工艺)，将牺牲层36保留在沟槽33的下部中。牺牲层36具有比第一钝化层35的刻蚀选择性高的刻蚀选择性。牺牲层36可以由电介质层(例如，氧化物层或氮化物层)、半导体层(例如，硅层)、金属层(例如，钛(Ti)层、钴(Co)层或铝(Al)层)、或它们的混合物(例如，金属氮化物层)形成。例如，在第一钝化层35是氧化物层的情况下，牺牲层36可以是多晶硅层。
在侧壁上、在硬掩模图案32上以及在牺牲层36上形成第二钝化层37。执行间隔件刻蚀(spacer etching)以从牺牲层36中去除第二钝化层，但是将第二钝化层37保留在本体34和硬掩模图案32的侧壁上。可以利用毯式刻蚀来执行间隔件刻蚀。第二钝化层37具有与第一钝化层35和牺牲层36的刻蚀选择性不同的刻蚀选择性。第二钝化层37可以由电介质层(例如，氧化物层或氮化物层)、半导体层(例如，硅层)、金属层(例如，钛(Ti)层、钴(Co)层或铝(Al)层)、或它们的混合物(例如，金属氮化物层)形成。例如，在第一钝化层35和牺牲层36分别由氧化物和多晶硅形成的情况下，第二钝化层37可以由氮化钛形成。
参照图5C，去除牺牲层36。可以利用干法刻蚀或湿法刻蚀来去除牺牲层36。
选择性地去除因去除了牺牲层36而暴露出的第一钝化层35。此时，仅去除形成在沟槽33的底部上的第一钝化层35的部分。因此，第一钝化层35保留在本体34的侧壁上。为了选择性地去除形成在沟槽33的底部上的第一钝化层35的部分，可以利用干法刻蚀。在下文中，第一钝化层35将由附图标记35A来表示。
仅去除形成在沟槽33的底部上的第一钝化层35A的部分的原因是为了防止杂质在后续的杂质离子注入工艺中通过散射(scattering)而注入到本体34中。也就是说，保留在本体34的侧壁上的第一钝化层35A在后续的杂质离子注入工艺中用作阻挡层。
参照图5D，在沟槽33之下的衬底31上执行用于形成反应防止区38的杂质离子注入工艺201。反应防止区38防止在执行用于形成掩埋位线的金属硅化物形成工艺时，金属硅化物形成在沟槽33之下的衬底31中。换言之，反应防止区38用作硅化防止区。另外，反应防止区38不仅起到防止硅化反应的作用，而且起到防止相邻的掩埋位线之间发生穿通现象的作用。能够防止衬底31与金属之间反应的任何物质，即能防止硅化反应的所有物质都可以用作形成反应防止区38的杂质。例如，在衬底31是硅衬底的情况下，氟(F)可以用作杂质。因此，反应防止区38可以是氟化硅(SiF)区。
在形成反应防止区38之后，可以在反应防止区38之下的衬底31中形成穿通防止区39。穿通防止区39与反应防止区38协作防止相邻的掩埋位线之间的穿通。可以通过杂质离子注入工艺来形成穿通防止区39。可以根据将通过后续工艺形成的第一源极区/漏极区的导电类型来选择杂质。例如，在第一源极区/漏极区的导电类型是N型的情况下，穿通防止区39可以被形成为P型杂质区。这样做的原因是由于第一源极区/漏极区包围掩埋位线，当穿通防止区39具有与第一源极区/漏极区互补的导电类型时，可以通过在穿通防止区39与第一源极区/漏极区之间的结隔离，有效地防止在相邻的掩埋位线之间发生穿通现象。
替选地，可以在形成穿通防止区39之后形成反应防止区38。可以根据杂质的激活和扩散程度来确定形成反应防止区38和穿通防止区39的顺序。此外，在可以通过反应防止区38充分地确保特性(即穿通防止特性)的情况下，可以不形成穿通防止区39。
参考图5E，通过利用第二钝化层37作为刻蚀掩模来刻蚀第一钝化层35A的暴露部分，将开口部分40A和40B限定为暴露出本体34的两个侧壁的部分。可以通过湿法刻蚀对用于限定开口部分40A和40B的第一钝化层35A执行刻蚀。当限定开口部分40A和40B时，也可以去除形成在硬掩模图案32上的第一钝化层35A的部分。在下文中，以此方式刻蚀的第一钝化层35A将用附图标记35B来表示。
将开口部分40A和40B限定为与沟槽33的底部基本共面并且暴露出本体34的下部的侧面。当将开口部分40A和40B限定为与沟槽33的底部基本共面时，可以将开口部分40A和40B均匀地限定在相同的位置。另外，开口部分40A和40B可以具有沿着本体34的侧壁延伸的线型形状。开口部分40A和40B可以同时限定在本体34的侧壁上。
参照图5F，执行等离子体掺杂202。可以利用任何已知的等离子体掺杂方法。当将杂质掺杂到由开口部分40A和40B暴露出的本体34的侧壁的部分中时，形成第一源极区/漏极区41。第一源极区/漏极区41成为垂直沟道晶体管的源极区或漏极区。
利用掺杂能量、掺杂剂量和掺杂源来执行等离子体掺杂202。掺杂源是包含要掺杂到第一源极区/漏极区41中的掺杂剂的物质。例如，掺杂源可以包括掺杂剂气体。掺杂剂气体可以包含，例如砷(As)或磷(P)。例如，掺杂剂气体可以包括AsH3或PH3。已知砷(As)和磷(P)为N型掺杂剂。另外，可以利用含硼(B)的掺杂剂气体作为掺杂源。已知硼为P型掺杂剂。掺杂能量是施加给衬底31的偏置电压。也将掺杂能量施加给本体34，并且因此，在横向方向上等离子体掺杂202成为可能。另外，通过在激发的等离子体中的离子的撞击，在横向方向上的等离子体掺杂202是可能的。掺杂剂量表示掺杂剂的注入量。掺杂剂量被设定为大约1×1015原子/cm2至大约1×1017原子/cm2。通过利用具有这样范围的掺杂量来执行等离子体掺杂202，掺杂到第一源极区/漏极区41中的掺杂剂具有等于或大于约1×1020原子/cm3的掺杂浓度。对于等离子体掺杂202，可以流动用于激发等离子体的气体。用于激发等离子体的气体可以包括，例如氩(Ar)或氦(He)。
如上描述，因为可以无倾斜角度地执行等离子体掺杂202，所以可以通过环绕结构(surrounding structure)执行掺杂而不经历阴影效应。由于该事实，可以在希望的位置形成第一源极区/漏极区41。另外，通过控制掺杂能量，经由两个开口部分40A和40B可以同时形成第一源极区/漏极区41。因此，通过两个开口部分40A和40B同时形成的第一源极区/漏极区41可以彼此连接并且可以成为一个区域。
作为另一种形成第一源极区/漏极区41的方法，可以利用经由原位掺杂形成的掺杂的多晶硅。例如，通过在沟槽33中填充掺杂的多晶硅之后执行退火，在掺杂的多晶硅中的掺杂剂可以扩散到本体34中。
参考图5G，在硬掩模图案32、第二钝化层37、第一源极区/漏极区41以及反应防止区38的表面上形成导电层。导电层包括含金属层42。含金属层42包括能够硅化的含金属物质。例如，含金属层42包括钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、铂(Pt)或钯(Pd)中的任何一种。可以利用化学气相沉积(CVD)或原子层沉积(ALD)来形成含金属层42。
通过执行退火，影响含金属层42与本体34彼此反应时的硅化。因为本体34的材料包含硅，所以通过含金属层42和本体34的反应来形成金属硅化物43。金属硅化物43可以包括钴硅化物、钛硅化物、钽硅化物、镍硅化物、钨硅化物、铂硅化物或钯硅化物中的任何一种。
用于形成金属硅化物43的退火可以是快速热退火(RTA)。可以根据本体34和含金属层42的种类(或材料)，在不同温度下执行快速热退火(RTA)。例如，在利用钴(Co)形成含金属层42的情况下，退火温度范围可以是大约400℃至大约800℃。金属硅化物43可以被形成为具有完全硅化(FUSI)的结构。也就是说，通过充分地执行硅化，可以将本体34的整个厚度硅化。通过完全硅化，在本体34中形成金属硅化物43。
如上所述的通过硅化工艺形成的掩埋在本体34中的金属硅化物43成为掩埋位线(BBL)。在下文中，金属硅化物43将被称为掩埋位线43。
当通过退火在本体34中形成掩埋位线43时，由于形成在沟槽33之下的衬底31中的反应防止区38的存在，所以在沟槽33之下的衬底31中没有金属硅化物形成。因此，可以在执行用于形成掩埋位线43的工艺时防止掩埋位线43之间发生短路。
参照图5H，去除在形成金属硅化物之后保留的未反应的含金属层42。未反应的含金属层42可以通过湿法刻蚀来去除。
另外，在利用钴形成含金属层42以便形成钴硅化物的情况下，至少执行两次快速热退火(RTA)。例如，执行初次退火和二次退火。在大约400℃至大约600℃的温度下执行初次退火，在大约600℃至大约800℃的温度下执行二次退火。通过初次退火，形成具有相CoSix(x＝大约0.1至大约1.5)的钴硅化物。通过二次退火，获得具有相CoSi2的钴硅化物。在钴硅化物之中，具有相CoSi2的钴硅化物具有最小的电阻率。在初次退火和二次退火之间去除未反应的钴。可以利用硫酸(H2SO4)和过氧化氢(H2O2)的混合化学品来去除未反应的钴。
参照图5I，形成层间电介质层44以填充沟槽33。层间电介质层44可以包括诸如BPSG的氧化物。可以将层间电介质层44平坦化使得暴露出硬掩模图案32的表面。
根据本发明的实施例的掩埋位线43可以通过上述工艺步骤来形成。在根据本发明实施例的掩埋位线43中，由于将开口部分40A和40B限定成与沟槽33的底部基本上共面，因此可以在相同的位置均匀地限定开口部分40A和40B，由此可以改善掩埋位线43的特性。另外，由于限定开口部分40A和40B的工艺(即BSC工艺)是简单的，所以可以改善生产率和再现性。
另外，通过在沟槽33之下的衬底31中形成反应防止区38，可以防止相邻的掩埋位线43短路和防止发生穿通现象。通过在反应防止区38之下形成穿通防止区39，可以有效地防止相邻的掩埋位线43之间的穿通。
图6A至6C是示出根据本发明另一个实施例的具有掩埋位线的半导体器件的视图。图6A是立体图，而图6B和图6C是分别沿图6A的线A-A’和B-B’截取的截面图。
参照图6A至6C，半导体器件包括形成在衬底301上的多个本体304、形成在本体304中的掩埋位线302、形成在掩埋位线302之间的衬底301中的反应防止区306、形成在反应防止区306之下的衬底301中的穿通防止区307、以及形成在本体304上的多个柱体305和多个字线303。本体304和柱体305是有源结构(active structure)。
衬底301、本体304和柱体305可以提供成彼此集成，并且可以通过刻蚀含硅物质而彼此区分。在各个本体304上形成多个柱体305。也就是说，在每个本体304上形成多个柱体305。多个本体304具有沿衬底301上的第一方向延伸的线型形状，并且在第二方向上通过沟槽(见图4的附图标记103)而彼此分隔开。在与第一方向垂直的第二方向上形成本体304，并且在本体304上在第二方向上形成柱体305。例如，衬底301和本体304可以彼此正交，并且本体304和柱体305可以彼此正交。在本体304上将所述多个柱体305形成为彼此分隔开。所述多个柱体305可以具有矩阵型的阵列布局。
衬底301可以包括含单晶硅的物质。例如，衬底301可以包括硅衬底、硅锗衬底或SOI(绝缘体上硅)衬底。因为本体304、柱体305以及衬底301可以包括相同的物质，所以本体304和柱体305可以包括含硅的物质。换言之，本体304和柱体305包括硅或硅锗。
每个柱体305具有形成有垂直沟道晶体管的源极区/漏极区和沟道区的结构。例如，每个柱体305可以包括第一源极区/漏极区、第二源极区/漏极区以及垂直沟道区。第一源极区/漏极区和第二源极区/漏极区中的任何一个可以与每个掩埋位线302连接。第一源极区/漏极区和第二源极区/漏极区中的另一个可以与电容器连接。第一源极区/漏极区、垂直沟道层以及第二源极区/漏极区可以在第二方向上彼此连接。第一源极区/漏极区和第二源极区/漏极区可以与垂直沟道区形成NPN结或PNP结。例如，在第一源极区/漏极区和第二源极区/漏极区掺杂有第一导电类型杂质的情况下，垂直沟道区可以掺杂有与第一导电类型相反的第二导电类型的杂质。如本领域已知的，当第一导电类型的杂质是N型杂质时，第二导电类型的杂质包括P型杂质。相反，当第一导电类型的杂质是P型杂质，第二导电类型的杂质包括N型杂质。在垂直沟道晶体管是NMOSFET的情况下，第一源极区/漏极区、垂直沟道区以及第二源极区/漏极区可以形成NPN结。
在本体304中形成掩埋位线302，并且掩埋位线302可以在本体304延伸的方向(即第一方向)上延伸。掩埋位线302可以包括金属性物质，例如金属硅化物。金属硅化物具有比掺杂的(多晶)硅小的电阻。因此，掩埋位线302具有低电阻。掩埋位线302可以通过硅化工艺形成。另外，掩埋位线302可以通过完全硅化工艺形成。完全硅化工艺是将含硅物质完全硅化的工艺。可以利用近贵金属，例如钛硅化物(TiSix)、钨硅化物(WSix)、钴硅化物(CoSix)或镍硅化物(NiSix)来形成掩埋位线302。替选地，可以利用难熔金属，例如金属硅化物。可以通过溅射工艺、化学气相沉积(CVD)工艺或者原子层沉积(ALD)工艺形成含金属层，然后执行硅化工艺来获得金属硅化物。相邻的掩埋位线302通过沟槽(见图4的附图标记103)分隔开。虽然在图中未示出，但可以在相邻的掩埋位线302之间的沟槽中填充电介质层。
掩埋位线302形成在本体304中同时对齐在衬底301的表面上。具体地，掩埋位线302具有与衬底301的上表面基本共面的掩埋位线302的下表面。以此方式，可以解决用于形成掩埋位线的BSC工艺期间形成的开口部分没有均匀形成在相同位置的问题。
在掩埋位线302之间的衬底301中形成用于防止硅化反应发生的反应防止区306。反应防止区306防止在用于形成包括金属硅化物的掩埋位线302的工艺期间，衬底301和金属互相反应形成金属硅化物。即，反应防止区306防止掩埋位线302短路。另外，反应防止区306防止相邻的掩埋位线302之间的穿通。可以通过将杂质离子注入到衬底301中来形成反应防止区306。可以利用能够防止衬底301和金属相互反应的任何物质作为杂质。例如，在衬底301包括含硅物质的情况下，可以利用氟(F)作为杂质。因此，反应防止区306可以是氟化硅(SiF)区。
可以在反应防止区306之下的衬底301中形成穿通防止区307。穿通防止区307与反应防止区306协作起到防止相邻的掩埋位线302之间穿通的作用。穿通防止区307可以是通过将杂质离子注入到衬底301中而形成的杂质区。
在柱体305的侧壁上形成字线303，并且字线303在第二方向上垂直地延伸。因此，字线303被称为垂直字线。由于字线303形成在柱体305的两个侧壁上，所以可以形成双字线结构。即使形成双字线结构，各个字线的端部也可以彼此连接。由于柱体305包括沟道区，所以通过字线303形成垂直沟道。因此，形成垂直沟道晶体管，每个垂直沟道晶体管包括第一源极/漏极、垂直沟道以及第二源极/漏极。字线303可以在与第一方向(掩埋位线302的延伸方向)垂直的第三方向延伸。字线303包括金属性物质。例如，字线303可以包括氮化钛(TiN)或者氮化钨和钨的层叠(WN/W)。字线303和掩埋位线302可以被形成为彼此分隔开。为此，在字线303与掩埋位线302之间可以额外地形成电介质物质。电介质物质可以包括氧化硅等。
如上所述，由于掩埋位线302形成在本体304中，所以可以减小相邻掩埋位线302之间的寄生电容(CB)。
此外，因为掩埋位线302的下表面与衬底301的表面基本上共面，所以可以解决当BSC结构的掩埋位线中的开口部分没有均匀地形成在相同位置时所引起的问题。
另外，因为形成反应防止区306，所以可以防止掩埋位线302在形成掩埋位线302的工艺中发生短路以及发生穿通现象。
另外，因为在反应防止区306之下形成穿通防止区307，所以可以有效地防止相邻掩埋位线302之间的穿通。
图7A至7F是示出根据本发明另一个实施例的用于制造具有掩埋位线的半导体器件的方法的工艺的截面图。在本文中，将示例性地描述在图5A至5I所示的制造掩埋位线的方法之后的用于制造具有掩埋位线的半导体器件的方法。图7A至7F是沿图6A的线B-B’截取的截面图。图7A是图5I所示的结构沿着图6A的线B-B’截取的截面图。
参照图7A，通过BSC工艺形成在第一方向上延伸的掩埋位线43。在本体34中形成的第一源极区/漏极区41中可以形成掩埋位线43。
参照图7B，限定字线沟槽45。光刻胶图案(未示出)用于限定字线沟槽45。利用光刻胶图案作为刻蚀掩模来刻蚀硬掩模图案32。接着，将本体34的上部刻蚀预定的深度。虽然在沿图6A的线B-B’截取的截面图中没有示出，也可以将层间电介质层44(见图5I)刻蚀预定的深度。在下文中，经刻蚀的硬掩模图案32和本体34将分别由附图标记32A和34A表示。
通过以此方式刻蚀本体34的上部，在本体34A上形成多个柱体34B。本体34A和柱体34B成为有源结构。本体34A由沟槽33分隔开，并且具有在第一方向上延伸的线型形状。柱体34B具有在与本体34A垂直的方向上垂直延伸的结构。柱体34B形成单元单位(cell unit)。因此，多个柱体34B被形成在一个本体34A上并且由字线沟槽45彼此分隔开。字线沟槽45可以具有不暴露掩埋位线43的深度。
柱体34B具有形成有垂直沟道晶体管的源极区/漏极区和沟道区的结构。多个柱体34B在本体34A上可以具有矩阵型阵列的布局。
参照图7C，在本体34A和柱体34B的暴露的表面上形成栅电介质层46。可以通过将柱体34B的侧壁和本体34A的上表面氧化，来形成栅电介质层46。可以利用热氧化执行氧化工艺。
形成导电层47以填充字线沟槽45。导电层47利用低电阻物质，例如包括钛、氮化钛或钨的金属性材料。
参照图7D，在导电层47上顺序执行平坦化和毯式刻蚀(例如，回蚀)。可以利用化学机械抛光(CMP)来执行平坦化工艺。可以执行平坦化工艺直至暴露出硬掩模图案32A。在平坦化之后执行毯式刻蚀。在毯式刻蚀期间，可以根据预定的沟道长度来控制用于导电层47的刻蚀量。在下文中，刻蚀的导电层47将由附图标记47A表示。
参照图7E，通过在包括导电层47A、硬掩模图案32A以及电介质层46的结构的表面上沉积电介质层，然后执行毯式刻蚀(例如，回蚀)，来形成间隔件48。间隔件48可以由氧化物、氮化物或氧氮化物形成。
利用间隔件48作为刻蚀掩模来刻蚀导电层47A，以在柱体34B的侧壁上形成垂直字线47B。垂直字线47B也用作垂直栅电极。在垂直字线47B的变型中，可以将垂直字线47B形成为包围柱体34B。在另一个变型中，在形成包围柱体34B的环形垂直栅电极之后，可以采用将相邻的垂直栅电极彼此连接的方式来形成垂直字线47B。垂直字线47B可以被形成为在与掩埋位线43相交叉的方向上延伸。
参照图7F，形成用于将垂直字线47B彼此隔离的字线隔离层49。字线隔离层49可以包括电介质层。可以通过在形成有垂直字线47B的整个结构上形成电介质层，然后执行平坦化直至暴露出硬掩模图案32A，来形成字线隔离层49。
通过执行储存节点接触(storage node contact，SNC)刻蚀，来暴露出柱体34B的上表面。之后，形成储存节点接触(SNC)插塞51。在形成储存节点接触插塞51之前，可以通过执行离子注入而在柱体34B的上部中形成第二源极区/漏极区50。可以通过利用本领域普遍已知的离子注入方法来形成第二源极区/漏极区50。因此，柱体34B可以包括第二源极区/漏极区50和垂直沟道区。垂直沟道区形成在第一源极区/漏极区41与第二源极区/漏极区50之间。第二源极区/漏极区50可以与电容器连接。第一源极区/漏极区41、垂直沟道区以及第二源极区/漏极区50可以在垂直方向上彼此连接。第一源极区/漏极区41和第二源极区/漏极区50可以与垂直沟道区协作形成NPN结或者PNP结。例如，在第一源极区/漏极区41和第二源极区/漏极区50掺杂有第一导电类型的杂质的情况下，垂直沟道区可以掺杂有与第一导电类型相反的第二导电类型的杂质。如本领域熟知的，当第一导电类型的杂质是N型杂质时，第二导电类型的杂质是P型杂质。相反，当第一导电类型的杂质是P型杂质时，第二导电类型的杂质是N型杂质。当垂直沟道晶体管是NMOSFET时，第一源极区/漏极区41、垂直沟道区以及第二源极区/漏极区50可以形成NPN结。
在储存节点接触插塞51上形成电容器。电容器包括储存节点52。储存节点52可以具有圆柱体的形状。在另一个实施例中，储存节点52可以具有柱体或凹面的形状。虽然没有在图中示出，但是随后形成电介质层和顶电极。
具有掩埋位线43的半导体器件可以通过上述工艺步骤形成。虽然已经描述了用于形成具有掩埋位线43的垂直沟道晶体管和电容器的方法，但是可以根据本领域普遍已知的方法，通过执行用于形成金属线等的后续工艺来完成半导体器件。
根据本发明实施例的掩埋位线和具有本发明实施例的掩埋位线的半导体器件可以包括在存储器单元和存储器单元阵列中。基于与存储器单元阵列连接的列译码器和行译码器所施加的电压，掩埋位线和字线可以储存或输出数据。
根据本发明实施例的存储器单元阵列可以包括在存储器件中。存储器件可以包括存储器单元阵列、行译码器、列译码器以及读出放大器(sense amplifier)。行译码器在存储器单元阵列的字线之中，选择与要执行读取操作或写入操作的存储器单元相对应的字线，并且将字线选择信号输出到存储器单元阵列。列译码器在存储器单元阵列的位线之中，选择与要执行读取操作或写入操作的存储器单元相对应的位线，并且将位线选择信号输出到存储器单元阵列。读出放大器感测在由行译码器和列译码器选中的存储器单元中所储存的数据。
可以将根据本发明实施例的存储器件应用到DRAM(dynamic random accessmemory，动态随机存取存储器)。存储器件不限于DRAM，可以应用于各种存储器，例如SRAM(static random access memory，静态随机存取存储器)、快闪存储器(flash memory)、FeRAM(ferroelectric random access memory，铁电随机存取存储器)、MRAM(magneticrandom access memory，磁性随机存取存储器)或者PRAM(phase change random accessmemory，相变随机存取存储器)。
存储器件的主要产品群不仅可以应用于台式计算机、笔记本型计算机以及服务器中所利用的计算存储器，而且还可以应用于各种规格的图形存储器(graphic memory)和近来随着移动通信的发展而流行的移动存储器。此外，不仅可以在便携式储存媒体(例如，记忆棒、MMC、SD、CF、xD图片卡或USB闪存装置)中提供存储器件，而且还可以在各种数字应用(例如，MP3P、PMP、数码相机、摄录像机或者移动电话)中提供存储器件。另外，存储器件不仅可以应用于单个半导体器件，还可以应用于包括MCP(multi-chip package，多芯片封装)、DOC(disk on chip，芯片上磁盘)或者嵌入式器件的技术领域。另外，存储器件可以应用于CIS(CMOS image sensor，CMOS图像传感器)，并且可以提供在各种领域中，例如照相手机、网络照相机以及用于医药用途的小型摄像设备中。
根据本发明实施例的存储器件可以用在存储模块中。存储模块包括：多个存储器件，所述多个存储器件被安装到模块衬底上；命令线路(command link)，所述命令线路被配置成允许存储器件从外部控制器接收控制信号(地址信号、命令信号和时钟信号)；以及数据线路(data link)，所述数据线路与存储器件连接，并且被配置成传输数据。可以将命令线路和数据线路形成为与一般半导体模块中利用的命令线路和数据线路相似。另外，不具体限制模块衬底的材料和结构。
可以在存储系统中利用根据本发明实施例的存储模块。存储系统包括控制器，所述控制器提供在安装有多个存储器件的至少一个存储模块与外部系统之间的双向接口，并且被配置成控制存储模块的操作。
可以在电子单元(electronic unit)中利用根据本发明实施例的存储系统。电子单元包括存储系统和与存储系统电连接的处理器。处理器可以包括CPU(centralprocessing unit，中央处理单元)、MPU(micro processor unit，微处理单元)、MCU(microcontroller unit，微控制单元)、GPU(graphics processing unit，图形处理单元)或DSP(digital signal processor，数字信号处理器)。CPU或MPU可以具有作为算术逻辑运算单元(arithmetic logic operation unit)的ALU(算术逻辑单元)与用于读取和分析命令并控制各个单元的CU(control unit，控制单元)的组合形式。当处理器是CPU或MPU时，电子单元可以包括计算机设备和可移动设备。作为用于图形的CPU的GPU是用于计算具有小数点的数字并实时显示图形的处理器。当处理器是GPU时，电子单元可以包括图形设备。DSP是用于将模拟信号(例如，语音)以高速转化为数字信号并且利用计算结果，或者将数字信号转化为模拟信号的处理器。DSP主要计算数字值。当处理器是DSP时，电子设备可以包括声音和图像设备。此外，处理器包括APU(accelerate processor unit，加速处理单元)，APU是具有CPU和GPU的组合形式并且包括图形卡功能的处理器。
如从以上描述明显可知的，根据本发明实施例，由于经由BSC(两侧接触)工艺和完全硅化工艺形成与柱体的下部直接接触的掩埋位线，因此可以减小相邻掩埋位线之间的寄生电容。
另外，因为采用金属硅化物作为掩埋位线的材料，所以可以减小掩埋位线的薄层电阻(Rs)。
此外，由于掩埋位线的底表面与沟槽的底部基本上共面，所以可以解决当开口部分没有均匀地限定在具有BSC结构的掩埋位线中所引起的问题。
另外，因为在掩埋位线之间的衬底中形成硅化防止区，所以即使包含金属硅化物的掩埋位线与沟槽底部基本上共面，仍可以防止掩埋位线之间发生短路，并且可以防止在相邻的掩埋位线之间发生穿通现象。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (21)

1.一种制造半导体器件的方法，所述方法包括以下步骤：
刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；
在所述多个沟槽中的每个沟槽之下的所述衬底中形成硅化防止区；以及
在所述多个本体的侧壁上执行硅化工艺，以在所述多个本体的每个本体中形成掩埋位线，其中所述掩埋位线的下表面与所述多个沟槽的底部基本上共面。
2.如权利要求1所述的方法，其中，所述硅化防止区防止在硅化工艺期间在所述衬底中形成金属硅化物。
3.如权利要求1所述的方法，还包括以下步骤：
在形成所述掩埋位线之前，在所述硅化防止区之下的所述衬底中形成穿通防止区。
4.如权利要求1所述的方法，其中，形成所述掩埋位线的步骤还包括以下步骤：
在形成所述硅化防止区之前，在所述侧壁对上形成钝化层；
在形成所述硅化防止区之后，去除与所述多个沟槽中的每个沟槽的底部相邻的所述钝化层的部分，以限定暴露所述侧壁对的开口部分；
在由所述开口部分暴露出的所述侧壁对之上形成含金属层；
通过退火在所述多个本体中的每个本体中形成金属硅化物层；以及
去除任何剩余的含金属层。
5.如权利要求1所述的方法，其中，所述掩埋位线包括钴硅化物。
6.一种制造半导体器件的方法，所述方法包括以下步骤：
刻蚀含硅衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；
在所述侧壁对上形成钝化层；
在所述沟槽之下的所述衬底中形成硅化防止区；
刻蚀所述钝化层以限定开口部分，所述开口部分与所述多个沟槽的底部基本上共面并且暴露出所述侧壁对；
在由所述开口部分暴露出的所述侧壁对之上形成含金属层；
通过将所述多个本体中的每个本体的由所述开口部分暴露出的部分硅化，形成穿过所述多个本体中的每个本体的整个厚度的金属硅化物层；
去除任何剩余的含金属层；以及
形成层间电介质层以填充所述多个本体之间的空间。
7.如权利要求6所述的方法，还包括如下步骤：
在刻蚀所述钝化层以限定出所述开口部分之前，在所述硅化防止区之下的所述衬底中形成穿通防止区。
8.如权利要求6所述的方法，其中，形成所述钝化层的步骤包括以下步骤：
在限定所述多个沟槽的所述侧壁对之上和在限定所述多个沟槽的底部的所述含硅衬底的表面之上形成第一钝化层；
在所述第一钝化层之上形成牺牲层，以部分地填充所述多个沟槽中的每个沟槽；
在所述侧壁对上的所述第一钝化层之上形成第二钝化层；
去除所述牺牲层；以及
去除在限定所述多个沟槽的底部的所述含硅衬底的表面之上形成的所述第一钝化层的部分。
9.如权利要求8所述的方法，其中，刻蚀所述钝化层以限定所述开口部分的步骤还包括以下步骤：
利用所述第二钝化层作为刻蚀掩模来去除所述第一钝化层的暴露部分。
10.如权利要求7所述的方法，其中，形成所述硅化防止区的步骤还包括以下步骤：
将氟离子注入到所述衬底中。
11.如权利要求10所述的方法，其中，所述硅化防止区包括氟化硅区。
12.如权利要求6所述的方法，其中，所述金属硅化物层包括钴硅化物层。
13.一种制造半导体器件的方法，包括以下步骤：
刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；
在所述多个沟槽中的每个沟槽之下的所述衬底中形成硅化防止区；
在所述侧壁对上执行硅化，以在所述多个本体中的每个本体中形成掩埋位线，其中所述掩埋位线的下表面与所述多个沟槽的底部基本上对齐；以及
刻蚀所述多个本体以形成多个柱体，所述多个柱体要与相应电容器连接并且包括垂直沟道晶体管的沟道区。
14.如权利要求13所述的方法，所述方法还包括以下步骤：
在形成所述掩埋位线之前，在所述硅化防止区之下的所述衬底中形成穿通防止区。
15.如权利要求13所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：
在形成所述硅化防止区之前，在所述侧壁对上形成钝化层；
在形成所述硅化防止区之后，去除与所述多个沟槽中的每个沟槽的底部相邻的所述钝化层的部分，以限定出暴露所述侧壁对的开口部分；
在由所述开口部分暴露出的所述侧壁对之上形成含金属层；
通过退火在所述多个本体中的每个本体中形成金属硅化物层；以及
去除任何剩余的含金属层。
16.如权利要求13所述的方法，其中，所述掩埋位线包括钴硅化物。
17.一种半导体器件，包括：
衬底；
多个本体，所述多个本体被限定在所述衬底中，其中所述多个本体由沟槽彼此分隔开，所述沟槽由所述多个本体的侧壁限定和由所述衬底的表面限定；
掩埋位线，所述掩埋位线由金属硅化物构成，被形成在所述多个本体的每个本体中，其中所述掩埋位线中的每个掩埋位线的底表面与限定所述沟槽的底部的表面基本上共面；以及
硅化防止区，所述硅化防止区形成在所述沟槽之下的所述衬底中，其中所述硅化防止区用于防止在硅化工艺期间在所述衬底中形成金属硅化物。
18.如权利要求17所述的半导体器件，其中，所述衬底包括含硅物质，并且所述硅化防止区包括氟化硅区。
19.如权利要求17所述的半导体器件，还包括：
形成在所述硅化防止区之下的所述衬底中的穿通防止区。
20.如权利要求17所述的半导体器件，其中，所述金属硅化物包括钴硅化物。
21.如权利要求17所述的半导体器件，还包括：
垂直沟道晶体管，所述垂直沟道晶体管包括形成在所述多个本体中的每个本体之上的柱体；以及
电容器，所述电容器被形成为与所述柱体连接。
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