CN102142364A - 等离子体掺杂方法和使用所述方法制造半导体器件的方法 - Google Patents

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Abstract

本发明公开一种掺杂方法，其在三维(3D)导电结构的期望位置形成掺杂区，较容易地控制所述掺杂区的掺杂深度和掺杂剂量，具有浅掺杂深度，并且防止浮置体效应。使用所述掺杂方法来制造半导体器件。所述方法包括：形成具有侧壁的导电结构；暴露所述导电结构的侧壁的一部分；以及通过进行等离子体掺杂工艺在所述侧壁的暴露部分中形成掺杂区。

Description

等离子体掺杂方法和使用所述方法制造半导体器件的方法
相关申请交叉引用
本申请要求2010年1月29日提交的韩国专利申请No.10-2010-0008826的优先权，其通过引用整体并入本文中。
技术领域
本发明的示例实施例涉及一种制造半导体器件的方法，更具体地涉及一种等离子体掺杂方法和使用所述方法制造半导体器件的方法。
背景技术
当在制造半导体器件过程中掺杂特定区时，通常使用离子束注入法。离子束注入法也称作“射线束(beam line)注入法”。
随着半导体器件集成度越来越高，正在开发复杂的三维(3D)结构，但是，通过离子束注入法进行3D结构的掺杂正在达到它的极限。
下文参考图1详细描述3D结构的掺杂的这种问题。为了简短地阐述背景技术，当导电结构的特定区域将通过离子束注入法被选择性地掺杂时，以预定角度进行掺杂。这称为“倾斜离子注入”。
更具体地，图1说明一种用于半导体器件的倾斜离子注入掺杂方法。
参考图1，形成包括多个导电结构12的衬底11。多个导电结构12形成于衬底11上，多个导电结构12之间具有预定间隔。
因为导电结构12之间的间隙窄并且导电结构12被形成为具有预定高度，所以，为了掺杂导电结构12的特定区，通过倾斜离子注入法(参见附图标记‘13’)来进行掺杂。
以一定的倾斜角度进行倾斜离子注入13。然而，可能出现这样的问题：由于在倾斜离子注入13期间由例如相邻导电结构12的区域13A引起的阴影而导致目标区域未被掺杂。
此外，因为导电结构12可能较高并且导电结构12之间的间隙可能较窄，尽管进行倾斜离子注入13，也难以以期望的掺杂浓度等级和期望的掺杂深度来对掺杂目标区域进行掺杂。
掺杂3D导电结构的特定区域的另一种方法是使用诸如掺杂多晶硅的掺杂材料的方法。当使用掺杂材料时，通过退火工艺使掺杂材料的掺杂剂热扩散来掺杂目标区域。
然而，当通过热扩散来掺杂区域时，难以控制掺杂深度和掺杂剂量。另外，当为了后续工艺而去除掺杂材料时，发生掺杂剂损耗。而且，难以去除掺杂材料。此外，由于当需要浅的掺杂深度时热扩散方法不能适当地控制掺杂深度，因此可能会发生浮置体效应。
发明内容
本发明的实施例涉及一种在三维(3D)导电结构的期望位置处形成掺杂区域并且较容易地控制掺杂区的掺杂深度以及掺杂剂量的掺杂方法；以及一种使用所述方法制造半导体器件的方法。
本发明的另一实施例涉及一种提供浅的掺杂深度并且防止浮置体效应的掺杂方法；以及一种使用所述方法制造半导体器件的方法。
根据本发明的实施例，一种用于掺杂半导体器件的方法包括：形成具有侧壁的导电结构；暴露导电结构的侧壁的一部分；以及通过进行等离子体掺杂工艺在侧壁的暴露部分中形成掺杂区。
所述方法可进一步包括：在掺杂区的表面上形成保护层；以及进行退火工艺以激活掺杂区。所述方法可进一步包括：通过进行用于激活掺杂区的退火工艺在掺杂区的表面上形成保护层。
根据本发明的另一实施例，一种用于制造半导体器件的方法包括：通过蚀刻衬底来形成具有侧壁的有源区；暴露有源区的侧壁的一部分；通过进行等离子体掺杂工艺在侧壁的暴露部分中形成结；以及在所述结的表面上形成保护层。
所述方法可进一步包括：去除保护层；形成耦合到所述结的侧面接触；以及形成通过所述侧面接触电耦合到所述结的掩埋位线。可以在进行用于激活所述结的退火工艺的同时进行保护层的形成。
根据本发明的又一实施例，一种用于制造半导体器件的方法包括：通过使用硬掩模图案作为蚀刻阻挡物蚀刻衬底来形成具有侧壁的导电结构；形成覆盖所述导电结构的内衬层；在内衬层上形成填充导电结构之间的间隙的一部分的第一抗掺杂层以及覆盖导电结构中的每一个的第一侧壁的第二抗掺杂层；通过去除内衬层以及第一抗掺杂层的形成于导电结构的第二侧壁上的一部分而形成暴露第二侧壁的一部分的接触区；通过进行等离子体掺杂工艺在接触区中形成结；去除第二抗掺杂层；在所述结的表面上形成保护层；以及去除第一抗掺杂层。
附图说明
图1说明一种用于半导体器件的倾斜离子注入掺杂方法。
图2A和图2B为说明根据本发明的第一实施例的用于半导体器件的掺杂方法的截面图。
图3A至图3E为说明根据本发明的第二实施例的用于半导体器件的掺杂方法的截面图。
图4A至图4C为说明使用根据本发明的第二实施例的掺杂方法的半导体器件制造方法的截面图。
图5A至图5D为说明根据本发明的第三实施例的用于半导体器件的掺杂方法的截面图。
图6A至图6C为说明使用根据本发明的第三实施例的掺杂方法的半导体器件制造方法的截面图。
图7A至图7L为说明根据本发明的第一至第三实施例的用于形成开口的方法的截面图。
具体实施方式
下文将参考附图更详细地描述本发明的示例实施例。然而，本发明可以不同形式实施并且不应被解释为限于本文中所述的实施例。相反，这些实施例被提供用于使本发明的公开内容详尽并且完整，并且向本领域普通技术人员充分表达本发明的范围。在本发明的公开内容中，本发明的各个附图和实施例中的相同附图标记代表相同部件。
所述附图不一定按比例绘制，并且在一些情况下按比例放大以清楚地说明实施例的特征。当第一层被提及在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且指第一层与第二层或衬底之间存在第三层的情况。
图2A和图2B为说明根据本发明的第一实施例的用于半导体器件的掺杂方法的截面图。
参见图2A，多个导电结构203形成于衬底201上。衬底201包括硅衬底。通过蚀刻衬底201形成导电结构203。由于衬底201包括硅衬底，因此导电结构203也包括硅。导电结构203在垂直于图2A的说明页的方向上、在衬底201的表面上延伸。导电结构203包括线型柱(即每一个柱形成一条线)。导电结构203包括有源区。所述有源区为形成有晶体管的沟道区、源极区和漏极区的区域。源极区和漏极区也称为“结”。导电结构203具有侧壁，所述侧壁包括至少第一侧壁和第二侧壁。由于导电结构203包括具有线形状的柱型有源区形式的有源区，因此将线形柱型有源区称为“线型有源柱”。
硬掩模层202形成于导电结构203的上部之上。硬掩模层202在形成导电结构203的过程中作为蚀刻阻挡物。硬掩模层202可由诸如氧化物和氮化物的电介质材料形成。根据一个实例，使用氮化物层作为硬掩模层202。硬掩模层202也可包括氮化硅层。
绝缘层形成于导电结构203的两个侧壁、在导电结构203之间的衬底201的表面以及硬掩模层202的侧壁上。绝缘层包括第一内衬层204和第二内衬层205。第一内衬层204包括诸如氧化硅层的氧化物层。第二内衬层205包括诸如氮化硅层的氮化物层。
通过去除绝缘层的一部分形成开口208。开口208具有单侧开口(OSO)结构，其选择性地暴露导电结构203的侧壁的一部分。开口208可为线型开口。
第一抗掺杂层206和第二抗掺杂层207形成于绝缘层的表面上。第一抗掺杂层206填充导电结构203之间的间隙的一部分。第二抗掺杂层207形成于导电结构203的无开口侧壁上的绝缘层之上，所述无开口侧壁与形成有开口208的侧壁相对。第一抗掺杂层206保护导电结构203之间的衬底201在后续的等离子体掺杂工艺过程中不被掺杂。第二抗掺杂层207保护导电结构203的无开口侧壁在后续的等离子体掺杂工艺过程中不被掺杂。第一抗掺杂层206和第二抗掺杂层207起绝缘层的作用。第一抗掺杂层206包括未掺杂的多晶硅。第二抗掺杂层207包括相对于第一抗掺杂层206、第一内衬层204以及第二内衬层205具有选择性的材料。第二抗掺杂层207可包括金属氮化物层，如氮化钛(TiN)层。第二抗掺杂层207可由间隔物形成。
提供开口208的绝缘层以及硬掩模层202也可起抗掺杂层的作用。在通过开口208暴露的导电结构203侧壁的一部分上进行等离子体掺杂，而不对其它部分进行等离子体掺杂。
第一内衬层204、第二内衬层205、第一抗掺杂层206以及第二抗掺杂层207起抗掺杂层的作用。所述抗掺杂层提供暴露导电结构203的侧壁的一部分的开口208。以后将参考附图7A至图7I描述形成开口208的方法。
参考图2B，进行等离子体掺杂工艺209。这里，掺杂通过开口208所暴露的、导电结构203的侧壁的一部分。结果，形成掺杂区210。掺杂区210包括结，所述结成为晶体管的源极区和漏极区。掺杂区210形成于导电结构203的侧壁的一部分上以构成单侧结(OSJ)。由于掺杂区210通过等离子体掺杂工艺209形成，因此其形成浅侧壁结。
在等离子体掺杂工艺209期间，硬掩模层202保护导电结构203的上部不被掺杂。第一内衬层204、第二内衬层205、第一抗掺杂层206以及第二抗掺杂层207保护除了通过开口208暴露的侧壁的部分之外的导电结构203的其它侧壁不被掺杂(见附图标记A、B和C)。至于第一抗掺杂层206以及第二抗掺杂层207，它们用于保护除了通过开口208暴露的侧壁的部分之外的其它侧壁不被掺杂剂掺杂。
等离子体掺杂工艺209是一种将掺杂源激励为等离子体状态并且将激励等离子体中的掺杂剂离子注入到样品中的掺杂方法。例如，当将偏置电压施加至样品时，等离子体中的掺杂剂离子可同时在样品的表面上聚集。这里，可将偏置电压称为掺杂能量。
使用掺杂能量源、掺杂剂量以及掺杂源来进行等离子体掺杂工艺209。
掺杂源为含有要施加至掺杂区210的掺杂剂的材料。掺杂源包括掺杂剂气体。在本发明的第一实施例中，掺杂源可为诸如砷(As)和磷(P)的掺杂剂气体。例如，掺杂源可包括胂(AsH3)或膦(PH3)。砷(As)和磷(P)为公知的N型掺杂剂。此外，可使用含有硼(B)的掺杂剂气体作为掺杂源。硼为公知的P型掺杂剂。
掺杂能量表示施加至衬底201的偏置电压。掺杂能量可以为不大于大约20KV的电压。为了获得浅深度的掺杂区，调整掺杂能量以使其尽可能小。例如，掺杂能量可低于大约1KV，虽然低于大约20KV的掺杂能量被认为较低。由于通常基于投影范围(Rp)来进行离子注入，因此可使用超过大约30KeV的高掺杂能量。在进行所述工艺期间，掺杂能量也被施加至导电结构203。因此，可在侧壁方向(即面对侧壁的方向)上进行等离子体掺杂工艺209。通过激励的等离子体中的离子碰撞，促进在侧壁方向上进行的等离子体掺杂工艺209。
掺杂剂量影响掺杂剂的注入量。掺杂剂量的范围为大约1×1015原子/cm2至大约1×1017原子/cm2。当使用上述范围的掺杂剂量来进行等离子体掺杂工艺209时，施加至掺杂区210的掺杂剂形成至少大于1×1020原子/cm3的掺杂浓度。
为了促进等离子体掺杂工艺209，可引入用于激励等离子体的气体。用于激励等离子体的气体包括氩(Ar)、氦(He)等。
根据上文所述的本发明的上述实施例，可避免在等离子体掺杂工艺209中使用倾斜角度。因此，可进行掺杂而不存在相邻结构引起的阴影效应。结果，可在期望位置形成掺杂区210。
由于等离子体掺杂工艺209使用低于大约20KV的低掺杂能量，因此大部分掺杂剂保留在表面上。因此，可将通过等离子体掺杂工艺209形成的掺杂区210的掺杂深度控制为较浅。由于将掺杂区210的掺杂深度控制为较浅，因此防止/降低了浮置体效应。
图3A至图3E为说明根据本发明的第二实施例的用于半导体器件的掺杂方法的截面图。
参见图3A，多个导电结构303形成于衬底301上。衬底301包括硅衬底。导电结构303通过蚀刻衬底201形成。由于衬底301包括硅衬底，因此导电结构303也包括硅。导电结构303在垂直于图3A的说明页面的方向上、在衬底301的表面上延伸。导电结构303包括线型柱(即每一个柱形成一条线)。导电结构303包括有源区。有源区为形成晶体管的沟道区、源极区和漏极区的区域。源极区和漏极区也称为“结”。导电结构303具有侧壁，所述侧壁包括至少第一侧壁和第二侧壁。由于导电结构303包括具有线形状的柱型有源区形式的有源区，因此将线形柱型有源区称为“线型有源柱”。
硬掩模层302形成于导电结构303的上部上。在形成导电结构303的过程中硬掩模层302作为蚀刻阻挡物。硬掩模层302可由诸如氧化物和氮化物的电介质材料形成。根据一个实例，使用氮化物层作为硬掩模层302。硬掩模层302可包括氮化硅层。
绝缘层形成于导电结构303的两个侧壁、在导电结构303之间的衬底301的表面以及硬掩模层302的侧壁上。绝缘层包括第一内衬层304和第二内衬层305。第一内衬层304包括诸如氧化硅层的氧化物层。第二内衬层305包括诸如氮化硅层的氮化物层。
通过去除绝缘层的一部分形成开口308。开口308具有单侧开口(OSO)结构，其选择性地暴露导电结构303的侧壁的一部分。开口308可为线型开口。
第一抗掺杂层306和第二抗掺杂层307形成于绝缘层的表面上。第一抗掺杂层306填充导电结构303之间的间隙的一部分。第二抗掺杂层307形成于导电结构303的无开口侧壁上的绝缘层上，所述无开口侧壁与形成有开口308的侧壁相对。第一抗掺杂层306保护在导电结构303之间的衬底301在后续等离子体掺杂工艺期间不被掺杂。第二抗掺杂层307保护导电结构303的无开口侧壁在后续等离子体掺杂工艺期间不被掺杂。第一抗掺杂层306和第二抗掺杂层307起绝缘层的作用。第一抗掺杂层306包括未掺杂的多晶硅。第二抗掺杂层307包括相对于第一抗掺杂层306、第一内衬层304和第二内衬层305具有选择性的材料。第二抗掺杂层307可包括金属氮化物层，如氮化钛(TiN)层。第二抗掺杂层307可由间隔物形成。
提供开口308的绝缘层和硬掩模层302也起抗掺杂层的作用。在通过开口308暴露的导电结构303的侧壁的一部分上进行等离子体掺杂，并且不对其它部分进行等离子体掺杂。
第一内衬层304、第二内衬层305、第一抗掺杂层306和第二抗掺杂层307起抗掺杂层的作用。所述抗掺杂层提供暴露导电结构303的侧壁的一部分的开口308。后面将参考图7A至图7I来描述形成开口308的方法。
参见图3B，进行等离子体掺杂工艺309。这里，掺杂通过开口308暴露的导电结构303的侧壁的一部分。结果，形成掺杂区310。掺杂区310包括结，所述结成为晶体管的源极区和漏极区。掺杂区310形成于导电结构303的侧壁的一部分上以构成单侧结(OSJ)。由于掺杂区310是通过等离子体掺杂工艺309形成，因此其形成浅侧壁结。
在等离子体掺杂工艺309期间，硬掩模层302保护导电结构303的上部不被掺杂。第一内衬层304、第二内衬层305、第一抗掺杂层306和第二抗掺杂层307保护除了通过开口308暴露的侧壁的部分之外的导电结构303的其它侧壁不被掺杂(见附图标记A、B和C)。至于第一抗掺杂层306和第二抗掺杂层307，它们有助于保护除开口308暴露的侧壁的部分之外的其它侧壁免受掺杂剂掺杂。
等离子体掺杂工艺309为一种将掺杂源激励至等离子体状态并且将激励的等离子体中的掺杂剂离子注入至样品中的掺杂方法。例如，当将偏置电压施加至样品时，等离子体中的掺杂剂离子可同时聚集在样品的表面上。这里，可将偏置电压称为掺杂能量。
使用掺杂能量源、掺杂剂量和掺杂源来进行等离子体掺杂工艺309。
掺杂源为包含要施加至掺杂区310的掺杂剂的材料。掺杂源包括掺杂剂气体。在本发明的第二实施例中，掺杂源可为含有砷(As)和磷(P)的掺杂剂气体。例如，掺杂源包括胂(AsH3)或膦(PH3)。砷(As)和磷(P)为公知的N型掺杂剂。此外，可使用含有硼(B)的掺杂剂气体作为掺杂源。硼为公知的P型掺杂剂。
掺杂能量表示施加至衬底301的偏置电压。掺杂能量可为不大于至少大约20KV的电压。为了获得浅深度的掺杂区域，调整掺杂能量使其尽可能小。例如，掺杂能量可低于大约1KV，而低于大约20KV的掺杂能量被认为相对较低。由于通常基于投影范围(Rp)来进行离子注入，因此可使用超过大约30KeV的高掺杂能量。在进行所述工艺中，也将掺杂能量施加至导电结构303。因此，可在侧壁方向(即面对侧壁的方向)上进行等离子体掺杂工艺309。通过激励的等离子体中的离子碰撞，促进在侧壁方向上进行的等离子体掺杂工艺309。
掺杂剂量影响掺杂剂的注入量。掺杂剂量的范围为大约1×1015原子/cm2至大约1×1017原子/cm2。当使用上述范围的掺杂剂量来进行等离子体掺杂工艺309时，施加至掺杂区310的掺杂剂形成至少大于1×1020原子/cm3的掺杂浓度。
为了促进等离子体掺杂工艺309，可引入用于激励等离子体的气体。用于激励等离子体的气体包括氩(Ar)、氦(He)等。
参见图3C，在图3A至图3B的上述步骤之后，去除第二抗掺杂层307。随后，在掺杂区310的表面上形成保护层311。保护层311保护掺杂区310的掺杂剂在诸如去除第一抗掺杂层306的工艺的后续工艺期间不被损耗。
在第二实施例中，通过炉氧化或等离子体氧化而形成保护层311，其中保护层311形成为具有
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的厚度。
参见图3D，进行退火工艺312以激活对掺杂区310进行掺杂的掺杂剂。退火工艺312可为快速热退火(RTA)。
参见图3E，去除第一抗掺杂层306。通过蚀刻工艺或清洗工艺去除第一抗掺杂层306。例如，当第一抗掺杂层306包括未掺杂的多晶硅时，使用能够选择性地去除多晶硅的湿化学物或蚀刻气体。
由于在形成保护层311后去除第一抗掺杂层306，因此对掺杂区310进行掺杂的掺杂剂的损耗最小/减少。
尽管图中未说明，随后针对第二实施例形成连接至掺杂区310侧面的结构。所述结构可以例如为位线、电容器或金属线。
根据上文所描述的本发明的第二实施例，可避免在等离子体掺杂工艺309中使用倾斜角度。因此，可进行掺杂而不存在相邻结构引起的阴影效应。结果，可在期望位置形成掺杂区310。
由于等离子体掺杂工艺309使用低于大约20KV的低掺杂能量，因此大部分掺杂剂保留在表面上。因此，可将通过等离子体掺杂工艺309形成的掺杂区310的掺杂深度控制为较浅。由于将掺杂区310的掺杂深度控制为较浅，因此防止/减少了浮置体效应。
此外，由于在第二实施例中抑制了对掺杂区310进行掺杂的掺杂剂的损耗，因此掺杂浓度保持为大于1020原子/cm3。
图4A至图4C为说明使用根据本发明的第二实施例的掺杂方法的半导体器件制造方法的截面图。所述附图示出在如图3A至图3E中所示形成保护层311和掺杂区310并且如下文所描述随后去除保护层311之后的截面图。掺杂区310可起结的作用，所述结成为源极区或漏极区。下文将描述形成耦合到掺杂区310的掩埋位线的方法。
参见图4A，保护层311被去除。因此，形成暴露掺杂区310的侧面的接触区313。接触区313具有与开口308相同的形状。
参见图4B，形成耦合到导电结构303的侧面接触314，其中所述侧面接触314可为金属硅化物。金属硅化物的实例包括硅化钛(TiSi2)、硅化钴(CoSi2)和硅化镍(NiSi)。例如，通过顺序沉积钛(Ti)层和氮化钛(TiN)层并进行热处理来形成硅化钛(TiSi2)。随后，去除未与氮化钛反应的钛。与氮化钛反应的钛可保留，其形成阻挡金属。作为替换，可选择在高温下更稳定的硅化钴(CoSi2)以防止在后续的高温热处理期间的退化。可将侧面接触314称为“填充接触区313的掩埋带”。
根据以上描述，侧面接触314具有形成于导电结构303的一个侧面上的单侧接触(OSC)结构。当侧面接触314由金属硅化物形成时，对掺杂区310进行掺杂的掺杂剂的浓度保持大于1020原子/cm3。因此，可相对容易地形成硅化物。
参见图4C，在形成有侧面接触314的结构上沉积位线导电层。沉积位线导电层以填充导电结构303之间的间隙。位线导电层包括金属层，如氮化钛(TiN)层和钨(W)层。例如，可通过层叠氮化钛层和钨(TiN/W)层来形成位线导电层。
随后，去除位线导电层直至维持与侧面接触314接触的一定高度。因此，形成接触所述侧面接触314的掩埋位线315。这里，掩埋位线315与导电结构303平行排列，并且掺杂区310通过侧面接触314电耦合到掩埋位线315。侧面接触314在掺杂区310与掩埋位线315之间形成欧姆接触。
图5A至图5D为说明根据本发明的第三实施例的半导体器件的掺杂方法的截面图。
参见图5A，多个导电结构403形成于衬底401上。衬底401包括硅衬底。导电结构403通过蚀刻衬底401而形成。由于衬底401包括硅衬底，因此导电结构403也包括硅。导电结构403在垂直于图5A的说明页面的方向上在衬底401的表面上延伸。导电结构403包括线型柱(即每一个柱形成一条线)。导电结构403包括有源区。有源区为形成有晶体管的沟道区、源极区和漏极区的区域。源极区和漏极区也称为“结”。导电结构403具有侧壁，所述侧壁包括至少第一侧壁和第二侧壁。由于导电结构403包括具有线形状的柱型有源区形式的有源区，因此将线形柱型有源区称为“线型有源柱”。
硬掩模层402形成于导电结构403的上部上。在形成导电结构403过程中硬掩模层402作为蚀刻阻挡物。硬掩模层402可由诸如氧化物和氮化物的电介质材料形成。根据一个实例，使用氮化物层作为硬掩模层402。硬掩模层402可包括氮化硅层。
绝缘层形成于导电结构403的两个侧壁、在导电结构403之间的衬底401的表面以及硬掩模层402的侧壁上。绝缘层包括第一内衬层404和第二内衬层405。第一内衬层404包括氧化物层，如氧化硅层。第二内衬层405包括氮化物层，如氮化硅层。
通过去除绝缘层的一部分而形成开口408。开口408具有单侧开口(OSO)结构，其选择性地暴露导电结构403的侧壁的一部分。开口408可包括线型开口。
第一抗掺杂层406和第二抗掺杂层407形成于绝缘层的表面上。第一抗掺杂层406填充导电结构403之间的间隙的一部分。第二抗掺杂层407形成于导电结构403的无开口侧壁上的绝缘层上，所述无开口侧壁与形成有开口408的侧壁相对。第一抗掺杂层406保护导电结构403之间的衬底401在后续的等离子体掺杂工艺期间不被掺杂。第二抗掺杂层407保护导电结构403的无开口侧壁在后续的等离子体掺杂工艺期间不被掺杂。第一抗掺杂层406和第二抗掺杂层407起绝缘层的作用。第一抗掺杂层406包括未掺杂的多晶硅。第二抗掺杂层407包括相对于第一抗掺杂层406、第一内衬层404和第二内衬层405具有选择性的材料。第二抗掺杂层407可包括金属氮化物层，如氮化钛(TiN)层。第二抗掺杂层407可由间隔物形成。
提供开口408的绝缘层以及硬掩模层402也可起抗掺杂层的作用。在通过开口408暴露的导电结构303的侧壁的一部分上进行等离子体掺杂，并且不对其它部分进行等离子体掺杂。
第一内衬层404、第二内衬层405、第一抗掺杂层406以及第二抗掺杂层407起抗掺杂层的作用。所述抗掺杂层提供暴露导电结构403的侧壁的一部分的开口408。后面将参考图7A至图7I来描述形成开口408的方法。
参见图5B，进行等离子体掺杂工艺409。这里，掺杂通过开口408暴露的导电结构403的侧壁的一部分。结果，形成掺杂区410。掺杂区410包括结，所述结成为晶体管的源极区和漏极区。掺杂区410形成于导电结构403的侧壁的一部分上以构成单侧结(OSJ)。由于掺杂区410通过等离子体掺杂工艺409形成，因此其形成浅侧壁结。
在等离子体掺杂工艺409期间，硬掩模层402保护导电结构403的上部不被掺杂。第一内衬层404、第二内衬层405、第一抗掺杂层406以及第二抗掺杂层407保护除了通过开口408暴露的侧壁的部分之外的导电结构403的其它侧壁不被掺杂(见附图标记A、B和C)。至于第一抗掺杂层406和第二抗掺杂层407，它们有助于保护除了通过开口408暴露的侧壁的部分之外的其它侧壁不被掺杂剂掺杂。
等离子体掺杂工艺409是一种将掺杂源激励至等离子体状态并且将激励的等离子体中的掺杂剂离子注入至样品中的掺杂方法。例如，当将偏置电压施加至样品时，等离子体中的掺杂剂离子可同时聚集在样品的表面上。这里，可将偏置电压称为掺杂能量。
使用掺杂能量源、掺杂剂量和掺杂源来进行等离子体掺杂工艺409。
掺杂源为含有要施加至掺杂区410的掺杂剂的材料。掺杂源包括掺杂剂气体。在本发明的第三实施例中，掺杂源可为含有砷(As)和磷(P)的掺杂剂气体。例如，掺杂源可包括胂(AsH3)或膦(PH3)。砷(As)和磷(P)为公知的N型掺杂剂。此外，可使用含有硼(B)的掺杂剂气体作为掺杂源。硼为公知的P型掺杂剂。
掺杂能量表示施加至衬底401的偏置电压。掺杂能量可为不大于至少大约20KV的电压。为了获得浅深度的掺杂区域，调整掺杂能量以使其尽可能小。例如，掺杂能量可低于大约1KV，而低于大约20KV的掺杂能量被认为相对较低。由于通常基于投影范围(Rp)来进行离子注入，因此可使用超过大约30KeV的高掺杂能量。在进行所述工艺中，也将掺杂能量施加至导电结构403。因此，可在侧壁方向(即面对侧壁的方向)上进行等离子体掺杂工艺409。通过激励的等离子体中的离子碰撞，促进在侧壁方向上进行的等离子体掺杂工艺409。
掺杂剂量影响掺杂剂的注入量。掺杂剂量的范围为大约1×1015原子/cm2至大约1×1017原子/cm2。当使用上述范围的掺杂剂量来进行等离子体掺杂工艺309时，施加至掺杂区410的掺杂剂形成至少大于1×1020原子/cm3的掺杂浓度。
为了促进等离子体掺杂工艺409，可引入用于激励等离子体的气体。用于激励等离子体的气体包括氩(Ar)、氦(He)等。
参见图5C，在图5A至图5B的上述步骤之后，去除第二抗掺杂层407。随后，在掺杂区410的表面上形成保护层411。在进行用于激活对掺杂区410进行掺杂的掺杂剂的退火工艺412的同时形成保护层411。保护层411保护掺杂区410的掺杂剂在诸如去除第一抗掺杂层406的工艺的后续工艺期间不被损耗。
在第三实施例中，在形成保护层411的同时使用快速热处理(RTA)来进行退火工艺412。当同时进行快速热处理时，通过供应含氧气体或含氮气体来形成保护层411。含氧气体可为氧气。含氮气体可为三氟化氮(NF3)气体。当含氧气体流入时，保护层411变成氧化物层。当含氮气体流入时，保护层411成为氮化物层。
参见图5D，去除第一抗掺杂层406。通过蚀刻工艺或清洗工艺去除第一抗掺杂层406。例如，当第一抗掺杂层406包括未掺杂的多晶硅时，使用能够选择性地去除多晶硅的湿化学物或蚀刻气体。
由于在形成保护层411之后去除第一抗掺杂层406，因此对掺杂区410进行掺杂的掺杂剂的损耗最小/减少。
尽管图中未说明，随后针对第三实施例形成连接至掺杂区410的侧面的结构。所述结构可以例如是位线、电容器或金属线。
根据上文所描述的本发明的第三实施例，可避免在等离子体掺杂工艺409中使用倾斜角度。因此，可进行掺杂而不存在相邻结构引起的阴影效应。结果，可在期望位置形成掺杂区410。
由于等离子体掺杂工艺409使用低于大约20KV的低掺杂能量，因此大部分掺杂剂保留在表面上。因此，可将通过等离子体掺杂工艺409形成的掺杂区410的掺杂深度控制为较浅。由于将掺杂区410的掺杂深度控制为较浅，因此防止/减少了浮置体效应。
此外，由于在第三实施例中对掺杂区410进行掺杂的掺杂剂的损耗被抑制，因此掺杂浓度维持为大于1020原子/cm3。
图6A至图6C为说明使用根据本发明的第三实施例的掺杂方法的半导体器件制造方法的截面图。所述附图示出在如图5A至图5D中所示形成保护层411和掺杂区410之后的截面图。掺杂区410可起结的作用，所述结成为源极区或漏极区。
下文将描述形成耦合到掺杂区410的掩埋位线的方法。
参见图6A，去除保护层411。因此，形成暴露掺杂区410的侧面的接触区413。接触区413具有与开口408相同的形状。
参见图6B，形成耦合到导电结构403的侧面接触414，其中侧面接触414可为金属硅化物。金属硅化物的实例包括硅化钛(TiSi2)、硅化钴(CoSi2)以及硅化镍(NiSi)。例如，通过顺序沉积钛(Ti)层和氮化钛(TiN)层并且进行热处理来形成硅化钛(TiSi2)。随后，去除未与氮化钛反应的钛。与氮化钛反应的钛可保留，其形成阻挡金属。作为替换，可选择在高温下更稳定的硅化钴(CoSi2)以防止在后续的高温热处理期间的退化。侧面接触414填充接触区413。侧面接触414可称为“填充接触区413的掩埋带”。
根据以上描述，侧面接触414具有形成于导电结构403的一个侧面上的单侧接触(OSC)结构。当侧面接触414由金属硅化物形成时，对掺杂区410进行掺杂的掺杂剂的浓度被保持为大于1020原子/cm3。因此，可相对容易地形成硅化物。
参见图6C，在形成有侧面接触414的结构上沉积位线导电层。沉积位线导电层以填充导电结构403之间的间隙。位线导电层包括金属层，如氮化钛(TiN)层和钨(W)层。例如，可通过层叠氮化钛层和钨(TiN/W)层而形成位线导电层。
随后，去除位线导电层直至保持与侧面接触414接触的一定高度。因此，形成接触所述侧面接触414的掩埋位线415。这里，掩埋位线415与导电结构403平行设置，并且掺杂区410通过侧面接触414电耦合到掩埋位线415。侧面接触414在掺杂区410与掩埋位线415之间形成欧姆接触。
图7A至图7I为说明根据本发明的第一至第三实施例的用于在导电结构的侧壁上形成开口的方法的截面图。
参见图7A，在衬底21上形成硬掩模层22。硬掩模层22包括氮化物层。此外，硬掩模层22可具有包括氧化物层和氮化物层的多层结构。例如，硬掩模层22可包括顺序层叠的硬掩模氮化物层和硬掩模氧化物层。此外，硬掩模层22可以是顺序层叠的硬掩模氮化物层、硬掩模氧化物层、硬掩模氮氧化硅(SiON)和硬掩模碳层。当硬掩模层22包括硬掩模氮化物层时，可在衬底21与硬掩模层22之间进一步形成衬垫氧化物层。使用图中未示出的光刻胶图案来形成硬掩模层22。
参见图7B，使用硬掩模层22作为蚀刻阻挡物来进行沟槽蚀刻工艺。例如，通过使用硬掩模层22作为蚀刻阻挡物将衬底21蚀刻至预定深度而形成导电结构23。所述导电结构23通过形成于导电结构之间的沟槽23A彼此隔离。每一导电结构23包括其中形成有晶体管的有源区。导电结构23包括两个侧壁。沟槽蚀刻工艺包括各向异性蚀刻工艺。当衬底21为硅衬底时，各向异性蚀刻工艺可包括使用氯(Cl2)气、溴化氢(HBr)气体或二者的混合气体的等离子体干式蚀刻工艺。利用沟槽23A在衬底21A上形成多个导电结构23。所述导电结构23可为线型柱例如线型有源柱。这里，也可将有源柱称为“柱型有源区”。
形成第一内衬层24作为绝缘层。第一内衬层24包括氧化物层，例如氧化硅层。
在第一内衬层24上形成用于对导电结构23之间的沟槽23A进行间隙填充的第一间隙填充层25。第一间隙填充层25可为未掺杂的多晶硅或非晶硅。
参见图7C，平坦化第一间隙填充层25直至硬掩模层22的表面露出来。第一间隙填充层25的平坦化可使用化学机械抛光(CMP)工艺。随后，进行回蚀刻工艺。通过进行回蚀刻工艺，形成提供第一凹槽R1的第一抗掺杂层25A。在化学机械抛光(CMP)工艺期间，可抛光硬掩模层22上的第一内衬层24。因此，形成覆盖硬掩模层22的两个侧壁以及沟槽23A的两个侧壁的第一内衬图案24A。第一内衬图案24A也覆盖沟槽23A的底部。
参见图7D，在形成有第一抗掺杂层25A的所得结构上形成第二内衬层26作为绝缘层。第二内衬层26包括氮化物层例如氮化硅层。
参见图7E，蚀刻第二内衬层26，从而形成第二内衬图案26A。随后，使用第二内衬图案26A作为蚀刻阻挡物使第一抗掺杂层25A凹陷至预定深度。结果，形成第二凹槽R2。具有第二凹槽R2的第一抗掺杂层由附图标记“25B”表示并且被称为“第一抗掺杂图案25B”。
参见图7F，在形成有第二凹槽R2的所得结构上共形地形成金属氮化物层。随后，进行间隔蚀刻工艺以形成第二抗掺杂层27。第二抗掺杂层27形成于导电结构23的两个侧壁上。第二抗掺杂层27可为氮化钛(TiN)层。
形成对具有第二抗掺杂层27的第二凹槽R2进行间隙填充的第二间隙填充层28。第二间隙填充层28包括氧化物层。第二间隙填充层28可为旋涂电介质(SOD)层。
参见图7G，对第二间隙填充层28进行平坦化，然后进行回蚀刻工艺。因此，形成凹陷的第二间隙填充图案28A。
在形成有第二间隙填充图案28A的所得结构上形成蚀刻阻挡物29。蚀刻阻挡物29可由未掺杂的多晶硅形成。
参见图7H，进行倾斜离子注入工艺40。
进行倾斜离子注入工艺40从而以预定倾斜角度注入掺杂剂的离子。将掺杂剂注入至蚀刻阻挡物29的一部分中。
以预定角度进行倾斜离子注入工艺40。角度的范围为大约5°至大约30°。硬掩模层22阻挡部分离子束。因此，蚀刻阻挡物29的一部分被掺杂，其它部分保持未掺杂。例如，当离子注入的掺杂剂为P型掺杂剂例如硼(B)时，使用二氟化硼(BF2)来离子注入硼。结果，蚀刻阻挡物29的一部分保持未掺杂，所述部分为形成于硬掩模层22的左侧上的一部分。
通过掺杂剂的倾斜离子注入工艺40而形成于硬掩模层22的上表面上的蚀刻阻挡物29的一部分和形成于硬掩模层22的右侧上的一部分变成用掺杂剂掺杂的掺杂蚀刻阻挡物29A。未注入掺杂剂的蚀刻阻挡物成为未掺杂蚀刻阻挡物29B。
参见图7I，示出已经去除未掺杂的蚀刻阻挡物29B。这里，用作蚀刻阻挡物的多晶硅根据其是否被掺杂剂掺杂而具有不同蚀刻速率。具体地，未注入掺杂剂的未掺杂多晶硅具有快速的湿蚀刻速率。因此，使用具有高选择性的化学物来选择性地去除未掺杂的多晶硅，所述化学物可以例如仅仅湿蚀刻未掺杂的多晶硅。通过湿式蚀刻工艺或湿式清洗工艺去除未掺杂的蚀刻阻挡物29B。
当如上所述去除未掺杂的蚀刻阻挡物29B时，只保留掺杂的蚀刻阻挡物29A。
参见图7J，去除暴露的第二抗掺杂层27。因此，形成第一间隙30。通过湿式蚀刻工艺去除第二抗掺杂层27，结果，第二抗掺杂层的一部分保留。第二抗掺杂层的剩余部分由附图标记“27A”标记并且称为“第二抗掺杂层的剩余部分27A”。
参见图7K，去除掺杂的蚀刻阻挡物29A。这里，由于掺杂的蚀刻阻挡物29A与第一抗掺杂图案25B均由多晶硅形成，因此位于第二内衬图案26A下方的第一抗掺杂图案25B的一部分被去除。因此，形成第二间隙31。在形成第二间隙31后，第一抗掺杂层保留为用附图标记“25C”来标记并且称为“第一抗掺杂部分25C”。通过第二间隙31暴露第一内衬图案24A。
参见图7L，去除第二间隙填充图案28A。由于第二间隙填充图案28A和第一内衬图案24A均为氧化物层，因此导电结构23的侧壁的一部分被暴露。暴露导电结构23的侧壁的一部分的区域称为“开口32”。
在暴露导电结构23的侧壁的对应于开口32的部分的过程中，进行清洗工艺。
清洗工艺可为湿式清洗工艺。使用氟化氢(HF)或缓冲氧化物蚀刻剂(BOE)进行湿式蚀刻工艺。利用湿式清洗工艺，可选择性地去除第二间隙填充图案28A而不损坏第一抗掺杂部分25C、第二抗掺杂层的剩余部分27A以及第二内衬图案26A。在湿式清洗之后，保留第一内衬图案24A的未受影响部分。第一内衬图案24A的剩余部分由附图标记“24B”标记并且称为“第一内衬图案的剩余部分24B”。
如上所述，将硬掩模层22、第一内衬图案的剩余部分24B、第二内衬图案26A、第一抗掺杂部分25C以及第二抗掺杂层的剩余部分27A统称为“抗掺杂层”。抗掺杂层共同提供暴露导电结构23的侧壁的一部分的开口32。
开口32对应于第一实施例的图2A中的开口208、第二实施例的图3A中的开口308以及第三实施例的图5A中的开口408。
根据本发明的示例实施例，通过使用等离子体掺杂方法，在具有3D结构的导电结构的期望位置处可以容易地形成用掺杂剂掺杂的掺杂区。此外，可容易地控制所述掺杂区的掺杂深度和掺杂剂量。
此外，由于通过等离子体掺杂方法来形成结，可以获得浅掺杂深度并且可以形成浅结而不会有浮置体效应。
通过使用根据本发明的示例实施例进行的等离子体掺杂方法，在形成浅单侧结(OSJ)的情况下，可形成具有单侧接触(OSC)和掩埋位线(BBL)的半导体器件。具体地，可实施具有4F2结构的4F2方案的动态随机存取存储器(DRAM)，其中F表示最小特征尺寸，同时提高产量并且降低生产成本。
虽然已参照特定实施例描述了本发明，但本领域技术人员将显而易见的是，在不背离在此公开的本发明的精神和范围的情况下作出各种改变和修改对于本领域技术人员来说是显而易见的。

Claims (28)

1.一种用于掺杂半导体器件的方法，其包括：
形成具有侧壁的导电结构；
暴露所述导电结构的侧壁的一部分；和
通过进行等离子体掺杂工艺来在所述侧壁的暴露部分中形成掺杂区。
2.如权利要求1所述的方法，其进一步包括：
在所述掺杂区的表面上形成保护层；和
进行退火工艺以激活所述掺杂区。
3.如权利要求2所述的方法，其中，形成所述保护层包括：
氧化所述掺杂区的表面。
4.如权利要求2所述的方法，其中，所述退火工艺包括快速热退火RTA。
5.如权利要求1所述的方法，其进一步包括：
通过进行用于激活所述掺杂区的退火工艺在所述掺杂区的表面上形成保护层。
6.如权利要求5所述的方法，其中，在含氧气体的气氛中进行所述退火工艺。
7.如权利要求5所述的方法，其中，在含氮气体的气氛中进行所述退火工艺。
8.如权利要求1所述的方法，其中，所述暴露所述导电结构的侧壁的一部分包括：
形成覆盖所述导电结构的抗掺杂层；和
通过选择性地去除所述抗掺杂层的一部分形成开口。
9.如权利要求8所述的方法，其中，所述抗掺杂层包括绝缘材料。
10.如权利要求8所述的方法，其中，所述抗掺杂层包括选自氧化物层、氮化物层、未掺杂的多晶硅层和金属氮化物层中的至少一个。
11.如权利要求8所述的方法，其中，形成所述开口以线形状开放所述导电结构的侧壁的一部分。
12.如权利要求1所述的方法，其中，所述导电结构包括线型有源柱，每一个线型有源柱具有第一侧壁和第二侧壁。
13.如权利要求1所述的方法，其中，以大约1×1015原子/cm2至大约1×1017原子/cm2的掺杂剂量、使用低于大约20KV的掺杂能量来进行所述等离子体掺杂工艺。
14.一种制造半导体器件的方法，其包括：
通过蚀刻衬底来形成具有侧壁的有源区；
暴露所述有源区的侧壁的一部分；
通过进行等离子体掺杂工艺在所述侧壁的暴露部分中形成结；以及
在所述结的表面上形成保护层。
15.如权利要求14所述的方法，其进一步包括：
在形成所述保护层之后进行退火工艺以激活所述结。
16.如权利要求15所述的方法，其中，所述退火工艺包括快速热退火RTA。
17.如权利要求14所述的方法，其中，所述保护层的形成包括：
氧化所述结的表面。
18.如权利要求14所述的方法，其中，进行所述保护层的形成，同时进行用于激活所述结的退火工艺。
19.如权利要求18所述的方法，其中，在含氧气体的气氛中进行所述退火工艺。
20.如权利要求18所述的方法，其中，在含氮气体的气氛中进行所述退火工艺。
21.如权利要求14所述的方法，其中，以大约1×1015原子/cm2至大约1×1017原子/cm2的掺杂剂量、使用低于大约20KV的掺杂能量来进行所述等离子体掺杂。
22.如权利要求14所述的方法，其中，所述暴露所述有源区的侧壁的一部分包括：
形成覆盖所述有源区的抗掺杂层；和
通过选择性地去除所述抗掺杂层的一部分来形成开口。
23.如权利要求22所述的方法，其中，所述抗掺杂层包括绝缘材料。
24.如权利要求22所述的方法，其中，所述抗掺杂层包括选自氧化物层、氮化物层、未掺杂的多晶硅层和金属氮化物层中的至少一个。
25.如权利要求22所述的方法，其中，形成所述开口以线形状开放所述有源区的侧壁的一部分。
26.如权利要求14所述的方法，其中，所述有源区包括线型硅柱，每一个线型硅柱具有第一侧壁和第二侧壁。
27.如权利要求14所述的方法，其进一步包括：
去除所述保护层；
形成耦合到所述结的侧面接触；和
形成通过所述侧面接触电耦合到所述结的掩埋位线。
28.一种制造半导体器件的方法，其包括步骤：
通过使用硬掩模图案作为蚀刻阻挡物来蚀刻衬底以形成具有侧壁的导电结构；
形成覆盖所述导电结构的内衬层；
在所述内衬层上形成填充所述导电结构之间的间隙的一部分的第一抗掺杂层和覆盖所述导电结构的第一侧壁的第二抗掺杂层；
通过去除所述内衬层和形成于所述导电结构的第二侧壁上的第一抗掺杂层的一部分而形成暴露所述第二侧壁的一部分的接触区；
通过进行等离子体掺杂工艺来在所述接触区中形成结；
去除第二抗掺杂层；
在所述结的表面上形成保护层；以及
去除第一抗掺杂层。
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