TWI520180B - 電漿摻雜方法及使用其之製造半導體裝置之方法 - Google Patents

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Description

電漿摻雜方法及使用其之製造半導體裝置之方法
本發明之例示性實施例係關於一種用於製造半導體裝置之方法，且更特定言之係關於一種電漿摻雜方法及一種使用其之製造半導體裝置之方法。
本申請案主張2010年1月29日申請之韓國專利申請案第10-2010-0008826號之優先權，該案之全文以引用之方式併入本文中。
當在半導體裝置之製造過程期間摻雜特定區時，通常使用離子束植入方法。離子束植入方法亦稱作「射束線植入方法」。
隨著半導體裝置變得高度整合，正在開發複雜之三維(3D)結構，但是，經由離子束植入方法對3D結構之摻雜正達到其極限。
下文參看圖1詳細描述對3D結構之摻雜的此擔憂。為簡短地闡釋背景，當導電結構之特定區將經由離子束植入方法被選擇性地摻雜時，以預定角度執行摻雜。此被稱為「傾斜離子植入」。
更具體言之，圖1說明一種用於半導體裝置之傾斜離子植入摻雜方法。
參看圖1，形成包括複數個導電結構12之一基板11。該複數個導電結構12係以在其之間具有預定間隔的方式形成於基板11上。
因為導電結構12之間的間隙較窄且導電結構12被形成為具有預定高度，所以，為摻雜導電結構12之特定區，經由傾斜離子植入方法(見參考數字「13」)執行摻雜。
以特定傾斜角度執行傾斜離子植入13。然而，因為一目標區歸因於由(例如)一鄰近導電結構12之區域13A在傾斜離子植入13期間引起之投影而未被摻雜，所以可能產生擔憂。
又，儘管執行傾斜離子植入13，但因為導電結構12可相對較高且導電結構12之間的間隙可相對較窄，所以難以以所要的摻雜濃度等級及所要的摻雜深度來摻雜一摻雜目標區。
另一種用於摻雜3D導電結構之特定區的方法係使用諸如摻雜多晶矽之摻雜材料之方法。當使用摻雜材料時，藉由經由退火製程使摻雜材料之摻雜劑熱擴散來摻雜一目標區。
然而，當經由熱擴散來摻雜一區時，難以控制摻雜深度及摻雜劑量。另外，當為了後續製程移除摻雜材料時，發生摻雜劑損耗。再另外，難以移除摻雜材料。此外，由於當需要淺摻雜深度時熱擴散方法未適當地控制摻雜深度，因此可能會發生浮體效應。
本發明之一實施例係針對：一種在三維(3D)導電結構之所要位置形成一摻雜區且相對容易地控制該摻雜區之摻雜深度及摻雜劑量的摻雜方法；及一種使用其之製造半導體裝置之方法。
本發明之另一實施例係針對：一種提供淺摻雜深度且防止浮體效應的摻雜方法；及一種使用其之製造半導體裝置之方法。
根據本發明之一實施例，一種用於摻雜半導體裝置之方法包括：形成具有一側壁之一導電結構；曝露該導電結構之該側壁之一部分；及藉由執行電漿摻雜製程而在該側壁之該曝露部分中形成一摻雜區。
該方法可進一步包括：在該摻雜區之一表面上形成一保護層；及執行退火製程以活化該摻雜區。該方法可進一步包括：藉由執行用於活化該摻雜區之退火製程而在該摻雜區之該表面上形成一保護層。
根據本發明之另一實施例，一種用於製造半導體裝置之方法包括：藉由蝕刻一基板而形成具有一側壁之一作用區；曝露該作用區之該側壁之一部分；藉由執行電漿摻雜製程而在該側壁之該曝露部分中形成一接面；及在該接面之一表面上形成一保護層。
該方法可進一步包括：移除該保護層；形成耦接至該接面之一側接點；及形成經由該側接點而電耦接至該接面的一內埋位元線。可執行該保護層之形成，而同時執行用於活化該接面的退火製程。
根據本發明之又一實施例，一種用於製造半導體裝置之方法包括：藉由使用一硬式光罩圖案作為一蝕刻障壁而蝕刻一基板來形成具有一側壁之一導電結構；形成覆蓋該導電結構之一襯墊層；在該襯墊層上形成填充該等導電結構之間的一間隙之一部分的一第一抗摻雜層及覆蓋該等導電結構中之每一者之一第一側壁的一第二抗摻雜層；藉由移除該襯墊層及該第一抗摻雜層之形成於該導電結構之一第二側壁上的一部分而形成曝露該第二側壁之一部分的一接點區；藉由執行電漿摻雜製程而在該接點區中形成一接面；移除該第二抗摻雜層；在該接面之一表面上形成一保護層；及移除該第一抗摻雜層。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應被解釋為限於本文中所陳述之實施例。實情為，提供此等實施例以使得本發明將為詳盡且完整的，且將向熟習此項技術者充分傳達本發明之範疇。在本發明全篇中，在本發明之各個圖及實施例中相同參考數字始終指代相同部分。
該等圖式未必按比例繪製，且在一些情況下可能已誇大比例以便清楚地說明該等實施例之特徵。當第一層被稱為在第二層「上」或在基板「上」時，其不僅指代第一層直接形成於第二層或基板上之情況，而且指代第一層與第二層或基板之間存在第三層之情況。
圖2A及圖2B為說明根據本發明之第一實施例之用於半導體裝置的摻雜方法的截面圖。
參看圖2A，複數個導電結構203形成於基板201上。基板201包括矽基板。導電結構203係藉由蝕刻該基板201而形成。由於基板201包括矽基板，因此導電結構203亦包括矽。導電結構203在垂直於圖2A之說明頁的方向上在基板201之表面上延伸。導電結構203包括多個線型柱(亦即，各自形成一條線之柱)。導電結構203包括一作用區。該作用區為形成有電晶體之通道區、源極區及汲極區的區域。源極區及汲極區亦稱作「接面」。導電結構203具有側壁，該等側壁至少包括一第一側壁及一第二側壁。由於導電結構203包括呈具有線形狀之柱型作用區之形式的作用區，因此將線形柱型作用區稱為「線型作用柱」。
一硬式光罩層202形成於導電結構203之上部分上。硬式光罩層202在形成導電結構203的過程中充當蝕刻障壁。硬式光罩層202可由諸如氧化物及氮化物之介電材料形成。根據一實例，使用氮化物層作為硬式光罩層202。硬式光罩層202亦可包括氮化矽層。
一絕緣層形成於導電結構203之兩個側壁、介於導電結構203之間的基板201之表面及硬式光罩層202之側壁上。絕緣層包括一第一襯墊層204及一第二襯墊層205。第一襯墊層204包括諸如氧化矽層之氧化物層。第二襯墊層205包括諸如氮化矽層之氮化物層。
藉由移除該絕緣層之一部分而形成一開口208。開口208具有單側開口(OSO)結構，其選擇性地曝露導電結構203之側壁之一部分。開口208可為線型開口。
一第一抗摻雜層206及一第二抗摻雜層207形成於該絕緣層之表面上。第一抗摻雜層206填充導電結構203之間的間隙之一部分。第二抗摻雜層207形成於在導電結構203之一非開放側壁上的絕緣層上，該非開放側壁與形成有開口208之側壁相反。第一抗摻雜層206使介於導電結構203之間的基板201免於在後續電漿摻雜製程期間被摻雜。第二抗摻雜層207使導電結構203之非開放側壁免於在後續電漿摻雜製程期間被摻雜。第一抗摻雜層206及第二抗摻雜層207起絕緣層的作用。第一抗摻雜層206包括未摻雜之多晶矽。第二抗摻雜層207包括相對於第一抗摻雜層206、第一襯墊層204及第二襯墊層205具有選擇性的材料。第二抗摻雜層207可包括諸如氮化鈦(TiN)層之金屬氮化物層。第二抗摻雜層207可由間隔物形成。
提供該開口208之絕緣層及硬式光罩層202亦可充當抗摻雜層。在導電結構203之側壁之經由開口208所曝露的一部分上執行電漿摻雜且不對其他部分執行電漿摻雜。
第一襯墊層204、第二襯墊層205、第一抗摻雜層206及第二抗摻雜層207充當抗摻雜層。該等抗摻雜層提供曝露導電結構203之側壁之一部分的開口208。稍後將參看圖7A至圖7I來描述一種用於形成開口208之方法。
參看圖2B，執行電漿摻雜製程209。本文中，摻雜導電結構203之側壁之經由開口208所曝露的一部分。結果，形成摻雜區210。摻雜區210包括一接面，該接面成為電晶體之源極區及汲極區。摻雜區210形成於導電結構203之側壁之一部分上以構成單側接面(OSJ)。由於摻雜區210係經由電漿摻雜製程209形成，因此其形成淺側壁接面。
在電漿摻雜製程209期間，硬式光罩層202使導電結構203之上部分免於被摻雜。第一襯墊層204、第二襯墊層205、第一抗摻雜層206及第二抗摻雜層207使導電結構203之其他側壁(除側壁之經由開口208所曝露的該部分之外)免於被摻雜(見參考符號A、B及C)。至於第一抗摻雜層206及第二抗摻雜層207，其有助於使其他側壁免於被摻雜劑摻雜(除側壁之經由開口208所曝露的該部分之外)。
電漿摻雜製程209為一種將摻雜源激勵至電漿狀態並將受激電漿中之摻雜劑離子植入至試樣中的摻雜方法。舉例而言，當將偏壓電壓施加至試樣時，電漿中之摻雜劑離子可同時在試樣之表面上聚集。本文中，可將偏壓電壓稱作摻雜能量。
使用摻雜能量源、摻雜劑量及摻雜源來執行電漿摻雜製程209。
摻雜源為含有待施加至摻雜區210之摻雜劑的材料。摻雜源包括摻雜劑氣體。在本發明之第一實施例中，摻雜源可為諸如砷(As)及磷(P)之摻雜劑氣體。舉例而言，摻雜源可包括砷化氫(AsH3)或磷化氫(PH3)。砷(As)及磷(P)為熟知之N型摻雜劑。又，可使用含有硼(B)之摻雜劑氣體作為摻雜源。硼為熟知之P型摻雜劑。
摻雜能量表示施加至基板201之偏壓電壓。摻雜能量可為不高於大約20 KV之電壓。為達成摻雜區之淺深度，調整摻雜能量以使其儘可能小。舉例而言，摻雜能量可低於大約1 KV，而低於大約20 KV之摻雜能量被認為相對較低。由於離子植入通常係基於射程(Rp)來執行，因此可使用超過大約30 KeV之高摻雜能量。在執行該製程的過程中，亦將摻雜能量施加至導電結構203。因此，可在側壁方向(亦即，面對側壁之方向)上執行電漿摻雜製程209。藉由受激電漿中的離子之碰撞，促進在側壁方向上執行之電漿摻雜製程209。
摻雜劑量影響摻雜劑之植入量。摻雜劑量之範圍為大約1×1015原子/cm2至大約1×1017原子/cm2。當使用上述範圍之摻雜劑量來執行電漿摻雜製程209時，施加至摻雜區210之摻雜劑形成至少超過1×1020原子/cm3的摻雜濃度。
為促進電漿摻雜製程209，可引入用於激勵電漿之氣體。用於激勵電漿之氣體包括氬(Ar)、氦(He)等。
根據上文所描述之本發明之上述實施例，可避免在電漿摻雜製程209中使用傾斜角度。因此，可執行摻雜而不會有鄰近結構所引起之陰影效應。結果，可在所要位置形成摻雜區210。
由於電漿摻雜製程209使用低於大約20 KV之低摻雜能量，因此大部分摻雜劑保留在表面上。因此，可將藉由電漿摻雜製程209形成之摻雜區210之摻雜深度控制為淺摻雜深度。由於將摻雜區210之摻雜深度控制為淺摻雜深度，因此浮體效應得以防止/減少。
圖3A至圖3E為說明根據本發明之第二實施用於半導體裝置之摻雜方法的截面圖。
參看圖3A，複數個導電結構303形成於基板301上。基板301包括矽基板。導電結構303係藉由蝕刻該基板201而形成。由於基板301包括矽基板，因此導電結構303亦包括矽。導電結構303在垂直於圖3A之說明頁的方向上在基板301之表面上延伸。導電結構303包括線型柱(亦即，各自形成一條線之柱)。導電結構303包括作用區。作用區為形成有電晶體之通道區、源極區及汲極區的區域。源極區及汲極區亦稱作「接面」。導電結構303具有側壁，該等側壁至少包括一第一側壁及一第二側壁。由於導電結構303包括呈具有線形狀之柱型作用區的形式的作用區，因此將線形柱型作用區稱為「線型作用柱」。
一硬式光罩層302形成於導電結構303之上部分上。硬式光罩層302在形成導電結構303的過程中充當蝕刻障壁。硬式光罩層302可由諸如氧化物及氮化物之介電材料形成。根據一實例，使用氮化物層作為硬式光罩層302。硬式光罩層302可包括氮化矽層。
一絕緣層形成於導電結構303之兩個側壁、介於導電結構303之間的基板301之表面及硬式光罩層302之側壁上。絕緣層包括一第一襯墊層304及一第二襯墊層305。第一襯墊層304包括諸如氧化矽層之氧化物層。第二襯墊層305包括諸如氮化矽層之氮化物層。
藉由移除該絕緣層之一部分而形成一開口308。開口308具有單側開口(OSO)結構，其選擇性地曝露導電結構303之側壁之一部分。開口308可為線型開口。
一第一抗摻雜層306及一第二抗摻雜層307形成於該絕緣層之表面上。第一抗摻雜層306填充導電結構303之間的間隙之一部分。第二抗摻雜層307形成於在導電結構303之一非開放側壁上的絕緣層上，該非開放側壁與形成有開口308之側壁相反。第一抗摻雜層306使介於導電結構303之間的基板301免於在後續電漿摻雜製程期間被摻雜。第二抗摻雜層307使導電結構303之非開放側壁免於在後續電漿摻雜製程期間被摻雜。第一抗摻雜層306及第二抗摻雜層307起絕緣層的作用。第一抗摻雜層306包括未摻雜之多晶矽。第二抗摻雜層307包括相對於第一抗摻雜層306、第一襯墊層304及第二襯墊層305具有選擇性的材料。第二抗摻雜層307可包括諸如氮化鈦(TiN)層之金屬氮化物層。第二抗摻雜層307可由間隔物形成。
提供該開口308之絕緣層及硬式光罩層302亦可充當抗摻雜層。在導電結構303之側壁之經由開口308所曝露的一部分上執行電漿摻雜且不對其他部分執行電漿摻雜。
第一襯墊層304、第二襯墊層305、第一抗摻雜層306及第二抗摻雜層307充當抗摻雜層。該等抗摻雜層提供曝露導電結構303之側壁之一部分的開口308。稍後將參看圖7A至圖7I來描述一種用於形成開口308之方法。
參看圖3B，執行電漿摻雜製程309。本文中，摻雜導電結構303之側壁之經由開口308所曝露的一部分。結果，形成一摻雜區310。摻雜區310包括一接面，該接面成為電晶體之源極區及汲極區。摻雜區310形成於導電結構303之側壁之一部分上以構成單側接面(OSJ)。由於摻雜區310係經由電漿摻雜製程309形成，因此其形成淺側壁接面。
在電漿摻雜製程309期間，硬式光罩層302使導電結構303之上部分免於被摻雜。第一襯墊層304、第二襯墊層305、第一抗摻雜層306及第二抗摻雜層307使導電結構303之其他側壁(除側壁之經由開口308所曝露的該部分之外)免於被摻雜(見參考符號A、B及C)。至於第一抗摻雜層306及第二抗摻雜層307，其有助於使其他側壁免於被摻雜劑摻雜(除側壁之經由開口308所曝露的該部分之外)。
電漿摻雜製程309為一種將摻雜源激勵至電漿狀態並將受激電漿中之摻雜劑離子植入至試樣中的摻雜方法。舉例而言，當將偏壓電壓施加至試樣時，電漿中之摻雜劑離子可同時在試樣之表面上聚集。本文中，可將偏壓電壓稱作摻雜能量。
使用摻雜能量源、摻雜劑量及摻雜源來執行電漿摻雜製程309。
摻雜源為含有待施加至摻雜區310之摻雜劑的材料。摻雜源包括摻雜劑氣體。在本發明之第二實施例中，摻雜源可為含有砷(As)及磷(P)之摻雜劑氣體。舉例而言，摻雜源包括砷化氫(AsH3)或磷化氫(PH3)。砷(As)及磷(P)為熟知之N型摻雜劑。又，可使用含有硼(B)之摻雜劑氣體作為摻雜源。硼為熟知之P型摻雜劑。
摻雜能量表示施加至基板301之偏壓電壓。摻雜能量可為不高於至少大約20 KV之電壓。為達成摻雜區域之淺深度，調整摻雜能量以使其儘可能小。舉例而言，摻雜能量可低於大約1 KV，而低於大約20 KV之摻雜能量被認為相對較低。由於離子植入通常係基於射程(Rp)來執行，因此可使用超過大約30 KeV之高摻雜能量。在執行該製程的過程中，亦將摻雜能量施加至導電結構303。因此，可在側壁方向(亦即，面對側壁之方向)上執行電漿摻雜製程309。藉由受激電漿中離子之碰撞，促進在側壁方向上執行之電漿摻雜製程309。
摻雜劑量影響摻雜劑之植入量。摻雜劑量之範圍為大約1×1015原子/cm2至大約1×1017原子/cm2。當使用上述範圍之摻雜劑量來執行電漿摻雜製程309時，施加至摻雜區310之摻雜劑形成至少超過1×1020原子/cm3的摻雜濃度。
為促進電漿摻雜製程309，可引入用於激勵電漿之氣體。用於激勵電漿之氣體包括氬(Ar)、氦(He)等。
參看圖3C，在圖3A至圖3B之上述步驟之後，移除第二抗摻雜層307。隨後，在摻雜區310之表面上形成一保護層311。保護層311使摻雜區310之摻雜劑免於在後續製程(諸如移除第一抗摻雜層306之製程)期間被損耗。
在第二實施例中，經由爐氧化或電漿氧化而形成保護層311，其中保護層311被形成為具有50之厚度。
參看圖3D，執行退火製程312以活化對摻雜區310進行摻雜之摻雜劑。退火製程312可為快速熱退火(RTA)。
參看圖3E，移除第一抗摻雜層306。經由蝕刻製程或清洗製程移除第一抗摻雜層306。舉例而言，當第一抗摻雜層306包括未摻雜之多晶矽時，使用能夠選擇性地移除多晶矽之濕式化學物或蝕刻氣體。
由於在形成保護層311之後移除第一抗摻雜層306，因此對摻雜區310進行摻雜之摻雜劑的損耗得以最小化/減少。
儘管圖式中未說明，但隨後針對第二實施例形成一鏈接至摻雜區310之側的結構。該結構可(例如)為位元線、電容器或金屬線。
根據上文所描述之本發明之第二實施例，可避免在電漿摻雜製程309中使用傾斜角度。因此，可執行摻雜而不會有鄰近結構所引起之陰影效應。結果，可在所要位置形成摻雜區310。
由於電漿摻雜製程309使用低於大約20 KV之低摻雜能量，因此大部分摻雜劑保留在表面上。因此，可將藉由電漿摻雜製程309形成之摻雜區310的摻雜深度控制為淺摻雜深度。由於將摻雜區310之摻雜深度控制為淺摻雜深度，因此浮體效應得以防止/減少。
又，由於在第二實施例中對摻雜區310進行摻雜之摻雜劑的損耗受到抑制，因此摻雜濃度被保持為高於1020原子/cm3。
圖4A至圖4C為說明使用根據本發明之第二實施例之摻雜方法的半導體裝置製造方法的截面圖。該等圖式展示在如圖3A至圖3E中所示而形成保護層311及摻雜區310及如下文所描述而隨後移除保護層311之後的截面圖。摻雜區310可充當一接面，該接面成為源極區或汲極區4。下文將描述一種用於形成耦接至摻雜區310之一內埋位元線的方法。
參看圖4A，移除保護層311。因此，形成曝露摻雜區310之側的一接點區313。接點區313具有與開口308相同之形狀。
參看圖4B，形成耦接至導電結構303之一側接點314，其中該側接點314可為金屬矽化物。金屬矽化物之實例包括矽化鈦(TiSi2)、矽化鈷(CoSi2)及矽化鎳(NiSi)。舉例而言，藉由依序沈積一鈦(Ti)層及一層氮化鈦(TiN)層並執行熱處理來形成矽化鈦(TiSi2)。隨後，移除未與氮化鈦反應之鈦。與氮化鈦反應之鈦可保留，其中其形成障壁金屬。
或者，可選擇在高溫下更穩定之矽化鈷(CoSi2)以便防止在後續高溫熱處理期間的退化。可將側接點314稱作「填充該接點區313之內埋帶狀物」。
根據以上描述，側接點314具有形成於導電結構303之一側上的單側接點(OSC)結構。當側接點314由金屬矽化物形成時，將對摻雜區310進行摻雜之摻雜劑的濃度保持為超過1020原子/cm3。因此，可相對容易地形成矽化物。
參看圖4C，在形成有側接點314之結構上沈積一位元線導電層。位元線導電層經沈積以便填充導電結構303之間的間隙。位元線導電層包括諸如氮化鈦(TiN)層及鎢(W)層之金屬層。舉例而言，可藉由堆疊一層氮化鈦層及一鎢(TiN/W)層而形成位元線導電層。
隨後，移除位元線導電層直至特定高度，其中保持與側接點314之接觸。因此，形成一接觸該側接點314之內埋位元線315。此處，內埋位元線315與導電結構303平行排列，且摻雜區310經由側接點314而電耦接至內埋位元線315。側接點314在摻雜區310與內埋位元線315之間形成歐姆接觸。
圖5A至圖5D為說明根據本發明之第三實施例之用於半導體裝置之摻雜方法的截面圖。
參看圖5A，複數個導電結構403形成於基板401上。基板401包括矽基板。導電結構403係藉由蝕刻該基板401而形成。由於基板401包括矽基板，因此導電結構403亦包括矽。導電結構403在垂直於圖5A之說明頁的方向上在基板401之表面上延伸。導電結構403包括線型柱(亦即，各自形成一條線之柱)。導電結構403包括作用區。作用區為形成有電晶體之通道區、源極區及汲極區的區域。源極區及汲極區亦稱作「接面」。導電結構403具有側壁，該等側壁至少包括一第一側壁及一第二側壁。由於導電結構403包括呈具有線形狀之柱型作用區的形式的作用區，因此將線形柱型作用區稱為「線型作用柱」。
一硬式光罩層402形成於導電結構403之上部分上。硬式光罩層402在形成導電結構403的過程中充當蝕刻障壁。硬式光罩層402可由諸如氧化物及氮化物之介電材料形成。根據一實例，使用氮化物層作為硬式光罩層402。硬式光罩層402可包括氮化矽層。
一絕緣層形成於導電結構403之兩個側壁、介於導電結構403之間的基板401之表面及硬式光罩層402之側壁上。絕緣層包括一第一襯墊層404及一第二襯墊層405。第一襯墊層404包括諸如氧化矽層之氧化物層。第二襯墊層405包括諸如氮化矽層之氮化物層。
藉由移除該絕緣層之一部分而形成一開口408。開口408具有單側開口(OSO)結構，其選擇性地曝露導電結構403之側壁之一部分。開口408可包括線型開口。
一第一抗摻雜層406及一第二抗摻雜層407形成於絕緣層之表面上。第一抗摻雜層406填充導電結構403之間的間隙之一部分。第二抗摻雜層407形成於在導電結構403之一非開放側壁上的絕緣層上，該非開放側壁與形成有開口408之側壁相反。第一抗摻雜層406使介於導電結構403之間的基板401免於在後續電漿摻雜製程期間被摻雜。第二抗摻雜層407使導電結構403之非開放側壁免於在後續電漿摻雜製程期間被摻雜。第一抗摻雜層406及第二抗摻雜層407起絕緣層的作用。第一抗摻雜層406包括未摻雜之多晶矽。第二抗摻雜層407包括相對於第一抗摻雜層406、第一襯墊層404及第二襯墊層405具有選擇性的材料。第二抗摻雜層407可包括諸如氮化鈦(TiN)層之金屬氮化物層。第二抗摻雜層407可由間隔物形成。
提供該開口408之絕緣層及硬式光罩層402亦可充當抗摻雜層。在導電結構303之側壁之經由開口408所曝露的一部分上執行電漿摻雜且不對其他部分執行電漿摻雜。
第一襯墊層404、第二襯墊層405、第一抗摻雜層406及第二抗摻雜層407充當抗摻雜層。該等抗摻雜層提供曝露導電結構403之側壁之一部分的開口408。稍後將參看圖7A至圖7I來描述一種用於形成開口408之方法。
參看圖5B，執行電漿摻雜製程409。本文中，摻雜導電結構403之側壁之經由開口408所曝露的一部分。結果，形成摻雜區410。摻雜區410包括一接面，該接面成為電晶體之源極區及汲極區。摻雜區410形成於導電結構403之側壁之一部分上以構成單側接面(OSJ)。由於摻雜區410係經由電漿摻雜製程409形成，因此其形成淺側壁接面。
在電漿摻雜製程409期間，硬式光罩層402使導電結構403之上部分免於被摻雜。第一襯墊層404、第二襯墊層405、第一抗摻雜層406及第二抗摻雜層407使導電結構403之其他側壁(除側壁之經由開口408所曝露的該部分之外)免於被摻雜(見參考符號A、B及C)。至於第一抗摻雜層406及第二抗摻雜層407，其有助於使其他側壁免於被摻雜劑摻雜(除側壁之經由開口408所曝露的該部分之外)。
電漿摻雜製程409為一種將摻雜源激勵至電漿狀態並將受激電漿中之摻雜劑離子植入至試樣中的摻雜方法。舉例而言，當將偏壓電壓施加至試樣時，電漿中之摻雜劑離子可同時在試樣之表面上聚集。本文中，可將偏壓電壓稱作摻雜能量。
使用摻雜能量源、摻雜劑量及摻雜源來執行電漿摻雜製程409。
摻雜源為含有待施加至摻雜區410之摻雜劑的材料。摻雜源包括摻雜劑氣體。在本發明之第三實施例中，摻雜源可為含有砷(As)及磷(P)之摻雜劑氣體。舉例而言，摻雜源可包括砷化氫(AsH3)或磷化氫(PH3)。砷(As)及磷(P)為熟知之N型摻雜劑。又，可使用含有硼(B)之摻雜劑氣體作為摻雜源。硼為熟知之P型摻雜劑。
摻雜能量表示施加至基板401之偏壓電壓。摻雜能量可為不高於至少大約20 KV之電壓。為達成摻雜區域之淺深度，調整摻雜能量以使其儘可能小。舉例而言，摻雜能量可低於大約1 KV，而低於大約20 KV之摻雜能量被認為相對較低。由於離子植入通常係基於射程(Rp)來執行，因此可使用超過大約30 KeV之高摻雜能量。在執行該製程的過程中，亦將摻雜能量施加至導電結構403。因此，可在側壁方向(亦即，面對側壁之方向)上執行電漿摻雜製程409。藉由受激電漿中離子之碰撞，促進在側壁方向上執行之電漿摻雜製程409。
摻雜劑量影響摻雜劑之植入量。摻雜劑量之範圍為大約1×1015原子/cm2至大約1×1017原子/cm2。當使用上述範圍之摻雜劑量來執行電漿摻雜製程309時，施加至摻雜區410之摻雜劑形成至少超過1×1020原子/cm3的摻雜濃度。
為促進電漿摻雜製程409，可引入用於激勵電漿之氣體。用於激勵電漿之氣體包括氬(Ar)、氦(He)等。
參看圖5C，在圖5A至圖5B之上述步驟之後，移除第二抗摻雜層407。隨後，在摻雜區410之表面上形成一保護層411。在執行用於活化對摻雜區410進行摻雜之摻雜劑的退火製程412的同時形成保護層411。保護層411使摻雜區410之摻雜劑免於在後續製程(諸如移除第一抗摻雜層406之製程)期間被損耗。
在第三實施例中，使用快速熱處理(RTA)在形成保護層411的同時執行退火製程412。藉由供應含氧氣體或含氮氣體來形成保護層411，而同時執行快速熱處理。含氧氣體可為氧氣。含氮氣體可為三氟化氮(NF3)氣體。當含氧氣體流入時，保護層411變成氧化物層。當含氮氣體流入時，保護層411成為氮化物層。
參看圖5D，移除第一抗摻雜層406。經由蝕刻製程或清洗製程移除第一抗摻雜層406。舉例而言，當第一抗摻雜層406包括未摻雜之多晶矽時，使用能夠選擇性地移除多晶矽之濕式化學物或蝕刻氣體。
由於在形成保護層411之後移除第一抗摻雜層406，因此對摻雜區410進行摻雜之摻雜劑的損耗得以最小化/減少。
儘管圖式中未說明，但隨後針對第二實施例形成一鏈接至摻雜區410之側的結構。該結構可(例如)為位元線、電容器或金屬線。
根據上文所描述之本發明之第三實施例，可避免在電漿摻雜製程409中使用傾斜角度。因此，可進行摻雜而不會有鄰近結構所引起之陰影效應。結果，可在所要位置形成摻雜區410。
由於電漿摻雜製程409使用低於大約20 KV之低摻雜能量，因此大部分摻雜劑保留在表面上。因此，可將藉由電漿摻雜製程409形成之摻雜區410之摻雜深度控制為淺摻雜深度。由於將摻雜區410之摻雜深度控制為淺摻雜深度，因此浮體效應得以防止/減少。
又，由於在第二實施例中對摻雜區310進行摻雜之摻雜劑的損耗受到抑制，因此摻雜濃度被保持為高於1020原子/cm3。
圖6A至圖6C為說明使用根據本發明之第三實施例之摻雜方法的半導體裝置製造方法之截面圖。該等圖式展示在如圖5A至圖5D中所示而形成保護層411及摻雜區410之後的截面圖。摻雜區410可充當一接面，該接面成為源極區或汲極區。
下文將描述一種用於形成耦接至摻雜區410之一內埋位元線的方法。
參看圖6A，移除保護層411。因此，形成曝露摻雜區410之側的一接點區413。接點區413具有與開口408相同之形狀。
參看圖6B，形成耦接至導電結構403之一側接點414，其中該側接點414可為金屬矽化物。金屬矽化物之實例包括矽化鈦(TiSi2)、矽化鈷(CoSi2)及矽化鎳(NiSi)。舉例而言，藉由依序沈積一鈦(Ti)層及一層氮化鈦(TiN)層並執行熱處理來形成矽化鈦(TiSi2)。隨後，移除未與氮化鈦反應之鈦。與氮化鈦反應之鈦可保留，其中其形成障壁金屬。或者，可選擇在高溫下更穩定之矽化鈷(CoSi2)以便防止在後續高溫熱處理期間的退化。側接點414填充接點區413。側接點414可稱作「填充該接點區413之內埋帶狀物」。
根據以上描述，側接點414具有形成於導電結構403之一側上的單側接點(OSC)結構。當側接點414由金屬矽化物形成時，將對摻雜區410進行摻雜之摻雜劑的濃度保持為超過1020原子/cm3。因此，可相對容易地形成矽化物。
參看圖6C，在形成有側接點414之該結構上沈積一位元線導電層。位元線導電層經沈積以便填充導電結構403之間的間隙。位元線導電層包括諸如氮化鈦(TiN)層及鎢(W)層之金屬層。舉例而言，可藉由堆疊一層氮化鈦層及一鎢(TiN/W)層而形成位元線導電層。
隨後，移除位元線導電層直至特定高度，其中保持與側接點414之接觸。因此，形成一接觸該側接點414之內埋位元線415。此處，內埋位元線415與導電結構403平行排列，且摻雜區410經由側接點414而電耦接至內埋位元線415。側接點414在摻雜區410與內埋位元線415之間形成歐姆接觸。
圖7A至圖7I為說明根據本發明之第一至第三實施例之用於在導電結構的側壁上形成開口之方法的截面圖。
參看圖7A，在一基板21上形成一硬式光罩層22。硬式光罩層22包括氮化物層。又，硬式光罩層22可具有包括一層氧化物層及一層氮化物層之一多層結構。舉例而言，硬式光罩層22可包括依序堆疊於其中之一硬式光罩氮化物層及一硬式光罩氧化物層。又，硬式光罩層22可為依序堆疊於其中之一硬式光罩氮化物層、一硬式光罩氧化物層、一硬式光罩氮氧化矽(SiON)及一硬式光罩碳層。當硬式光罩層22包括硬式光罩氮化物層時，可在基板21與硬式光罩層22之間進一步形成一墊氧化物層。硬式光罩層22係使用圖式中未展示之光阻圖案而形成。
參看圖7B，使用硬式光罩層22作為蝕刻障壁來執行渠溝蝕刻製程。舉例而言，藉由使用硬式光罩層22作為蝕刻障壁將基板21蝕刻至預定深度而形成導電結構23。該等導電結構23藉由形成於其間之渠溝23A而彼此隔離。每一導電結構23包括一其中形成有電晶體之作用區。導電結構23包括兩個側壁。渠溝蝕刻製程包括各向異性蝕刻製程。當基板21為矽基板時，各向異性蝕刻製程可包括使用氯(Cl2)氣體、溴化氫(HBr)氣體或其混合氣體的電漿乾式蝕刻製程。藉由渠溝23A在基板21A上形成複數個導電結構23。該等導電結構23可為線型柱(例如，線型作用柱)。本文中，亦可將作用柱稱作「柱型作用區」。
形成一第一襯墊層24作為絕緣層。第一襯墊層24包括氧化物層(例如，氧化矽層)。
在該第一襯墊層24上形成用於對介於導電結構23之間的渠溝23A進行間隙填充的一第一間隙填充層25。第一間隙填充層25可為未摻雜之多晶矽或非晶矽。
參看圖7C，平坦化第一間隙填充層25直至展示出硬式光罩層22之表面。第一間隙填充層25之平坦化可使用化學機械拋光(CMP)製程。隨後，執行回蝕製程。藉由執行回蝕製程，形成提供一第一凹區R1之一第一抗摻雜層25A。在化學機械拋光(CMP)製程期間，可拋光硬式光罩層22上之第一襯墊層24。因此，形成覆蓋硬式光罩層22之兩個側壁及渠溝23A之兩個側壁的一第一襯墊圖案24A。第一襯墊圖案24A亦覆蓋渠溝23A之底部。
參看圖7D，在形成有第一抗摻雜層25A之所得結構上形成一第二襯墊層26作為絕緣層。第二襯墊層26包括氮化物層(例如，氮化矽層)。
參看圖7E，蝕刻第二襯墊層26，藉此形成一第二襯墊圖案26A。隨後，藉由使用第二襯墊圖案26A作為蝕刻障壁而使第一抗摻雜層25A凹進至預定深度。結果，形成一第二凹區R2。具有第二凹區R2之第一抗摻雜層由參考數字「25B」表示且被稱作「第一抗摻雜圖案25B」。
參看圖7F，在形成有第二凹區R2之所得結構上等形地形成一金屬氮化物層。隨後，執行間隔物蝕刻製程，藉此形成一第二抗摻雜層27。第二抗摻雜層27形成於導電結構23之兩個側壁上。第二抗摻雜層27可為氮化鈦(TiN)層。
形成對具有第二抗摻雜層27之第二凹區R2進行間隙填充的一第二間隙填充層28。第二間隙填充層28包括氧化物層。第二間隙填充層28可為旋塗式介電(SOD)層。
參看圖7G，第二間隙填充層28被平坦化且接著經歷回蝕製程。因此，形成一凹進之第二間隙填充圖案28A。
在形成有第二間隙填充圖案28A之所得結構上形成一蝕刻障壁29。蝕刻障壁29可由未摻雜之多晶矽形成。
參看圖7H，執行傾斜離子植入製程40。
執行傾斜離子植入製程40，從而以預定傾斜角度植入摻雜劑之離子。將摻雜劑植入至蝕刻障壁29之一部分中。
以預定角度執行傾斜離子植入製程40。角度之範圍為大約5°至大約30°。硬式光罩層22阻擋離子束之一部分。因此，蝕刻障壁29之一部分被摻雜，且其他部分保持未摻雜。舉例而言，當被離子植入之摻雜劑為P型摻雜劑(例如，硼(B))時，使用二氟化硼(BF2)來離子植入硼。結果，蝕刻障壁29之一部分保持未摻雜，該部分為形成於硬式光罩層22之左側上的一部分。
蝕刻障壁29之藉由摻雜劑之傾斜離子植入製程40而形成於硬式光罩層22之上表面上的一部分及形成於硬式光罩層22之右側上的一部分成為被摻雜劑摻雜的經摻雜之蝕刻障壁29A。未被植入摻雜劑之蝕刻障壁成為未摻雜之蝕刻障壁29B。
參看圖7I，未摻雜之蝕刻障壁29B被展示為已移除。本文中，用作蝕刻障壁之多晶矽根據其是否被摻雜劑摻雜而具有不同蝕刻速率。特定言之，未被植入摻雜劑之未摻雜之多晶矽具有快的濕式蝕刻速率。因此，使用具有高選擇性之化學物來選擇性地移除未摻雜之多晶矽，該化學物可(例如)僅濕式蝕刻未摻雜之多晶矽。經由濕式蝕刻製程或濕式清洗製程移除未摻雜之蝕刻障壁29B。
當如上文所描述而移除未摻雜之蝕刻障壁29B時，唯有經摻雜之蝕刻障壁29A保留。
參看圖7J，移除曝露之第二抗摻雜層27。因此，形成一第一間隙30。經由濕式蝕刻製程移除第二抗摻雜層27，且結果，第二抗摻雜層之一部分保留。第二抗摻雜層之剩餘部分由參考數字「27A」標記且被稱作「第二抗摻雜層之剩餘部分27A」。
參看圖7K，移除經摻雜之蝕刻障壁29A。本文中，由於經摻雜之蝕刻障壁29A與第一抗摻雜圖案25B均由多晶矽形成，因此第一抗摻雜圖案25B之位於第二襯墊圖案26A下方的一部分被移除。因此，形成一第二間隙31。在形成第二間隙31之後，第一抗摻雜層保留(由參考數字「25C」標記且被稱作「第一抗摻雜部分25C」)。經由第二間隙31曝露第一襯墊圖案24A。
參看圖7L，移除第二間隙填充圖案28A。由於第二間隙填充圖案28A與第一襯墊圖案24A均為氧化物層，因此導電結構23之側壁之一部分被曝露。曝露導電結構23之側壁之該部分的區被稱作「開口32」。
在曝露導電結構23之側壁之對應於開口32的該部分之過程中，執行清洗製程。
清洗製程可為濕式清洗製程。使用氟化氫(HF)或緩衝氧化物蝕刻劑(BOE)執行濕式蝕刻製程。藉由濕式清洗製程，可在不損壞第一抗摻雜部分25C、第二抗摻雜層之剩餘部分27A及第二襯墊圖案26A的情況下選擇性地移除第二間隙填充圖案28A。在濕式清洗之後，第一襯墊圖案24A之未受影響部分保留。第一襯墊圖案24A之剩餘部分由參考數字「24B」標記且被稱作「第一襯墊圖案之剩餘部分24B」。
如上文所描述，將硬式光罩層22、第一襯墊圖案之剩餘部分24B、第二襯墊圖案26A、第一抗摻雜部分25C及第二抗摻雜層之剩餘部分27A共同稱作「抗摻雜層」。抗摻雜層共同提供曝露導電結構23之側壁之一部分的開口32。
開口32對應於圖2A中第一實施例之開口208、圖3A中第二實施例之開口308及圖5A中第三實施例之開口408。
根據本發明之一例示性實施例，可藉由使用電漿摻雜方法容易地在具有3D結構之一導電結構的所要位置處形成一被摻雜劑摻雜之摻雜區。又，可容易地控制該摻雜區之摻雜深度及摻雜劑量。
此外，由於經由電漿摻雜方法形成接面，因此可達成淺摻雜深度且因此可形成淺接面而不會有浮體效應。
藉由使用根據本發明之一例示性實施例所執行之電漿摻雜方法，在形成淺單側接面(OSJ)的情況下，可形成具有單側接點(OSC)及內埋位元線(BBL)的半導體裝置。詳言之，可實施具有4F2結構之4F2方案DRAM(其中F表示最小特徵尺寸)，同時改良生產量並降低生產成本。
雖然已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，可在不背離本文中所揭示之本發明之精神及範疇的情況下作出各種改變及修改。
11．．．基板
12．．．導電結構
13．．．傾斜離子植入
13A．．．鄰近導電結構之區域
21．．．基板
22．．．硬式光罩層
23．．．導電結構
23A．．．渠溝
24．．．第一襯墊層
24A．．．第一襯墊圖案
24B．．．第一襯墊圖案之剩餘部分
25．．．第一間隙填充層
25A．．．第一抗摻雜層
25B．．．第一抗摻雜圖案
25C．．．第一抗摻雜部分
26．．．第二襯墊層
26A．．．第二襯墊圖案
27．．．第二抗摻雜層
27A．．．第二抗摻雜層之剩餘部分
28．．．第二間隙填充層
28A．．．第二間隙填充圖案
29．．．蝕刻障壁
29A．．．經摻雜之蝕刻障壁
29B．．．未摻雜之蝕刻障壁
30．．．第一間隙
31．．．第二間隙
40．．．傾斜離子植入製程
201．．．基板
202．．．硬式光罩層
203．．．導電結構
204．．．第一襯墊層
205．．．第二襯墊層
206．．．第一抗摻雜層
207．．．第二抗摻雜層
208．．．開口
209．．．電漿摻雜製程
210．．．摻雜區
301．．．基板
302．．．硬式光罩層
303．．．導電結構
304．．．第一襯墊層
305．．．第二襯墊層
306．．．第一抗摻雜層
307．．．第二抗摻雜層
308．．．開口
309．．．電漿摻雜製程
310．．．摻雜區
311．．．保護層
312．．．退火製程
313．．．接觸區
314．．．側接點
315．．．內埋位元線
401．．．基板
402．．．硬式光罩層
403．．．導電結構
404．．．第一襯墊層
405．．．第二襯墊層
406．．．第一抗摻雜層
407．．．第二抗摻雜層
408．．．開口
409．．．電漿摻雜製程
410．．．摻雜區
411．．．保護層
412．．．退火製程
414．．．側接點
415．．．內埋位元線
R1．．．第一凹區
R2．．．第二凹區
圖1說明一種用於半導體裝置之傾斜離子植入摻雜方法。
圖2A及圖2B為說明根據本發明之第一實施例之用於半導體裝置的摻雜方法的截面圖。
圖3A至圖3E為說明根據本發明之第二實施例之用於半導體裝置的摻雜方法的截面圖。
圖4A至圖4C為說明使用根據本發明之第二實施例之摻雜方法的半導體裝置製造方法的截面圖。
圖5A至圖5D為說明根據本發明之第三實施例之用於半導體裝置的摻雜方法的截面圖。
圖6A至圖6C為說明使用根據本發明之第三實施例之摻雜方法的半導體裝置製造方法的截面圖。
圖7A至圖7L為說明根據本發明之第一至第三實施例之用於形成開口的方法的截面圖。
201．．．基板
202．．．硬式光罩層
203．．．導電結構
204．．．第一襯墊層
205．．．第二襯墊層
206．．．第一抗摻雜層
207．．．第二抗摻雜層
209．．．電漿摻雜製程
210．．．摻雜區

Claims (26)

  1. 一種用於摻雜一半導體裝置之方法，其包含：形成具有一側壁之一導電結構；曝露該導電結構之該側壁之一部分；及藉由執行一電漿摻雜製程而在該側壁之該曝露部分中形成一摻雜區，其中該導電結構之該側壁之該部分的該曝露包含：形成填充介於該導電結構及一第二抗摻雜層之間一間隙之一部分之一第一抗摻雜層，該第二抗摻雜層覆蓋該導電結構之一第一側壁；及藉由選擇性地移除該第一抗摻雜層之一部分而形成一開口，該開口曝露該導電結構之一第二側壁之一部分。
  2. 如請求項1之方法，其進一步包含：在該摻雜區之一表面上形成一保護層；及執行一退火製程以活化該摻雜區。
  3. 如請求項2之方法，其中該保護層之該形成包含：氧化該摻雜區之該表面。
  4. 如請求項2之方法，其中該退火製程包括一快速熱退火(RTA)。
  5. 如請求項1之方法，其進一步包含：藉由執行用於活化該摻雜區之一退火製程而在該摻雜區之該表面上形成一保護層。
  6. 如請求項5之方法，其中在一含氧氣體之一氛圍中執行該退火製程。
  7. 如請求項5之方法，其中在一含氮氣體之一氛圍中執行該退火製程。
  8. 如請求項1之方法，其中該抗摻雜層包括一絕緣材料。
  9. 如請求項1之方法，其中該抗摻雜層包括選自由以下各者組成之群中的至少一者：一層氧化物層、一層氮化物層、一未摻雜之多晶矽層及一金屬氮化物層。
  10. 如請求項1之方法，其中該開口經形成以開放呈一線形狀之該導電結構之該側壁的一部分。
  11. 如請求項1之方法，其中該導電結構包括線型作用柱，該等線型作用柱各自具有一第一側壁及一第二側壁。
  12. 如請求項1之方法，其中以大約1×1015原子/cm2至大約1×1017原子/cm2之一摻雜劑量使用低於大約20KV之一摻雜能量來執行該電漿摻雜製程。
  13. 一種用於製造一半導體裝置之方法，其包含：藉由蝕刻一基板而形成具有一側壁之一作用區；曝露該作用區之該側壁之一部分；藉由執行一電漿摻雜製程而在該側壁之該曝露部分中形成一接面；及在該接面之一表面上形成一保護層，其中該作用區之該側壁之該部分的該曝露包含：形成填充介於該作用區及一第二抗摻雜層之間一間隙之一部分之一第一抗摻雜層，該第二抗摻雜層覆蓋該作用區之一第一側壁；及藉由選擇性地移除該第一抗摻雜層之一部分而形成一 開口，該開口暴露該作用區之一第二側壁之一部分。
  14. 如請求項13之方法，其中進一步包含：在該保護層之該形成之後執行一退火製程以活化該接面。
  15. 如請求項14之方法，其中該退火製程包括一快速熱退火(RTA)。
  16. 如請求項13之方法，其中該保護層之該形成包含：氧化該接面之該表面。
  17. 如請求項13之方法，其中執行該保護層之該形成，而同時執行用於活化該接面之一退火製程。
  18. 如請求項17之方法，其中在一含氧氣體之一氛圍中執行該退火製程。
  19. 如請求項17之方法，其中在一含氮氣體之一氛圍中執行該退火製程。
  20. 如請求項13之方法，其中以大約1×1015原子/cm2至大約1×1017原子/cm2之一摻雜劑量使用低於大約20KV之一摻雜能量來執行該電漿摻雜。
  21. 如請求項13之方法，其中該第一抗摻雜層及該第二抗摻雜層之每一者包括一絕緣材料。
  22. 如請求項13之方法，其中該第一抗摻雜層及該第二抗摻雜層之每一者包括選自由以下各者組成之群中的至少一者：一層氧化物層、一層氮化物層、一未摻雜之多晶矽層及一金屬氮化物層。
  23. 如請求項13之方法，其中該開口經形成以開放呈一線形 狀之該作用區之該側壁的一部分。
  24. 如請求項13之方法，其中該作用區包括線型矽柱，該等線型矽柱各自具有該第一側壁及該第二側壁。
  25. 如請求項13之方法，其進一步包含：移除該保護層；形成耦接至該接面之一側接點；及形成經由該側接點而電耦接至該接面的一內埋位元線。
  26. 一種用於製造一半導體裝置之方法，其包含：藉由使用一硬式光罩圖案作為一蝕刻障壁而蝕刻一基板來形成具有一側壁之一導電結構；形成覆蓋該導電結構之一襯墊層；在該襯墊層上形成填充該導電結構之間的一間隙之一部分的一第一抗摻雜層及覆蓋該導電結構之一第一側壁的一第二抗摻雜層；藉由移除該襯墊層及該第一抗摻雜層之形成於該導電結構之一第二側壁上的一部分而形成曝露該第二側壁之一部分的一接點區；藉由執行一電漿摻雜製程而在該接點區中形成一接面；移除該第二抗摻雜層；在該接面之一表面上形成一保護層；及移除該第一抗摻雜層。
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