TWI524468B - 具側邊接面之半導體裝置及其製造方法 - Google Patents

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Description

具側邊接面之半導體裝置及其製造方法
本專利申請案主張2010年7月7日提出申請之韓國第10-2010-0065264號專利申請案的優先權，而該案係以全文引用參考方式被併合於本申請案中。
本發明之若干示範性實施例係有關於一種用於製造一具有一側邊接面之半導體裝置的方法，以及一種用於製造此半導體裝置之方法。
當具有垂直電晶體結構之單元(cell)運用埋置位元線(BBL)時，各個埋置位元線BBL可鄰接兩個單元。對於一將被一埋置位元線所驅動之單元，一單側型接觸窗(OSC)製程可被執行以便在一主動區域中形成一接觸窗，同時絕緣另一主動區域。此後，此OSC製程將被簡單地稱為一側壁接觸窗製程。在一藉由利用此側壁接觸窗製程所形成之垂直式電晶體結構的單元中，各主動區域包括一由一溝槽所隔離之主體及一被形成於此主體上之柱體。一埋置位元線BBL填塞一位於諸主體間之溝槽，且一字線(或一垂直柵極)被配置成與一柱體之側壁相鄰，並於一與一埋置位元線BBL相交叉之方向上延伸。此字線形成一位於垂直方向上之通道。
根據此側壁接觸窗製程，該主體之一側壁的一部分被暴露以便用一埋置位元線BBL耦接一主動區域。然後，一接面藉由植入或擴散一摻雜物至該主體之側壁的該暴露部分內而被形成。此埋置位元線BBL與此主體經由此接面而被電耦接。因為此接面就被形成在此主體之一側壁上，故此接面被稱為一單側型接面(OSJ)。
當一擴散障壁被形成於埋置位元線BBL與側邊接面之間時，將可能導致堆聚。為滿足此一關切，已研究出一種藉由直接形成一經摻雜之多晶矽層而不形成一擴散障壁來形成一單側型接面的方法。
第1A至1C圖係顯示一藉由利用一側壁接觸窗製程而形成一半導體裝置之傳統方法的剖面圖。
參照第1A圖，複數個由若干溝槽102所隔離之主體103被形成於一基板101上。一硬遮罩圖案104被形成於諸主體103上。此硬遮罩圖案104在諸主動區域形成期間當作一蝕刻障壁。
一絕緣層被形成在各主體103之兩側壁上、在諸主體103間之基板101的表面上、及在硬遮罩圖案104之表面上。此絕緣層包括一內襯氧化物層105及一內襯氮化物層106。
一側壁接觸窗107係藉由移除該絕緣層之一部分而被形成。此側壁接觸窗107係一單側型接觸窗，其暴露一主體103之一側壁的一部分。
參照第1B圖，一經摻雜之多晶矽層108被形成於基板結構上以便對諸側壁接觸窗107與諸溝槽102填隙。在此，此經摻雜之多晶矽層108被摻雜以一種用於形成一側壁接點之摻雜物。例如，此摻雜該經摻雜之多晶矽層108的摻雜物可為N型雜質，諸如磷(P)。
參照第1C圖，此經摻雜之多晶矽層108被平坦化並回蝕。結果，由此平坦化並回蝕製程所獲得之經摻雜之多晶矽層圖案對各溝槽102之一部分填隙的程度為，經摻雜之多晶矽層圖案具有一至少可接觸側壁之高度。
隨後，一退火製程109被執行。在此，用於摻雜該經摻雜之多晶矽層圖案的摻雜物被擴散至由該側壁所暴露之該主體103的側壁內，以便可形成一側壁接面110。
然而，當此摻雜物在形成該經摻雜之多晶矽層圖案的製程期間被過度擴散時，一浮體111將會被產生以增加電位，並造成一與單元電晶體之操作有關之顧慮，諸如臨界電壓降。
本發明之一示範性實施例係有關於一種防止浮體因側壁接面過度擴散產生的半導體裝置，以及一種用於製造此半導體裝置的方法。
根據本發明之一示範性實施例，一種用於製造半導體裝置之方法包括：形成複數個主體，其各藉由一溝槽而被相互隔離，並各包括一擴散障壁區域，其具有一暴露於此溝槽中之側壁；形成一對此溝槽填隙的摻雜層；藉由退火此摻雜層而在此擴散障壁區域之經暴露側壁處形成一側壁接面；及形成一傳導線，其與此側壁接面相耦合以便填塞該溝槽。
根據本發明之另一示範性實施例，一種用於製造半導體裝置之方法包括：藉由在一基板上執行一離子植入製程而形成一擴散障壁層；形成複數個主體，其各藉由一溝槽而被相互隔離，且其各包括此擴散障壁層之一擴散障壁區域，而此擴散障壁區域之一側壁可藉由蝕刻基板至一低於擴散障壁區域之深度而暴露於此溝槽中；形成一絕緣層，穿過該絕緣層形成一側壁接觸窗，以便暴露此擴散障壁區域之側壁；形成一摻雜層，其對此溝槽填隙；藉由退火該摻雜層而在此擴散障壁區域之經暴露側壁處形成一側壁接面；及形成一埋置位元線，其與側壁接面相耦合以便填塞此溝槽之一部分。
根據本發明之再一示範性實施例，一種半導體裝置包括：複數個主體，其各藉由一溝槽而被相互隔離，且各包括一擴散障壁區域，其具有一暴露於此溝槽中之側壁；一絕緣層，穿過該絕緣層形成一側壁接觸窗，以便暴露此擴散障壁區域之經暴露側壁；一側壁接面，其被形成於此擴散障壁區域之經暴露側壁處；一埋置位元線，其與此側壁接面相耦合並填塞此溝槽之一部分；複數個柱體，其分別地被形成在此諸主體上；及一垂直字線，其沿著此諸柱體之側壁而在一與該埋置位元線相交叉之方向延伸。
本發明之多個示範性實施例將配合參照多個附圖而被詳細說明於下文中。然而，本發明可用多個不同形式被具體表現且不應被推論成受限於本文中所提出之諸實施例。更確切地說，這些實施例被提供以使本揭示內容更為周密且完整，且將完全地將本發明之範圍傳達給所有熟習本技藝之人士。在本揭示內容之全文中，出現在本發明之多個不同實施例與圖式中之類似元件符號係指類似之部件。
諸圖式並不必然要按比例繪製，且在一些情形中，比例可能被誇大以便可清晰地顯示說明諸實施例之特徵。當一第一層被稱之為係位於一第二層「上」或在一基板「上」時，其不僅係指該第一層被直接地形成於該第二層或該基板上之情形，且還指一第三層存在於該第一層與該第二層或該基板間之情形。
第2圖顯示一根據本發明之一示範性實施例所實施之半導體裝置的剖面圖。
參照第2圖，複數個主體201各包括：一擴散障壁層之一擴散障壁區域23A，及一暴露此擴散障壁區域23A之側壁。然後，穿過一絕緣層(例如29A及27A)而形成一暴露一側壁之一部分且遮蓋諸主體201之側壁接觸窗。一側壁接面38被形成於此側壁之暴露部分之擴散障壁區域23A的內側中。隨後，一與側壁接面38相耦合之傳導線被形成於此諸主體201間。此傳導線包括一埋置位元線39。此埋置位元線39可為一由金屬層所構成之金屬位元線。
在此，此諸由溝槽26所隔離之主體201被形成於一基板21上。根據一實施例，基板21包括一矽基板。藉由蝕刻基板21形成該複數個主體201。當此基板21包括一矽基板時，諸主體201也可包含矽主體。諸主體201係自此基板21之表面延伸於一垂直方向上。此諸主體201中之每一者係一區域，其中形成一垂直式電晶體之一通道區域、一源極區域與一汲極區域。各主體201包括兩個側壁。此主體201被稱為一主動主體。
一硬遮罩圖案24被形成於主體201之上方部分。硬遮罩圖案24在主體201被形成時作用成一蝕刻障壁。硬遮罩圖案24包括一電介質材料層，諸如一氧化物層與一氮化物層。根據一範例，一諸如氮化矽層之氮化物層被使用作為硬遮罩圖案24。
一絕緣層(例如29A及27A)被形成於主體201之兩側壁上、一介於諸主體201間之溝槽26的表面上、及硬遮罩圖案24之面上。此根據一範例所實施之絕緣層包括一內襯氧化物層圖案27A及一內襯氮化物層圖案29A。內襯氧化物層圖案27A被形成於主體201之兩側壁及溝槽26的表面上，而內襯氮化物層圖案29A則被形成於一部分內襯氧化物層圖案27A之表面上。
一側壁接觸窗(第4K圖中之‵35′)係藉由移除一部分絕緣層(29A及27A)而被形成。此側壁接觸窗35係一單側接觸窗，其選擇性地僅暴露此主體201之一側壁的一部分。側壁接觸窗35包括一線狀開口，其具有一沿著主體201之側壁而延伸之線狀造型。
上述絕緣層(29A及27A)提供了暴露主體201之一部分側壁的側壁接觸窗35。一種用於形成側壁接觸窗35之方法將配合參照第4A至4K圖稍後說明。
參照第2圖，一側壁接面38被形成於擴散障壁區域23A的內側中。憑藉此擴散障壁區域23A，可避免此側壁接面38被過度地擴散。
擴散障壁區域23A包括一諸如碳之格隙雜質(interstitial impurity)。側壁接面38可包含磷(P)。
第3A至3G圖係說明一可供製造如第2圖所示半導體裝置之方法的剖面圖。
參照第3A圖，一第一雜質被離子植入一基板21內。此基板21包括一矽基板。一第一雜質透過離子植入22被植入一保留做為一接面之區域，以形成一擴散障壁層23。
離子植入係利用碳作為第一雜質而被執行。因為基板21係一矽基板，故碳會成為一位於此基板21內之格隙雜質。當用於供摻雜一稍後將在半導體裝置製程中所形成的已摻雜之多晶矽用的摻雜物是磷(P)時，此磷(P)被擴散通過諸多格隙位置(interstitial site)。在此，如果碳已被植入且擴散入此諸例如位於擴散障壁層23中之格隙位置，則磷(P)之過度擴散將可被避免。同時，碳實質上對於一側壁接面之傳導性並無影響。
當碳被離子植入，擴散障壁層23變為碳化矽(SiC)。
參照第3B圖，一硬遮罩圖案24被形成於基板21上。在此，此硬遮罩圖案24係藉由形成一硬遮罩並接著利用一光阻圖案25作為一蝕刻障壁來蝕刻此硬遮罩而被形成。此光阻圖案25係一線隙圖案，且亦可被稱為一埋置位元線(BBL)遮罩。硬遮罩圖案24可由一氧化物層、一氮化物層、或此兩者之疊層所構成。根據一範例，一諸如氮化矽之氮化物層被使用作為硬遮罩圖案24。
參照第3C圖，光阻圖案25被剝離，且複數個溝槽26藉由使用硬遮罩圖案24作為一蝕刻障壁並將基板21蝕刻至一所要深度而被形成。由於此諸溝槽26，使得複數個主體201被形成於基板21上。此諸主體201從基板21之表面在一垂直方向延伸。各個主體201具有兩側壁。在一垂直單元結構中，一主體201係一主動區域，其中形成有一電晶體之一通道區域、一源極區域、與一汲極區域。
主體201之諸側壁可具有一如圖所示之垂直輪廓。用於形成複數個主體201及複數個溝槽26的蝕刻製程可為一利用電漿之乾蝕刻製程。
如上所述，當此諸主體201藉由蝕刻基板21而被形成時，此諸主體201中之每一者具有一側壁，其暴露一擴散障壁區域23A。因為基板21係一矽基板，此諸主體201可被稱為矽主體。
參照第3D圖，一側壁接觸窗35被形成以暴露一主體201之一側壁的一部分，亦即擴散障壁區域23A之一部分。
側壁接觸窗35係由一絕緣層所構成，此絕緣層包括一內襯氧化物層圖案27A及一內襯氮化物層圖案29A。內襯氧化物層圖案27A被形成於主體201之諸側壁及基板21之表面兩者上。內襯氮化物層圖案29A被形成於內襯氧化物層圖案27A之一部分的表面上。側壁接觸窗35係藉由移除一部分絕緣層所形成。側壁接觸窗35係一單側接觸窗，其選擇性地暴露該主體201之一側壁的一部分。側壁接觸窗35包含一被形成為線狀造型之線狀開口。
側壁接觸窗35在一被保留作為一穿過絕緣層之接面的區域處暴露主體201之一側壁的一部分(例如擴散障壁區域23A)。一種用於形成此側壁接觸窗35之方法將參照第4A至4K圖而被詳述於下文中。
參照第3E圖，一摻雜層被形成以對該複數個位於諸主體201間之溝槽26填隙。此摻雜層包括一雜質，其可供形成一被植入於其中之接面。此摻雜層可具有一已摻雜之多晶矽層36。當此已摻雜之多晶矽層36具有絕佳階梯覆蓋率時，其可對此諸溝槽26填隙而沒有空隙。因此，此被用以形成一接面之已摻雜之多晶矽層36具有絕佳之劑量均一性，在此該已摻雜之多晶矽層36被摻雜以一用於形成一接面之摻雜物。此已摻雜之多晶矽層36用之摻雜物可為一例如磷(P)之N型雜質。此已摻雜之多晶矽層36可透過一化學氣相沉積(CVD)方法而被形成。摻雜此已摻雜之多晶矽層36之摻雜物包括一位在從大約1×1015至大約1×1017 atoms/cm2(原子/平方公分)範圍內之劑量。雖然此已摻雜之多晶矽層36被顯示成一範例，另一種被摻雜以一雜質以便形成一接面之材料可根據另一範例而被使用。例如，一諸如磷矽玻璃(PSG)之氧化物層可被使用。
參照第3F圖，此已摻雜之多晶矽層36被平坦化及回蝕。此在該平坦化及回蝕製程後所獲得之已摻雜之多晶矽層36在下文中被稱為一已摻雜之多晶矽層圖案36A。結果，已摻雜之多晶矽層圖案36A被形成，以對各溝槽26之一部分填隙，已摻雜之多晶矽層圖案36A在此處具有一足夠之高度來覆蓋位於主體201之一側壁上的側壁接觸窗35用開口。如上所述，當該平坦化及回蝕製程被執行且該已摻雜之多晶矽層圖案36A的高度被減低時，摻雜物將被防止在一後續之退火製程期間擴散入側壁接觸窗以外的區域內。
隨後，退火製程37被執行。在此處，摻雜該已摻雜之多晶矽層圖案36A的摻雜物將被擴散入被側壁接觸窗35所暴露之擴散障壁區域23A內，以形成一側壁接面38。當此摻雜該已摻雜之多晶矽層圖案36A的摻雜物係N型雜質時，側壁接面38將變成一N型接面。
退火製程37可為一爐內退火製程(furnace annealing process)、一快速熱退火製程或此兩者之組合。退火製程37可在一位於大約750℃至大約1200℃之範圍內的溫度下執行。根據一範例，側壁接面38具有一大約至少摻雜1×1020 atoms/cm3之摻雜濃度。
如上所述，因為側壁接面38係藉由形成已摻雜之多晶矽層圖案36A及經由退火製程37執行一熱擴散而被形成，故側壁接面38之深度將被控制成淺的，且該摻雜物之濃度可輕易地被控制。
被植入擴散障壁區域23A內之碳可抑制該側壁接面38之摻雜物(例如磷之N型雜質)在退火製程37期間被過度擴散。結果，多個浮動主體之產生可被避免/減少。此一可抑制側壁接面38之過度擴散的結構被稱為一體束結構(body-tied structure)。
參照第3G圖所示，已摻雜之多晶矽層圖案36A被移除。在此處，此已摻雜之多晶矽層圖案36A可透過一濕蝕刻製程或一乾蝕刻製程而被移除。在乾蝕刻之情形中，將使用溴化氫(HBr)或氯(Cl2)系之化合物，而在其中添加有氧(O2)、氮(N2)、氦(He)或氬(Ar)。在濕蝕刻之情形中，則將使用一在一氮化物層與一氧化物層間具有高選擇性之清洗溶液。
隨後，一被電連接至側壁接面38上之導線，例如一埋置位元線39，將如下所述般地被形成。
首先，一位元線傳導層(例如39)被形成於基板結構上，以便對諸溝槽26填隙。此位元線傳導層可為一金屬層，諸如氮化鈦(TiN)層、鎢(W)層，或此兩者之疊層。當此位元線傳導層係一金屬層時，在側壁接面38與此金屬層間需要一歐姆接觸。在此，側壁接面38可由矽所構成，且此歐姆接觸可包含一諸如矽化鈦之金屬矽化物。
隨後，一平坦化製程與一回蝕製程被順序地執行，以便移除此位元線傳導層的一部分。由於此平坦化製程與此回蝕製程，形成被電連接至側壁接面38上之埋置位元線39。此埋置位元線39係一由金屬層所構成之金屬位元線。
第4A至4K圖係顯示一根據本發明之一示範性實施例所實施之可供形成一側壁接觸窗之方法的剖面圖。此諸圖式說明此側壁接觸窗如何在第3C圖所示之製成後被形成的。
參照第4A圖所示，一內襯氧化物層27被形成為一絕緣層，其係位於包括複數個主體201之基板結構上。此內襯氧化物層27可包括一氧化物層，諸如氧化矽層。
形成一對該複數個溝槽26填隙的第一填隙層28。此第一填隙層28可為多晶矽層或非晶矽。
參照第4B圖，第一填隙層28被平坦化，直到硬遮罩圖案24之表面被露出為止。此第一填隙層28之平坦化可經由一化學機械研磨(CMP)製程而被執行。隨後，一回蝕製程被執行。在此回蝕製程之後所獲得之第一填隙層28被稱為一第一填隙層圖案28A。在此回蝕製程之後，第一填隙層圖案28A形成一第一凹部R1的一部分。在CMP製程期間，位於硬遮罩圖案24上方之內襯氧化物層27可被研磨，其中內襯氧化物層圖案27A可保持覆蓋各溝槽26之諸側壁與硬遮罩圖案24兩者。此內襯氧化物層圖案27A同時也覆蓋此溝槽26之底部。
隨後，此內襯氧化物層圖案27A藉由執行一濕蝕刻製程而變薄。
參照第4C圖，一內襯氮化物層29係由一絕緣層所構成，而此絕緣層係位於包括第一填隙層圖案28A所形成之基板結構上面。此內襯氮化物層29可為一氮化物層，諸如氮化矽層。
參照第4D圖，內襯氮化物層29被蝕刻。結果，一內襯氮化物層圖案29A被形成。隨後，第一填隙層圖案28A藉由使用內襯氮化物層圖案29A作為一蝕刻障壁而被凹陷至一所要深度。結果，一第二凹部R2被形成。形成此第二凹部R2之一部分的該第一填隙層圖案被稱為一形成一第二凹部之第一填隙層圖案28B。
參照第4E圖，一用於形成多個間隔件30之金屬氮化物層被以保形的方式形成於該包括第二凹部R2所形成之基板結構上。隨後，此諸間隔件30藉由在金屬氮化物層上執行一間隔件蝕刻製程而被形成。諸間隔件30被形成在各主體201之兩側壁上，亦即在第二凹部R2之諸側壁上。諸間隔件30可由氮化鈦(TiN)所構成。
對其中形成有間隔件30的第二凹部R2填隙的第二填隙層31被形成。此第二填隙層31可為一氧化物層或一旋塗式電介質(SOD)層。
參照第4F圖，第二填隙層31被平坦化並回蝕。此在平坦化與回蝕製程後所得之第二填隙層31被稱為一第二填隙層圖案31A。
隨後，一蝕刻障壁32被形成在包括此第二填隙層圖案31A所形成之基板結構上面。此蝕刻障壁32可為一未摻雜之多晶矽。
參照第4G圖，一傾斜離子植入製程33被執行。此傾斜離子植入製程33係一種以一所要之傾斜角度離子植一摻雜物的製程。此摻雜物被離子植入蝕刻障壁32之一部分內。
傾斜離子植入製程33係在一所要之角度下被執行，而此角度係在大約5°至大約30°之範圍內。在此處，一陰影藉由在植入離子束中之硬遮罩圖案24而被形成。結果，雖然蝕刻障壁32之一部分變為被摻雜，但此蝕刻障壁之其餘部分則保持未被摻雜。根據一範例，此被離子植入之摻雜物係一P型摻雜物(例如硼)，而用於離子植入之硼的摻雜物來源則是BF2(二氟化硼)。結果，此蝕刻障壁32與硬遮罩圖案24之左側相鄰接之一部分保持未被摻雜。
由於摻雜物之傾斜離子植入製程33，蝕刻障壁32形成在硬遮罩圖案24上方之一部分及與硬遮罩圖案24之右側相鄰接之一部分被稱為一經摻雜之蝕刻障壁32A。蝕刻障壁32之未以摻雜物摻雜的其他部分則被稱為一未經摻雜之蝕刻障壁32B。
參照第4H圖，未經摻雜之蝕刻障壁32B被移除。在此處，根據其是否被摻雜以摻雜物，此被使用作為蝕刻障壁之多晶矽層將具有不同的蝕刻速率。具體而言，該未被離子植入摻雜物於內之未經摻雜的多晶矽層被快速地濕蝕刻。因此，此未經摻雜之多晶矽層係藉利用一具有可濕蝕刻之高選擇性的化學品而被選擇性地蝕刻，此化學品係可濕蝕刻例如未經摻雜之多晶矽層而不是經摻雜之多晶矽層。未經摻雜之蝕刻障壁32B經由此濕蝕刻製程或一濕清洗製程而被移除。
在該未經摻雜之蝕刻障壁32B被移除之後，只有經摻雜之蝕刻障壁32A保留。
參照第41圖，諸間隔件30中只有一者經由一濕蝕刻製程而被移除。因此，留下一被稱為第一間隔件30A之間隔件。
參照第4J圖，一清洗製程被執行以便暴露每一個主體201之一側壁的一部分。
此清洗製程可為一濕清洗製程。此濕清洗製程可藉利用氫氟酸(HF)或緩衝氧化蝕刻劑(BOE)而被執行。利用此濕清洗製程，內襯氧化物層圖案27A之一部分將被移除，以便形成一側壁接觸窗35。當此側壁接觸窗35被形成時，第二填隙層圖案31A也會被移除。
如上所述，硬遮罩圖案24、內襯氧化物層圖案27A、及內襯氮化物層圖案29A被集體地稱為一「絕緣層」。在此處，此絕緣層提供側壁接觸窗35，其將暴露主體201之側壁的一部分。
參照第4K圖，第一間隔件30A及經摻雜之蝕刻障壁32A被移除。當此經摻雜之蝕刻障壁32A被移除時，形成第二凹部R2之第一填隙層圖案28B也被同時地移除。
第5A至5E圖係顯示一在複數條埋置位元線形成後製造半導體裝置之方法的剖面圖。第5A至5E圖係呈現藉由沿著與第3圖之頁面垂直之第3G圖中之B-B’與C-C’線切割此半導體裝置所得之剖面圖。
參照第5A圖，一第一層間電介質層41被形成。此第一層間電介質層41被平坦化，直到硬遮罩圖案24之表面被暴露。
參照第5B圖，若干字線溝槽42被形成。一光阻層圖案(未示於圖)被用以形成諸字線溝槽42。在形成光阻圖案後，第一層間電介質層41藉利用此光阻圖案作為蝕刻障壁而被蝕刻至一所要之深度。當此第一層間電介質層41被蝕刻時，硬遮罩圖案24與諸主體201也被蝕刻至一所要深度。由於此蝕刻製程，使得主體圖案201B與若干柱體201A被形成。此主體圖案201B與此諸柱體201A變成了主動區域。此主體圖案201B係一在其中形成側壁接面38之部分，且其被形成線狀，其延伸在與該埋置位元線39所處者相同之方向上。諸柱體201A係在主體圖案201B上方朝向一垂直方向延伸。此諸柱體201A係以一單元方式被形成。第一層間電介質層41之其餘厚度T當作一位於埋置位元線39與垂直字線之間的絕緣層。
參照第5C圖，一字線傳導層44被形成以對諸字線溝槽(參照第5B圖之元件符號‵42′)填隙。隨後，一平坦化製程與一回蝕製程被執行，以便使字線傳導層44保持在一所要高度，藉而對每一個字線溝槽42之一部分填隙。一柵極絕緣層43在字線傳導層44被形成前先被形成。
參照第5D圖，若干間隔件45藉沉積一氮化物層並接著在此氮化物層上執行一回蝕製程而被形成。字線傳導層44係藉利用諸被蝕刻以形成一間隔件圖案之間隔件45而被蝕刻。結果形成了若干垂直字線44A，垂直字線44A之每一者係與一對應的柱體201A之諸側壁相鄰。在此，諸垂直字線44A亦當作垂直柵極。根據本發明之另一示範性實施例，在諸圓形柵極(每一個均圍繞一對應的柱體201A)被形成後，多個耦接諸垂直柵極之垂直字線44A可被形成。此諸垂直字線44A被形成在一與諸埋置位元線39相交叉之方向上。
參照第5E圖，一第二層間電介質層46被形成在該包含諸垂直字線44A所形成之基板結構上面。
各柱體201A之上部藉由執行一儲存節點接觸窗蝕刻製程而被暴露。隨後，儲存節點接觸插栓(SNC)48被形成。在此諸節點接觸插栓48被形成之前，多個汲極47可藉由執行一離子植入而被形成。結果，此諸汲極47、諸側壁接面38及諸垂直字線44A構成一垂直通道式電晶體。諸垂直字線44A形成多個位於諸汲極47與諸側壁接面38間之垂直通道。此諸側壁接面38變為垂直式電晶體的源極。
若干儲存節點49被形成於諸節點接觸插栓48上。此諸儲存節點49可具有一圓柱形狀。根據本發明之另一示範性實施例，此諸儲存節點49可具有一柱體形狀或一凹面形狀。隨後，一電介質層及一上電極被形成。
本發明之諸示範性實施例可藉由預先在一將形成一側壁接面之區域中形成一擴散障壁區域及抑制此側壁接面之過度擴散而避免浮動體產生。
雖然本發明已針對多個示範性實施例予以說明，但對於熟習本技藝之人士而言顯而易知的是，均可在不脫離如後附申請專利範圍中所界定之本發明的精神與範圍為各種不同之變更與修改。
21．．．基板
22．．．離子植入
23．．．擴散障壁層
23A．．．擴散障壁區域
24．．．硬遮罩圖案
25．．．光阻圖案
26．．．溝槽
27．．．內襯氧化物層
27A．．．內襯氧化物層圖案
28．．．第一填隙層
28A．．．第一填隙層圖案
29．．．內襯氮化物層
29A．．．內襯氮化物層圖案
30．．．間隔件
30A．．．第一間隔件
31．．．第二填隙層
31A．．．第二填隙層圖案
32．．．蝕刻障壁
32A．．．經摻雜之蝕刻障壁
32B．．．未經摻雜之蝕刻障壁
33‧‧‧傾斜離子植入製程
35‧‧‧側壁接觸窗
36‧‧‧已摻雜之多晶矽層
36A‧‧‧已摻雜之多晶矽層圖案
37‧‧‧退火製程
38‧‧‧側壁接面
39‧‧‧埋置位元線
41‧‧‧第一層間電介質層
42‧‧‧字線溝槽
43‧‧‧柵極絕緣層
44‧‧‧字線傳導層
44A‧‧‧垂直字線
45‧‧‧間隔件
46‧‧‧第二層間電介質層
47‧‧‧汲極
48‧‧‧儲存節點接觸插栓
49‧‧‧儲存節點
201‧‧‧主體
201A‧‧‧柱體
201B‧‧‧主體圖案
R1‧‧‧第一凹部
R2‧‧‧第二凹部
T‧‧‧其餘厚度
第1A至1C圖係顯示一藉由利用一側壁接觸窗製程而形成一半導體裝置之傳統方法的剖面圖。
第2圖係顯示一根據本發明之一示範性實施例所實施之半導體裝置的剖面圖。
第3A至3G圖係說明一可供製造如第2圖所示半導體裝置之方法的剖面圖。
第4A至4K圖係顯示一根據本發明之一示範性實施例所實施之可供形成一側壁接觸窗之方法的剖面圖。
第5A至5E圖係顯示一用於在複數條埋置位元線形成後製造半導體裝置之方法的剖面圖。
21．．．基板
23A．．．擴散障壁區域
24．．．硬遮罩圖案
26．．．溝槽
27A．．．內襯氧化物層圖案
29A．．．內襯氮化物層圖案
36A．．．已摻雜之多晶矽層圖案
37．．．退火製程
38．．．側壁接面
201．．．主體

Claims (21)

  1. 一種用於製造半導體裝置之方法，其包括：形成複數個主體，其各藉由一溝槽而被相互隔離，並各包括一擴散障壁區域，其具有一暴露於該溝槽中之側壁；形成一對該溝槽填隙的摻雜層；藉由退火該摻雜層而在該擴散障壁區域之該暴露側壁處形成一側壁接面；及形成一傳導線，其與該側壁接面相耦合以便填塞該溝槽。
  2. 如申請專利範圍第1項之方法，其中該複數個主體之形成包括：藉由在一基板上執行一離子植入製程而形成該擴散障壁區域；及藉由蝕刻該基板至一低於該擴散障壁區域之深度而形成該溝槽。
  3. 如申請專利範圍第1項之方法，其中該擴散障壁區域包括一格隙雜質(interstitial impurity)。
  4. 如申請專利範圍第3項之方法，其中該複數個主體之形成包括：藉由在一基板上執行一離子植入製程而形成該擴散障壁區域，其中該離子植入製程包括：將該格隙雜質植入該擴散障壁區域內，以便在退火該摻雜層期間抑制一摻雜物從該摻雜層擴散至該擴散障壁區域內。
  5. 如申請專利範圍第4項之方法，其中該摻雜物包括磷(P)且該格隙雜質包括碳。
  6. 如申請專利範圍第3項之方法，其中該格隙雜質包括碳。
  7. 如申請專利範圍第1項之方法，其中該摻雜層包括一已摻雜之多晶矽層。
  8. 如申請專利範圍第1項之方法，其中該摻雜層包括一被摻雜磷(P)之多晶矽層。
  9. 如申請專利範圍第1項之方法，其另包括：在形成該複數個主體以暴露該擴散障壁區域的一側壁之後形成一具有一側壁接觸窗之絕緣層。
  10. 如申請專利範圍第1項之方法，其中該複數個主體包括複數個矽體，且該等傳導線包括複數條金屬位元線。
  11. 一種用於製造半導體裝置之方法，其包括：藉由在一基板上執行一離子植入製程而形成一擴散障壁層；形成複數個主體，其各藉由一溝槽而被相互隔離，且其各包括該擴散障壁層之一擴散障壁區域，而該擴散障壁區域之一側壁藉由蝕刻該基板至一低於該擴散障壁區域之深度而暴露於該溝槽中；形成一絕緣層，而穿過其中形成一側壁接觸窗，以便暴露該擴散障壁區域之該側壁；形成一摻雜層，其對該溝槽填隙；藉由退火該摻雜層而在該擴散障壁區域之該暴露側壁處形成一側壁接面；及形成一埋置位元線，其與該側壁接面相耦合以便填塞該溝槽之一部分。
  12. 如申請專利範圍第11項之方法，其另包括：在形成該埋置位元線後，藉由蝕刻各主體之一上方部分而形成複數個柱體；及形成一沿著該等柱體之側壁而在一與該埋置位元線相交叉之方向延伸的垂直字線。
  13. 如申請專利範圍第11項之方法，其中在該擴散障壁層之形成期間，一格隙雜質被離子植入該基板內。
  14. 如申請專利範圍第13項之方法，其中在該格隙雜質包括碳。
  15. 如申請專利範圍第11項之方法，其中該摻雜層包括一已摻雜之多晶矽層。
  16. 如申請專利範圍第11項之方法，其中該摻雜層包括一已摻雜磷(P)之多晶矽層。
  17. 如申請專利範圍第11項之方法，其中該複數個主體包括複數個矽體。
  18. 一種半導體裝置，其包括：複數個主體，其各藉由一溝槽而被相互隔離，且各包括一擴散障壁區域，其具有一暴露於該溝槽中之側壁；一絕緣層，穿過該絕緣層形成一側壁接觸窗，以便暴露該擴散障壁區域之該暴露側壁；一側壁接面，其被形成於該擴散障壁區域之該暴露側壁處；一埋置位元線，其與該側壁接面相耦合並填塞該溝槽之一部分；複數個柱體，其分別地被形成在該複數個主體上；及一垂直字線，其沿著該等柱體每一者之側壁而在一與該埋置位元線相交叉之方向延伸。
  19. 如申請專利範圍第18項之半導體裝置，其中該擴散障壁區域包括一格隙雜質。
  20. 如申請專利範圍第18項之半導體裝置，其中該擴散障壁區域被摻雜碳。
  21. 如申請專利範圍第18項之半導體裝置，其中該側壁接面被摻雜磷(P)。
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