KR20120063756A - 측벽콘택을 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립비트라인과 활성영역간 연결을 위한 측벽콘택을 용이하게 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 복수의 활성영역의 서로 대향하는 측벽에 벌브 형태의 측벽콘택을 형성하는 단계; 상기 측벽콘택에 오믹콘택을 형성하는 단계; 상기 오믹콘택을 통해 각각의 상기 활성영역에 연결되며 상기 트렌치에 매립되는 매립비트라인을 형성하는 단계; 상기 매립비트라인을 분할하는 분리트렌치를 형성하는 단계; 및 상기 분리트렌치를 매립하는 분리막을 형성하는 단계를 포함하고, 상술한 본 발명은 이웃하는 활성영역의 서로 대향하는 어느 하나의 측벽 일부를 동시에 노출시키므로써 측벽콘택의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.

Description

측벽콘택을 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE?CONTACT}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 측벽콘택을 구비한 반도체장치 제조 방법에 관한 것이다.
수평채널(Planar channel)을 갖는 트랜지스터는 메모리장치의 극미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 수직 채널(Vertical channel) 트랜지스터가 활발히 연구되고 있다. 수직채널 트랜지스터를 이용하여 셀을 구현할 때 금속막을 이용한 매립비트라인(Buried Bitline; BBL)을 형성하고 있다. 매립비트라인(BBL)은 수직채널을 형성하는 활성영역의 측벽 일부와 연결되고, 이에 따라 측벽콘택(Side contact)이 필요하다.
이와 같은 메모리장치의 셀은 금속막 재질의 매립비트라인(BBL)과 활성영역간의 비트라인콘택을 필요로 한다. 비트라인콘택을 위해 활성영역의 어느 하나의 측벽을 노출시키는 콘택오픈(Contact open) 공정이 필요하다. 비트라인콘택은 활성영역의 어느 하나의 측벽을 노출시키는 측벽콘택 구조이다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 복수의 활성영역(12)이 형성된다. 각각의 활성영역(12)은 트렌치(Trench, 13)에 의해 균일한 간격을 갖고 서로 분리된다. 활성영역(12)의 상부에는 하드마스크막(14)이 형성된다. 트렌치(13) 내부에 매립비트라인(16)이 형성된다. 매립비트라인(16)은 활성영역(12)의 어느 하나의 측벽 일부와 전기적으로 연결된다. 매립비트라인(16)과 활성영역(12)의 계면에는 오믹콘택(15)이 형성된다.
매립비트라인(16)과 활성영역(12)의 어느 하나의 측벽 일부를 연결시키기 위해 콘택 공정이 수반된다. 이를 OSC(One Side Contact) 공정이라 한다. OSC 공정은 '측벽콘택 공정'이라 일컫는다. 측벽콘택(19)은 제1,2라이너막(17, 18)의 일부를 식각하여 형성된다.
그러나, 종래기술은 활성영역(12)이 높은 종횡비(High Aspect ratio)를 갖고 형성되기 때문에, 측벽콘택 공정시 활성영역(12)의 측벽 일부를 원하는 위치에 형성하기가 어렵다. 또한, 측벽콘택(19)을 오픈한다고 하더라도 측벽콘택(19)의 균일도 및 재현성을 확보하기도 어렵다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인과 활성영역간 연결을 위한 측벽콘택을 용이하게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 어느 하나의 측벽에 벌브 형태의 측벽콘택을 갖는 활성영역; 상기 측벽콘택의 표면에 형성된 오믹콘택; 및 상기 오믹콘택을 통해 상기 활성영역과 연결되는 비트라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 서로 대향하는 측벽에 벌브 형태의 측벽콘택을 갖고 트렌치에 의해 분리된 복수의 활성영역; 상기 측벽콘택의 표면에 형성된 오믹콘택; 상기 트렌치 내부를 분할하는 분리막; 및 상기 분리막을 사이에 두고 상기 트렌치에 매립되며 상기 오믹콘택을 통해 각각의 상기 활성영역과 연결되는 복수의 매립비트라인을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 복수의 활성영역의 서로 대향하는 측벽에 벌브 형태의 측벽콘택을 형성하는 단계; 상기 측벽콘택에 오믹콘택을 형성하는 단계; 상기 오믹콘택을 통해 각각의 상기 활성영역에 연결되며 상기 트렌치에 매립되는 매립비트라인을 형성하는 단계; 상기 매립비트라인을 분할하는 분리트렌치를 형성하는 단계; 및 상기 분리트렌치를 매립하는 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 이웃하는 활성영역의 서로 대향하는 어느 하나의 측벽 일부를 동시에 노출시키므로써 측벽콘택의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.
또한, 라이너막들과 희생막들의 리세스를 통해 측벽콘택을 형성하므로 공정 난이도를 낮출 수 있고, 아울러 마스크 공정의 마진을 확보할 수 있는 효과가 있다. 이에 따라, 측벽콘택을 균일하게 형성할 수 있다.
또한, 본 발명은 벌브 형태의 측벽콘택을 형성하므로써 보다 더 넓은 면적을 갖고 콘택물질을 형성할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a 내지 도 4e는 본 발명의 실시에에 따른 콘택영역 형성 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.
도 2를 참조하면, 기판(21) 상에 복수의 활성영역(25)이 형성된다. 복수의 활성영역(25)이 트렌치(24)에 의해 분리되어 형성된다. 각 활성영역(25)의 폭은 모두 동일하다. 활성영역(25)의 상부에는 패드막패턴(22)과 하드마스크막패턴(23)이 적층되어 있다.
활성영역(25)의 표면에는 절연막이 형성된다. 절연막은 제1라이너막(26), 제2라이너막(27) 및 제3라이너막(28)을 포함한다. 제1라이너막(26)은 활성영역(25)의 양쪽 측벽 및 기판(21) 표면에 형성된다. 제2라이너막(27)과 제3라이너막(28)은 제1라이너막(26)의 일부 표면에 형성된다.
제2라이너막(27)과 제3라이너막(28) 사이의 활성영역(25)의 측벽에는 측벽콘택(30A, 30B)이 형성된다. 측벽콘택(30A, 30B)은 벌브형태를 갖는다. 바람직하게, 측벽콘택(30A, 30B)은 이웃하는 활성영역(25)의 서로 대향하는 측벽에 형성된다.
트렌치(24)에 매립되며 어느 하나의 활성영역(25)에 연결되는 매립비트라인(32A, 32B)이 형성된다. 2개의 매립비트라인(32A, 32B) 사이에는 분리막(36)이 형성된다. 분리막(36)은 산화막, 질화막 등의 절연막을 포함한다.
각각의 매립비트라인(32A, 32B)과 활성영역(25) 사이에는 배리어막(31)과 오믹콘택(34A, 34B)이 형성된다. 배리어막(31)은 티타늄막과 티타늄질화막이 적층된다. 오믹콘택(34A, 34B)은 티타늄실리사이드를 포함한다.
상술한 바에 따르면, 본 발명의 실시예에 따른 반도체장치는 트렌치(24)에 의해 분리되는 활성영역(25)의 서로 마주보는 측벽 일부에 대칭 형태로 벌브형태의 측벽콘택(30A, 30B)이 형성된다. 매립비트라인(32A, 32B)또한 대칭 형태로 형성된다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 패드막패턴(22)과 하드마스크막패턴(23)을 형성한다. 기판(21)은 실리콘 기판을 포함한다. 패드막패턴(22)은 산화막을 포함한다. 하드마스크막패턴(23)은 질화막(Nitride)을 포함한다. 하드마스크막패턴(23)은 질화막, 산화막(Oxide), 카본막(Carbon layer) 및 실리콘산화질화막(SiON)의 순서로 적층될 수 있다. 하드마스크막패턴(23)과 패드막패턴(22)은 감광막패턴(도시 생략)을 식각장벽으로 이용하여 형성한다. 감광막패턴은 라인-스페이스 형태(Line-Space type)로 패터닝되어 있다. 감광막패턴은 BBL 마스크(Buried BitLine Mask)라고도 일컫는다. 패드막패턴(22)을 형성한 이후에 감광막패턴을 스트립한다.
이어서, 하드마스크막패턴(23)을 식각장벽으로 하여 기판(21)을 일정 깊이 식각한다. 이에 따라 트렌치(24)가 형성된다. 트렌치(24)에 의해 서로 분리되는 복수의 활성영역(25)이 형성된다. 결국, 기판(21) 상에 복수의 활성영역(25)이 형성되고, 활성영역(25)들은 트렌치(24)에 의해 서로 분리된다. 활성영역(25)은 제1측벽(W1)과 제2측벽(W2)을 포함한다.
활성영역(25)은 라인 패턴이고, 트렌치(24)는 스페이스 패턴이다. 각 활성영역(25)의 폭은 모두 동일하다.
상술한 바에 따르면, 복수의 활성영역(25)은 트렌치(24)에 의해 분리된다.
트렌치(24)를 형성하기 위한 식각 공정은 비등방성식각(Anisotropic Etch)을 이용한다. 기판(21)이 실리콘기판을 포함하므로, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
도 3b에 도시된 바와 같이, 활성영역(25)의 양쪽 측벽, 활성영역(25) 사이의 트렌치(24) 표면 및 하드마스크막패턴(23)의 측벽 상에 절연막을 형성한다. 절연막은 제1라이너막(26), 제2라이너막(27) 및 제3라이너막(28)을 포함한다. 제1라이너막(26)은 활성영역(25)의 양쪽 측벽 및 기판(21) 표면에 형성된다. 제2라이너막(27)과 제3라이너막(28)은 제1라이너막(26)의 일부 표면에 형성된다.
제2라이너막(27)과 제3라이너막(28) 사이에는 콘택영역(29A, 29B)이 형성된다. 콘택영역(29A, 29B)은 이웃하는 활성영역(25)의 측벽에 형성된 제1라이너막(26)의 일부를 선택적으로 노출시키는 구조이다. 콘택영역(29A, 29B)은 라인 형태이다. 즉, 콘택영역(29A, 29B)은 활성영역(25)의 연장 방향을 따라 라인형태로 오픈된다.
상술한 절연막에 의해 활성영역(25)의 측벽에 형성된 제1라이너막(26)의 일부를 노출시키는 콘택영역(29A, 29B)이 제공된다. 바람직하게, 콘택영역(29A, 29B)은 이웃하는 활성영역(25)의 서로 대향하는 측벽에 형성된다.
콘택영역(29A, 29B)의 형성 방법은 후술하는 도 4a 내지 도 4e를 참조하기로 한다.
도 3c에 도시된 바와 같이, 콘택영역(29A, 29B)에 의해 노출된 제1라이너막(26)을 식각한다. 제1라이너막(26)이 산화막을 포함하므로, HF 또는 BOE 용액을 이용한다.
연속해서, 활성영역(25)의 측벽을 등방성식각한다. 이에 따라, 측벽콘택(30A, 30B)이 형성된다. 측벽콘택(30A, 30B)은 제1측벽콘택(30A)과 제2측벽콘택(30B)을 포함한다. 제1측벽콘택(30A)은 이웃하는 활성영역(25) 중 어느 하나의 활성영역(25)의 측벽 일부에 형성되고, 제2측벽콘택(30B)은 이웃하는 활성영역(25) 중 다른 하나의 활성영역(25)의 측벽 일부에 형성된다.
이와 같이, 제1측벽콘택(30A)과 제2측벽콘택(30B)은 이웃하는 활성영역(25)의 서로 대향하는 측벽에 형성된다.
제1측벽콘택(30A)과 제2측벽콘택(30B)은 벌브 형태(Bulb type)를 갖는다. 이를 위해 등방성식각을 적용하며, 활성영역(25)이 실리콘기판을 포함하므로, 실리콘에 대해 등방성식각을 실시한다. 등방성식각시 질화막 재질인 제2라이너막(27)과 제3라이너막(28)은 식각장벽 역할을 한다.
예를 들어, 등방성식각은 N2, HBr, He 및 Cl2의 혼합가스를 이용한다. 등방성 식각에 의해 측면 깊이가 깊어진다.
도 3d에 도시된 바와 같이, 제1 및 제2측벽콘택(30A, 30B)을 포함한 전면에 배리어막(31)을 형성한다. 배리어막(31)을 티타늄함유막을 포함한다. 예컨대, 배리어막(31)은 티타늄막, 티타늄질화막(TiN)을 포함한다. 배리어막(31)은 CVD 또는 ALD를 이용하여 형성한다. 바람직하게, 배리어막(31)은 티타늄막과 티타늄질화막을 적층(Ti/TiN)하여 형성할 수 있다.
제1 및 제2측벽콘택(30A, 30B)의 벌브 형태에 의해 배리어막(31)의 증착면적이 넓어진다.
도 3e에 도시된 바와 같이, 배리어막(31) 상에 트렌치(24)를 갭필할때까지 도우프드막(32)을 형성한다. 도우프드막(32)은 도펀트가 도핑되어 있다. 예를 들어, 도우프드막(32)은 도우프드폴리실리콘막(Doped polysilicon)을 포함한다. 도우프드막(32)에 도핑되어 있는 도펀트는 인(Phosphorous; P) 등의 N형 도펀트를 포함할 수 있다. 도우프드막(32)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성할 수 있다.
이어서, 하드마스크막패턴(23)의 표면이 드러나도록 도우프드막(32)을 평탄화한다.
이어서, 어닐(33)을 실시한다. 이때, 배리어막(31)과 활성영역(25)의 접촉계면에서 실리사이드 반응이 일어난다. 따라서, 배리어막(31)과 활성영역(25)의 계면에 오믹콘택(34A, 34B)이 형성된다. 오믹콘택(34A, 34B)은 티타늄실리사이드를 포함한다.
도 3f에 도시된 바와 같이, 비트라인분리마스크(34)를 형성한 후, 비트라인분리마스크(34)를 식각장벽으로 도우프드막(32)을 식각한다. 이에 따라, 분리트렌치(35)가 형성되며, 분리트렌치(35)에 의해 매립비트라인(32A, 32B)이 형성된다. 매립비트라인(32A, 32B)은 제1매립비트라인(32A)과 제2매립비트라인(32B)을 포함한다. 제1매립비트라인(32A)과 제2매립비트라인(32B)은 분리트렌치(35)에 의해 서로 분리된다. 제1매립비트라인(32A)은 이웃하는 활성영역(25) 중 어느 하나의 활성영역(25)에 연결된다. 제2매립비트라인(32B)은 이웃하는 활성영역(25) 중 다른 하나의 활성영역(25)에 연결된다. 분리트렌치(35) 형성시 트렌치 바닥의 배리어막(32)까지 식각한다(도면부호 'B' 참조). 이로써, 이웃하는 매립비트라인(32A, 32B)을 전기적으로 분리시킨다.
이와 같이, 제1매립비트라인(32A)과 제2매립비트라인(32B)은 이웃하는 활성영역(25)에 각각 연결된다.
다른 실시예에서, 도우프드막을 제거한 후에 텅스텐 등의 금속막을 이용하여 트렌치를 매립한 후 비트라인분리마스크 및 식각 공정을 진행할 수 있다. 이에 따라, 제1 및 제2매립비트라인(32A, 32B)은 금속막으로 형성된다.
도 3g에 도시된 바와 같이, 비트라인분리마스크(34)를 제거한 후, 분리트렌치(35) 내부에 분리막(36)을 매립한다. 분리막(36)은 산화막, 질화막을 포함한다. 이와 같은 분리막(36)에 의해 트렌치(24)가 2개의 트렌치로 분할된다.
상술한 바에 따르면, 트렌치(24) 내부에는 제1매립비트라인(32A)과 제2매립비트라인(32B)이 이루어진 한 쌍의 매립비트라인이 형성된다. 한 쌍의 매립비트라인은 분리막(36)에 의해 서로 분리된다.
도 3h에 도시된 바와 같이, 에치백 공정을 이용하여 제1,2매립비트라인(32A, 32B)을 일정 깊이 리세스시킨다. 이에 따라, 제1,2매립비트라인(32A, 32B)은 트렌치(24)를 부분 매립하는 형태가 되며, 이웃하는 제1,2매립비트라인(32A, 32B) 사이에는 분리막(36)이 잔류한다. 제1,2매립비트라인(32A, 32B)을 리세스시킬 때, 배리어막(32)과 분리막(36)도 리세스시킨다.
도 4a 내지 도 4e는 본 발명의 실시에에 따른 콘택영역 형성 방법의 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 활성영역(25)을 포함한 기판(21)의 표면에 제1라이너막(Liner layer, 26)을 형성한다. 제1라이너막(26)은 산화막을 포함한다. 제1라이너막(26)은 측벽산화(Wall oxidation)을 통해 형성하다. 또한, 다른 실시예에서, 제1라이너막(26)은 화학기상증착법(CVD) 등의 증착법을 이용하여 전면에 형성할 수도 있다.
제1라이너막(26)을 포함한 전면에 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 화학기상증착법(CVD) 등의 증착법을 이용하여 형성할 수 있다.
제2라이너막(27) 상에 트렌치(24)를 갭필하는 제1희생막(41)을 형성한다. 제1희생막(41)은 후속 공정이 진행된 후에 제거되는 물질이다. 예를 들어, 제1희생막(41)은 언도우프드 폴리실리콘(Undoped polysilicon)을 포함한다. 언도우프드 폴리실리콘을 사용하므로써 트렌치(24)에 대한 갭필이 우수하다.
도 4b에 도시된 바와 같이, 제1희생막(41)을 평탄화한다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 포함한다. 화학적기계적연마는 하드마스크막패턴(23)이 노출될때까지 진행한다. 이에 따라, 화학적기계적연마(CMP) 진행시 하드마스크막패턴(23) 상의 제2라이너막(27)도 제거된다.
이어서, 제1희생막(41)을 일정 깊이 리세스시킨다. 이에 따라, 트렌치(24) 내부에는 제1희생막패턴(41A)이 일정 높이를 갖고 잔류하는 제1리세스(101)가 형성된다. 제1희생막패턴(41A)을 형성하기 위해 습식식각을 적용할 수 있다.
도 4c에 도시된 바와 같이, 제1희생막패턴(41A)에 의해 노출된 제2라이너막(27)을 선택적으로 제거한다. 이에 따라, 제2라이너막(27)은 제1희생막패턴(41A)과 동일한 높이를 갖고 잔류한다. 제2라이너막(27)을 선택적으로 제거하기 위해 습식식각을 적용할 수 있다.
도 4d에 도시된 바와 같이, 제2희생막패턴(42A)을 형성한다. 제2희생막패턴(42A)은 트렌치(24) 내부의 제1희생막패턴(41A) 상에 일정 높이를 갖고 리세스되어 형성된다. 제2희생막패턴(42A)의 상부에 제2리세스(102)가 형성된다. 제2희생막패턴(42A)을 형성하기 위해 제1희생막패턴(41A) 상부의 제1리세스(101)를 갭필할때까지 언도우프드 폴리실리콘막(Undoped polysilicon)을 형성한 후 에치백공정을 실시한다. 제2희생막패턴(42A), 제1희생막패턴(41A)은 모두 언도우프드 폴리실리콘막을 포함한다.
이어서, 제2희생막패턴(42A)을 포함한 전면에 제3라이너막(28)을 형성한다. 제3라이너막(28)은 실리콘질화막 등의 질화막을 포함한다. 제3라이너막(28)을 선택적으로 식각한다. 이에 따라, 스페이서(Spacer) 형태를 갖고 제3라이너막(28)이 잔류한다.
도 4e에 도시된 바와 같이, 제2희생막패턴(42A)과 제1희생막패턴(41A)을 선택적으로 제거한다. 이에 따라 제2라이너막(27)과 제3라이너막(28) 사이에 콘택영역(29A, 29B)이 형성된다. 콘택영역(29A, 29B)은 이웃하는 활성영역(25)의 서로 대향하는 측벽에 형성된 제1라이너막(26)을 일부 오픈시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 패드막패턴
23 : 하드마스크막패턴 24 : 트렌치
25 : 활성영역 26 : 제1라이너막
27 : 제2라이너막 28 : 제3라이너막
29A, 29B : 콘택영역 30A, 30B : 측벽콘택
31 : 배리어막 32A, 32B : 매립비트라인

Claims (13)

  1. 어느 하나의 측벽에 벌브 형태의 측벽콘택을 갖는 활성영역;
    상기 측벽콘택의 표면에 형성된 오믹콘택; 및
    상기 오믹콘택을 통해 상기 활성영역과 연결되는 비트라인
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 오믹콘택은 금속실리사이드를 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 비트라인은 금속 또는 폴리실리콘을 포함하는 반도체장치.
  4. 서로 대향하는 측벽에 벌브 형태의 측벽콘택을 갖고 트렌치에 의해 분리된 복수의 활성영역;
    상기 측벽콘택의 표면에 형성된 오믹콘택;
    상기 트렌치 내부를 분할하는 분리막; 및
    상기 분리막을 사이에 두고 상기 트렌치에 매립되며 상기 오믹콘택을 통해 각각의 상기 활성영역과 연결되는 복수의 매립비트라인
    을 포함하는 반도체장치.
  5. 제4항에 있어서,
    상기 오믹콘택은 금속실리사이드를 포함하는 반도체장치.
  6. 제4항에 있어서,
    상기 비트라인은 금속 또는 폴리실리콘을 포함하는 반도체장치.
  7. 제4항에 있어서,
    상기 분리막은 절연막을 포함하는 반도체장치.
  8. 제4항에 있어서,
    상기 매립비트라인과 상기 활성영역의 절연을 위해 상기 측벽콘택을 제외한 나머지 상기 활성영역의 측벽 및 트렌치의 바닥에 형성된 라이너막을 더 포함하는 반도체장치.
  9. 기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 복수의 활성영역의 서로 대향하는 측벽에 벌브 형태의 측벽콘택을 형성하는 단계;
    상기 측벽콘택에 오믹콘택을 형성하는 단계;
    상기 오믹콘택을 통해 각각의 상기 활성영역에 연결되며 상기 트렌치에 매립되는 매립비트라인을 형성하는 단계;
    상기 매립비트라인을 분할하는 분리트렌치를 형성하는 단계; 및
    상기 분리트렌치를 매립하는 분리막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 벌브 형태의 측벽콘택을 형성하는 단계는,
    상기 복수의 활성영역의 서로 대향하는 측벽을 등방성식각하여 형성하는 반도체장치 제조 방법.

  11. 제9항에 있어서,
    상기 오믹콘택을 형성하는 단계는,
    상기 측벽콘택을 포함한 전면에 티타늄질화막을 형성하는 단계;
    상기 배리어막 상에 상기 트렌치를 갭필하는 도우프드 폴리실리콘막을 형성하는 단계; 및
    어닐을 실시하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제9항에 있어서,
    상기 벌브 형태의 측벽콘택을 형성하는 단계는,
    상기 활성영역 및 트렌치의 표면을 덮는 제1라이너막을 형성하는 단계;
    상기 제1라이너막 상에 제2라이너막을 형성하는 단계;
    상기 제2라이너막 상에 상기 트렌치를 갭필하는 제1희생막을 형성하는 단계;
    상기 제1희생막을 일정 깊이 리세스시켜 제1리세스를 형성하는 단계;
    상기 제1리세스에 노출된 상기 제2라이너막을 제거하는 단계;
    상기 제1리세스를 갭필하는 제2희생막을 형성하는 단계;
    상기 제2희생막을 일정 깊이 리세스시켜 제2리세스를 형성하는 단계;
    상기 제1라이너막의 표면을 덮는 제3라이너막을 형성하는 단계;
    상기 제2희생막과 제1희생막을 제거하는 단계;
    상기 제3라이너막과 제2라이너막 사이에 노출된 제1라이너막을 선택적으로 제거하여 상기 복수의 활성영역의 서로 대향하는 측벽 일부를 동시에 노출시키는 단계; 및
    상기 노출된 측벽 일부를 등방성식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 제2라이너막과 제3라이너막은 질화막으로 형성하고, 상기 제1라이너막은 산화막으로 형성하는 반도체장치 제조 방법.
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