KR101213931B1 - 수직형 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 수직형 반도체 소자 및 그 제조 방법을 개시한다. 본 발명의 수직형 반도체 소자는 인접한 제 1 필라와 제 2 필라, 제 1 필라의 제 1 측벽 하부에 형성된 제 1 비트라인콘택, 제 1 측벽과 마주보는 제 2 필라의 제 2 측벽 하부에 형성된 제 2 비트라인콘택, 제 1 비트라인콘택과 제 2 비트라인콘택에 공통 연결된 비트라인 및 비트라인에 교차되게 제 1 필라와 제 2 필라의 양측에 형성된 게이트를 포함한다.

Description

수직형 반도체 소자 및 그 제조 방법{Vertical type semiconductor and method of the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 4F2의 수직 셀 구조에서 매립 비트라인의 양측에 비트라인콘택을 형성하여 매립 비트라인 양측의 수직 셀들이 매립 비트라인을 공유하여 사용할 수 있도록 함으로써 수직 셀 트랜지스터의 제조 공정을 단순화시킬 수 있는 수직형 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있다. 그런데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5～2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있다.
4F2 셀아키텍쳐를 구성하기 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 기둥 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다.
이러한 4F2 셀아키텍쳐에서는 도 1에서와 같이 매립 비트라인(BBL)의 일측에만 비트라인콘택(OSC:One Side Contact)이 형성되어 필라 하부의 비트라인 접합영역과 연결된다.
그런데 이처럼 매립 비트라인(BBL)의 일 측에만 비트라인콘택(OSC)을 형성하기 위해서는 고난이도의 공정들이 필요하며, 공정상의 불균일성으로 인해 콘택(OSC)을 안정적으로 형성하기가 어려운 문제가 있다.
본 발명은 수직형 반도체 소자의 구조를 개선하여 보다 용이하면서도 안정적으로 수직형 반도체 소자를 제조할 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 수직형 반도체 소자는 인접한 제 1 필라와 제 2 필라, 상기 제 1 필라의 제 1 측벽 하부에 형성된 제 1 비트라인콘택, 상기 제 1 측벽과 마주보는 상기 제 2 필라의 제 2 측벽 하부에 형성된 제 2 비트라인콘택, 상기 제 1 비트라인콘택 및 상기 제 2 비트라인콘택에 공통 연결된 비트라인 및 상기 비트라인에 교차되게 상기 제 1 필라와 상기 제 2 필라의 양측에 형성된 게이트를 포함한다.
본 발명의 수직형 반도체 소자는 상기 제 1 필라 및 상기 제 2 필라의 양측에 서로 다른 두께로 형성된 게이트 산화막을 더 포함한다.
바람직하게는, 상기 게이트 산화막은 상기 제 1 필라와 제 1 게이트 사이에 형성된 제 1 게이트 산화막 및 상기 제 1 필라와 제 2 게이트 사이에 형성된 제 2 게이트 산화막을 포함하되, 상기 제 2 게이트 산화막은 상기 제 2 게이트에 전원이 인가되어도 상기 제 1 필라에 채널이 형성되지 못하도록 하는 두께로 형성될 수 있다.
바람직하게는, 상기 게이트 산화막은 상기 제 2 필라와 제 1 게이트 사이에 형성된 제 3 게이트 산화막 및 상기 제 2 필라와 제 2 게이트 사이에 형성된 제 4 게이트 산화막을 포함하되, 상기 제 3 게이트 산화막은 상기 제 1 게이트에 전원이 인가되어도 상기 제 2 필라에 채널이 형성되지 못하도록 하는 두께로 형성될 수 있다.
본 발명의 수직형 반도체 소자는 상기 비트라인과 나란하게 상기 제 1 필라의 제 2 측벽 및 상기 제 2 필라의 제 1 측벽에 형성되는 더미 비트라인을 더 포함한다.
본 발명의 다른 실시 예에 따른 수직형 반도체 소자는 인접한 제 1 필라와 제 2 필라, 상기 제 1 필라와 상기 제 2 필라의 양측에 형성된 게이트 및 상기 게이트와 교차되게 상기 제 1 필라와 상기 제 2 필라 사이에 형성되며 상기 제 1 필라와 상기 제 2 필라에 공통 연결된 비트라인을 포함한다.
본 발명의 수직형 반도체 소자는 상기 비트라인의 양 측벽에 형성되어 상기 제 1 필라와 상기 제 2 필라 하부의 비트라인 접합영역에 연결되는 비트라인콘택을 더 포함할 수 있다.
바람직하게는, 상기 게이트는 상기 제 1 필라와 상기 제 2 필라의 일측에 형성된 제 1 게이트 및 상기 제 1 게이트와 나란하게 상기 제 1 필라와 상기 제 2 필라의 타측에 형성된 제 2 게이트를 포함할 수 있다.
본 발명의 수직형 반도체 소자는 상기 제 1 필라 및 상기 제 2 필라의 양측에 서로 다른 두께로 형성된 게이트 산화막을 더 포함한다.
바람직하게는, 상기 제 1 게이트와 상기 제 2 필라 사이의 게이트 산화막이 상기 제 1 게이트와 상기 제 1 필라 사이의 게이트 산화막 보다 두껍게 형성되며, 상기 제 2 게이트와 상기 제 1 필라 사이의 게이트 산화막이 상기 제 2 게이트와 상기 제 2 필라 사이의 게이트 산화막 보다 두껍게 형성될 수 있다.
본 발명의 수직형 반도체 소자는 상기 비트라인과 나란하게 상기 제 1 필라와 상기 제 2 필라의 외측에 형성되는 더미 비트라인을 더 포함한다.
본 발명의 일 실시 예에 따른 수직형 반도체 소자의 제조 방법은 반도체 기판을 식각하여 인접한 제 1 필라와 제 2 필라를 형성하는 단계, 상기 제 1 필라와 상기 제 2 필라의 양측에 게이트를 형성하는 단계 및 상기 수직 게이트와 교차되게 상기 제 1 필라와 상기 제 2 필라 사이에 상기 제 1 필라와 상기 제 2 필라에 공통 연결되는 비트라인을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 비트라인을 형성하는 단계는 반도체 기판을 식각하여 라인 형태의 필라를 형성하는 단계, 상기 라인 형태의 필라에서 마주보는 양 측벽의 하부에 비트라인 접합영역을 형성하는 단계 및 상기 양 측벽의 비트라인 접합 영역에 공통 연결되도록 상기 양 측벽 사이에 도전막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 비트라인 접합영역을 형성하는 단계는 상기 마주보는 양 측벽 하부에 산화막을 형성하는 단계, 상기 산화막 상부의 노출된 상기 양 측벽 표면에 질화막을 형성하는 단계, 상기 산화막의 상부를 선택적으로 제거하여 반도체 기판을 노출시키는 단계 및 상기 노출된 반도체 기판에 불순물을 확산시키는 단계를 포함할 수 있다.
본 발명의 수직형 반도체 소자의 제조 방법은 불순물을 확산시키는 이전에 상기 노출된 실리콘 기판에 확산방지용 배리어막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 게이트를 형성하는 단계는 상기 제 1 필라와 상기 제 2 필라의 양측에 서로 다른 두께의 게이트 산화막을 형성하는 단계 및 상기 서로 다른 두께의 게이트 산화막 상에 도전막을 형성하는 단계를 포함할 수 있다. 이때, 상기 서로 다른 두께의 게이트 산화막을 형성하는 단계는 상기 제 1 필라와 상기 제 2 필라의 양측에 1차 게이트 산화막을 형성하는 단계, 상기 제 1 필라의 일측 및 상기 제 2 필라의 타측에 향성된 상기 제 1 게이트 산화막을 제거하는 단계 및 상기 제 1 필라와 상기 제 2 필라의 양측에 2차 게이트 산화막을 형성하는 단계를 포함할 수 있다.
본 발명은 매립 비트라인의 양측에 비트라인콘택을 형성하여 매립 비트라인 양측의 수직 셀들이 매립 비트라인을 공유하여 사용할 수 있도록 함으로써 수직 셀 트랜지스터의 제조 공정을 단순화시켜 보다 용이하면서도 안정적으로 수직형 반도체 소자를 제조할 수 있도록 해준다.
도 1은 매립 비트라인의 일측에만 비트라인콘택이 형성된 종래의 4F2 셀 구조를 보여주는 도면.
도 2는 본 발명의 일 실시 예에 따른 4F2 셀 구조를 갖는 수직형 반도체 소자의 구성을 보여주는 사시도.
도 3은 본 발명의 일 실시 예에 따른 4F2 셀 구조를 갖는 수직형 반도체 소자의 구성을 보여주는 평면도.
도 4 내지 도 10은 본 발명의 일 실시 예에 따른 수직형 반도체 소자를 형성하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 4F2 셀 구조를 갖는 수직형 반도체 소자의 구성을 보여주는 사시도이며, 도 3은 본 발명의 일 실시 예에 따른 4F2 셀 구조를 갖는 수직형 반도체 소자의 평면도이다.
본 실시 예에 따른 수직형 반도체 소자는 반도체 기판(10)이 식각되어 반도체 기판(10)으로부터 돌출되게 필라(12, 14)가 형성된다. 그리고, 인접한 두 필라(12, 14) 사이에는 필라(12, 14)에 공통 연결되는 매립 비트라인(16)이 형성되고, 필라(12, 14)의 반대편 측면에는 더미 매립 비트라인(18)이 형성된다.
즉, 인접한 두 필라(12, 14) 사이에 형성된 비트라인(16)은 양측에 비트라인콘택(16a, 16b)이 형성되어 인접한 두 필라(12, 14)의 비트라인 접합영역(미도시)에 공통 연결된다. 즉, 도 1과 같은 종래의 수직형 반도체 소자는 매립 비트라인의 일측에만 비트라인콘택이 형성되는 OSC(One Side Contact) 구조를 가졌으나, 본 실시 예에 따른 수직형 반도체 소자는 매립 비트라인의 양측에 비트라인콘택이 형성되는 BSC(Both Side Contact) 구조를 갖는다.
반면에, 두 필라(12, 14)의 반대편 측면에 형성된 더미 매립 비트라인(18)은 어떠한 필라와도 연결되지 않는다. 즉, 본 실시 예에서는 양측의 필라(수직 셀)에 공유되는 매립 비트라인(16)과 어떠한 수직 셀에도 연결되지 않는 더미 매립 비트라인(18)이 교번되게 형성된다.
매립 비트라인(16)과 더미 매립 비트라인(18)의 상부에는 매립 비트라인(16)과 더미 매립 비트라인(18)에 교차되게 필라(12, 14)의 양측에 수직 게이트(24, 26)가 형성된다.
이때, 필라(12, 14)의 양측에 형성된 수직 게이트(24, 26)는 각각 서로 분리된 별개의 워드라인으로, 각 필라(12, 14)는 자신의 양측에 형성된 수직 게이트(24, 26) 중 어느 하나에 의해서만 채널 형성이 제어된다. 즉, 매립 비트라인(16)의 양측에 형성된 필라(12, 14) 중 하나(12)는 필라(12, 14)의 일 측에 형성된 수직 게이트(24)에 의해 채널이 형성되며, 다른 하나(14)는 필라(12, 14)의 타측(반대측)에 형성된 수직 게이트(26)에 의해 채널이 형성된다.
따라서, 수직 게이트를 따라 형성된 일련의 필라들 중 예컨대 홀수 번째에 위치한 필라들은 수직 게이트(24)에 의해 채널 형성이 제어되고, 짝수 번째에 위치한 필라들은 수직 게이트(26)에 의해 채널 형성이 제어된다.
본 실시 예에서와 같이, 필라(12, 14)의 양측에 서로 다른 수직 게이트(24, 26)를 형성하여 두 필라(12, 14)에 동시에 채널이 형성되지 않도록 하는 이유는 매립 비트라인(16)이 두 필라(12, 14)에 공유되기 때문이다.
이처럼, 인접한 필라들(12, 14)의 채널 형성이 자신들의 양측에 형성된 두 수직 게이트(24, 26)에 의해 각각 제어되도록 하기 위해 각 필라(12, 14)와 수직 게이트(24, 26) 사이의 게이트 산화막(20, 22)의 두께를 달리한다.
예컨대, 필라(12)와 수직 게이트(24) 사이에는 얇은 두께의 게이트 산화막(20)을 형성하여 수직 게이트(24)에 인가된 전원에 의해 필라(12)에 채널이 형성될 수 있도록 하는 반면에, 필라(12)와 수직 게이트(26) 사이에는 두꺼운 게이트 산화막(22)을 형성하여 수직 게이트(26)에 인가된 전원에 의해 필라(12)에 채널이 형성되지 않도록 한다. 이때, 필라(12)와 수직 게이트(24) 사이의 게이트 산화막(20)은 대략 55 ～ 60 Å 정도의 두께로 형성되며, 필라(12)와 수직 게이트(26) 사이의 게이트 산화막(22)는 대략 80 ～ 150 Å 정도의 두께로 형성될 수 있다.
한편, 필라(14)와 수직 게이트들(24, 26) 사이의 게이트 산화막(20, 22)은 이와 반대로 형성된다.
즉, 필라(14)와 수직 게이트(24) 사이의 게이트 산화막(22)은 수직 게이트(24)에 인가된 전원에 의해 필라(14)에 채널이 형성되지 않도록 두껍게 형성되는 반면에, 필라(14)와 수직 게이트(26) 사이의 게이트 산화막(20)은 수직 게이트(26)에 인가된 전원에 의해 필라(14)에 채널이 형성되도록 얇게 형성된다.
도 4 내지 도 10은 본 발명의 일 실시 예에 따른 수직형 반도체 소자를 형성하기 위한 공정 단면도들로, (a)는 도 3에서 X-X'의 선을 따라 절단된 단면의 모습을 보여주며 (b)는 도 3에서 Y-Y'의 선을 따라 절단된 단면의 모습을 보여주는 도면이다.
도 4를 참조하면, 반도체 기판(100) 상에 비트라인이 형성될 영역을 정의하는 하드 마스크 패턴(110)을 형성한다. 이때, 하드 마스크 패턴(110)은 하드 마스크 물질층과 반사 방지막을 포함할 수 있다. 그리고, 하드 마스크 물질층은 질화막과 비정질 탄소층(ACL)의 적층막을 포함할 수 있으며, 반사 방지막은 실리콘 산화 질화막(SiON)을 포함할 수 있다.
다음에, 하드 마스크 패턴(110)을 식각 마스크로 반도체 기판(100)을 일정 깊이 식각하여 라인 형태의 필라(102a, 120b)를 형성한다.
다음에, 필라(102a, 120b)를 포함한 반도체 기판(100) 상부에 절연막(120)을 형성하고, 필라(102a, 120b) 사이가 매립되도록 절연막(120) 상부에 도전막(130)을 형성한다. 이때, 절연막(120)은 산화막(LPTEOS)을 포함할 수 있으며, 도전막(130)은 폴리 실리콘막을 포함할 수 있다.
도 5를 참조하면, 도전막(130)을 일정 깊이만큼 에치백하여 필라(102a, 120b) 사이의 트렌치 하부에 도전막(130)이 남도록 한다. 이때, 도전막(130) 상부의 필라(102) 측벽에 형성된 절연막(120)은 에치백 공정시 도전막(130)과 함께 제거될 수 있다. 도전막(130)이 식각되는 양은 후속 공정에서 형성될 비트라인콘택(미도시)의 위치에 따라 달라질 수 있다.
다음에, 기판 전면에 걸쳐 절연막(140)을 형성한다. 이때, 절연막(140)은 질화막을 포함할 수 있다.
도 6을 참조하면, 절연막(140)을 에치백하여 필라(102)의 양 측벽 상에 스페이서 형태로 남겨두고, 하드 마스크 패턴(110)의 상면과 도전막(130)의 상면을 노출시킨다.
다음에, 노출된 도전막(130) 중 매립 비트라인이 형성될 영역의 도전막(130a) 만 일정 깊이(D1)만큼 더 식각하여 절연막(120)의 상부를 노출시킨다. 즉, 필라(102a, 102b)의 마주보는 측벽 사이의 도전막(130a) 만 일정 깊이(D1)만큼 더 식각하고 그 반대편 측벽에 형성된 도전막(130b)(더미 매립 비트라인이 형성될 영역의 도전막)은 식각되지 않도록 한다.
도 7을 참조하면, 노출된 절연막(120)을 제거하여 필라(120a, 120b)의 마주보는 두 측벽 하부에 비트라인 콘택영역을 형성한다.
다음에, 도전막(130a, 130b)을 제거한 후 기판 전면에 확산방지용 배리어막(150)을 형성한다. 배리어막(150)은 Ti/TiN 막을 포함할 수 있다. 이러한 배리어막(150)은 후속 공정에서 비트라인 접합영역을 형성시 비트라인 접합영역이 너무 깊게 형성되는 것을 방지함으로써 바디 플로팅 효과(body floating effect)가 발생되는 문제를 방지하기 위함이다.
다음에, 필라(120a, 120b) 사이가 매립되도록 도전막(160)을 형성한다. 이때, 도전막(160)은 도핑된 폴리 실리콘막을 포함할 수 있다. 예컨대, 도전막(160)은 도펀트로서 인이 도핑된 폴리 실리콘막을 포함할 수 있다.
다음에, 도전막(160)에 대한 열처리(anneal) 공정을 수행하여 도전막(160)에 도핑된 불순물을 필라(102a, 102b)로 확산시킴으로써 필라(102a, 102b) 하부에 비트라인 접합영역(170)을 형성한다.
도 8을 참조하면, 도전막(160)을 에치백하여 제거한다. 이어서, 필라(102a, 102b) 사이가 매립되도록 기판 전면에 비트라인용 도전막(미도시)을 형성한 후 비트라인용 도전막 및 배리어막(150)을 일정 깊이만큼 제거하여 매립 비트라인(180) 및 더미 매립 비트라인(190)을 형성한다. 이때, 매립 비트라인(180)은 양측에 비트라인콘택(180a, 180b)이 형성됨으로써 마주보는 양 측벽 하부의 비트라인 접합영역(170)에 공통 연결된다. 그리고, 더미 매립 비트라인(190)은 어떠한 비트라인 접합영역과도 연결되지 않는다. 비트라인용 도전막은 금속막을 포함하며, 이러한 금속막으로 텅스텐이 사용될 수 있다.
다음에, 비트라인(180, 190)을 포함한 기판 전면에 스페이서 절연막(200)을 형성하고 스페이서 절연막(200) 상에 층간 절연막(210)과 하드 마스크층(220)을 순차적으로 형성한다. 이때, 스페이서 절연막(200)은 질화막을 포함할 수 있다.
도 9를 참조하면, 하드 마스크층(220) 상에 수직 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 하드 마스크층(220)을 식각하여 하드 마스크 패턴(222)을 형성한다.
다음에, 하드 마스크 패턴(222)을 식각 마스크로 스페이서 절연막(200), 하드 마스크 패턴(110) 및 필라(102a, 102b)를 식각하여 트렌치 T를 형성한다. 이러한 트렌치 T는 라인 형태의 필라(102a) 상부를 분리시켜 사각 기둥 형태의 필라(104)를 형성한다.
다음에, 트렌치 T에 의해 노출된 실리콘 기판 표면에 1차 게이트 산화막(232)을 형성한다. 이어서, 필라(104) 양측 중 일측을 일정 폭만큼 오픈시키는 마스크를 이용하여 필라(104)의 일측에 형성된 1차 게이트 산화막(232)을 제거한다.
다음에, 잔류하는 1차 게이트 산화막(232) 및 1차 게이트 산화막(232)이 제거된 기판 표면에 2차 게이트 산화막(234)을 형성한다. 따라서, 필라(104)의 일측에는 1차 게이트 산화막(232)과 2차 게이트 산화막(234)이 적층된 두꺼운 게이트 산화막이 형성되고, 다른 일측에는 2차 게이트 산화막(234) 만이 형성된 얇은 게이트 산화막이 형성된다.
이때, 2차 게이트 산화막(234)은 게이트 전압에 의해 필라(104)에 채널이 정상적으로 형성될 수 있는 정도의 두께로 형성된다. 그리고, 1차 게이트 산화막(232)은 1차 게이트 산화막(232)과 2차 게이트 산화막(234)이 적층되었을 때 게이트 전압에 의해 필라(104)에 채널이 형성되지 못할 정도의 두께로 형성된다. 예컨대, 1차 게이트 산화막(232)은 20 ～ 95 Å 정도의 두께로 형성되며, 2차 게이트 산화막(234)은 55 ～ 60 Å 정도의 두께로 형성될 수 있다.
이러한 서로 다른 두께의 게이트 산화막은 도 3에서와 같이 인접한 필라들에 교번되게 적용된다.
도 10을 참조하면, 2차 게이트 산화막(234) 상부에 게이트용 도전막(미도시)을 형성한 후 이를 소자분리시킴으로써 비트라인(180, 190)과 교차되게 필라(104) 양측에 수직 게이트(240, 250)를 형성한다. 이때, 게이트용 도전막은 금속막을 포함하며, 이러한 금속막으로 텅스텐이 사용될 수 있다.
다음에 수직 게이트(240, 250)를 포함한 기판 전체에 층간 절연막(미도시)을 형성한다. 이후의 공정은 종래의 수직형 반도체 소자 형성 방법과 동일한 방법이 적용될 수 있다.
상술한 실시 예는 본 발명의 예시를 목적으로 한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10 : 반도체 기판 12, 14 : 필라
16 : 매립 비트라인 16a, 16b : 비트라인콘택
18 : 더미 매립 비트라인 20, 22 : 게이트 산화막
24, 26 : 수직 게이트

Claims (18)

  1. 인접한 제 1 필라와 제 2 필라;
    상기 제 1 필라의 제 1 측벽 하부에 형성된 제 1 비트라인콘택;
    상기 제 1 측벽과 마주보는 상기 제 2 필라의 제 2 측벽 하부에 형성된 제 2 비트라인콘택;
    상기 제 1 비트라인콘택 및 상기 제 2 비트라인콘택에 공통 연결된 비트라인; 및
    상기 비트라인에 교차되게 상기 제 1 필라와 상기 제 2 필라의 양측에 형성된 게이트를 포함하는 수직형 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 필라 및 상기 제 2 필라의 양측에 서로 다른 두께로 형성된 게이트 산화막을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  3. 제 2항에 있어서, 상기 게이트 산화막은
    상기 제 1 필라와 제 1 게이트 사이에 형성된 제 1 게이트 산화막; 및
    상기 제 1 필라와 제 2 게이트 사이에 형성된 제 2 게이트 산화막을 포함하되,
    상기 제 2 게이트 산화막은 상기 제 2 게이트에 전원이 인가되어도 상기 제 1 필라에 채널이 형성되지 못하도록 하는 두께로 형성되는 것을 특징으로 하는 수직형 반도체 소자.
  4. 제 2항에 있어서, 상기 게이트 산화막은
    상기 제 2 필라와 제 1 게이트 사이에 형성된 제 3 게이트 산화막; 및
    상기 제 2 필라와 제 2 게이트 사이에 형성된 제 4 게이트 산화막을 포함하되,
    상기 제 3 게이트 산화막은 상기 제 1 게이트에 전원이 인가되어도 상기 제 2 필라에 채널이 형성되지 못하도록 하는 두께로 형성되는 것을 특징으로 하는 수직형 반도체 소자.
  5. 제 1항에 있어서,
    상기 비트라인과 나란하게 상기 제 1 필라의 제 2 측벽 및 상기 제 2 필라의 제 1 측벽에 형성되는 더미 비트라인을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  6. 인접한 제 1 필라와 제 2 필라;
    상기 제 1 필라와 상기 제 2 필라의 양측에 형성된 게이트; 및
    상기 게이트와 교차되게 상기 제 1 필라와 상기 제 2 필라 사이에 형성되며 상기 제 1 필라와 상기 제 2 필라에 공통 연결된 비트라인을 포함하는 수직형 반도체 소자.
  7. 제 6항에 있어서,
    상기 비트라인의 양 측벽에 형성되어 상기 제 1 필라와 상기 제 2 필라 하부의 비트라인 접합영역에 연결되는 비트라인콘택을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  8. 제 6항에 있어서, 상기 게이트는
    상기 제 1 필라와 상기 제 2 필라의 일측에 형성된 제 1 게이트; 및
    상기 제 1 게이트와 나란하게 상기 제 1 필라와 상기 제 2 필라의 타측에 형성된 제 2 게이트를 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  9. 제 8항에 있어서,
    상기 제 1 필라 및 상기 제 2 필라의 양측에 서로 다른 두께로 형성된 게이트 산화막을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  10. 제 9항에 있어서,
    상기 제 1 게이트와 상기 제 2 필라 사이의 게이트 산화막이 상기 제 1 게이트와 상기 제 1 필라 사이의 게이트 산화막 보다 두껍게 형성되는 것을 특징으로 하는 수직형 반도체 소자.
  11. 제 9항에 있어서,
    상기 제 2 게이트와 상기 제 1 필라 사이의 게이트 산화막이 상기 제 2 게이트와 상기 제 2 필라 사이의 게이트 산화막 보다 두껍게 형성되는 것을 특징으로 하는 수직형 반도체 소자.
  12. 제 6항에 있어서,
    상기 비트라인과 나란하게 상기 제 1 필라와 상기 제 2 필라의 외측에 형성되는 더미 비트라인을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  13. 반도체 기판을 식각하여 인접한 제 1 필라와 제 2 필라를 형성하는 단계;
    상기 제 1 필라와 상기 제 2 필라의 양측에 게이트를 형성하는 단계; 및
    상기 게이트와 교차되게 상기 제 1 필라와 상기 제 2 필라 사이에 상기 제 1 필라와 상기 제 2 필라에 공통 연결되는 비트라인을 형성하는 단계를 포함하는 수직형 반도체 소자 제조 방법.
  14. 제 13항에 있어서, 상기 비트라인을 형성하는 단계는
    반도체 기판을 식각하여 라인 형태의 필라를 형성하는 단계;
    상기 라인 형태의 필라에서 마주보는 양 측벽의 하부에 비트라인 접합영역을 형성하는 단계; 및
    상기 양 측벽의 비트라인 접합 영역에 공통 연결되도록 상기 양 측벽 사이에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  15. 제 14항에 있어서, 상기 비트라인 접합영역을 형성하는 단계는
    상기 마주보는 양 측벽 하부에 산화막을 형성하는 단계;
    상기 산화막 상부의 노출된 상기 양 측벽 표면에 질화막을 형성하는 단계;
    상기 산화막의 상부를 선택적으로 제거하여 실리콘 기판의 노출시키는 단계; 및
    상기 노출된 실리콘 기판에 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  16. 제 15항에 있어서,
    불순물을 확산시키는 이전에 상기 노출된 실리콘 기판에 확산방지용 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  17. 제 13항에 있어서, 상기 게이트를 형성하는 단계는
    상기 제 1 필라와 상기 제 2 필라의 양측에 서로 다른 두께의 게이트 산화막을 형성하는 단계; 및
    상기 서로 다른 두께의 게이트 산화막 상에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  18. 제 17항에 있어서, 상기 서로 다른 두께의 게이트 산화막을 형성하는 단계는
    상기 제 1 필라와 상기 제 2 필라의 양측에 1차 게이트 산화막을 형성하는 단계;
    상기 제 1 필라의 일측 및 상기 제 2 필라의 타측에 향성된 상기 제 1 게이트 산화막을 제거하는 단계; 및
    상기 제 1 필라와 상기 제 2 필라의 양측에 2차 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
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