KR102563924B1 - 수직형 메모리 소자 - Google Patents

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Abstract

본 발명의 수직형 메모리 소자는 본 발명의 기술적 사상의 일 실시예에 의한 수직형 메모리 소자는 기판 상에 수직 방향으로 연장되어 형성된 채널층; 상기 기판 상의 상기 채널층의 일측에 형성되고, 제1 게이트 절연층 및 제1 대체 게이트 전극을 포함하는 그라운드 선택 트랜지스터; 상기 제1 대체 게이트 전극 상에 형성된 식각 제어층; 및 상기 식각 제어층 상에 층간 절연층에 의하여 분리되고, 제2 게이트 절연층 및 제2 대체 게이트 전극을 포함하는 메모리 셀을 구비한다.

Description

수직형 메모리 소자{Vertical type memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로서, 보다 상세하게는 수직형 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 소자의 집적도를 증가시킬 필요가 있다. 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 수직형 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성 있고 제조 공정이 용이한 수직형 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 수직형 메모리 소자는 기판 상에 수직 방향으로 연장되어 형성된 채널층; 상기 기판 상의 상기 채널층의 일측에 형성되고, 제1 게이트 절연층 및 제1 대체 게이트 전극을 포함하는 그라운드 선택 트랜지스터; 상기 제1 대체 게이트 전극 상에 형성된 식각 제어층; 및 상기 식각 제어층 상에 층간 절연층에 의하여 분리되고, 제2 게이트 절연층 및 제2 대체 게이트 전극을 포함하는 메모리 셀을 구비한다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 수직형 메모리 소자는 기판 상에 수직 방향으로 연장되어 형성된 채널층; 상기 채널층의 일측에 형성되고 상기 기판 상에 수직 방향으로 형성된 게이트 절연층; 상기 게이트 절연층의 일측에 상기 기판과 수평 방향으로 연장되어 형성되고 상기 기판과 수직 방향으로 제1 리브 홈에 의해 분리된 식각 제어층; 상기 식각 제어층의 하부에 상기 제1 리브 홈에 충진된 제1 대체 게이트 전극; 상기 기판과 수직 방향으로 상기 식각 제어층 상에 형성되고 복수개의 제2 리브 홈들에 의해 서로 분리된 복수개의 층간 절연층들; 및 상기 제2 리브 홈들에 충진된 제2 대체 게이트 전극을 포함한다.
본 발명의 수직형 메모리 소자는 기판 상에 형성된 식각 선택비를 가지는 2개의 식각 제어 물질층, 층간 절연 물질층 및 희생 물질층을 순차적으로 식각함으로써 채널홀로 이용되는 개구부를 형성한다. 본 발명의 수직형 메모리 소자는 식각 제어 물질층으로 인하여 기판을 노출하는 개구부를 신뢰성 있게 용이하게 형성할 수 있고, 이에 따라 기판 하부의 개구부 내에 선택적 에피택셜 성장법에 의한 실리콘 에피층을 형성하지 않을 수 있다.
또한, 본 발명의 수직형 메모리 소자는 기판 상에 형성된 식각 제어 물질층의 두께를 조절함으로써 그라운드 트랜지스터에 이용되는 제1 대체 게이트 전극의 두께(채널 길이)를 조절할 수 있고, 이에 따라 제1 대체 게이트 전극과 메모리 셀에 이용되는 제2 대체 게이트 전극의 두께를 다르게 할 수 있다.
더하여, 본 발명의 수직형 메모리 소자는 제1 대체 게이트 전극과 메모리 셀에 이용되는 제2 대체 게이트 전극의 두께를 동일하게 할 경우, 제1 대체 게이트 전극과 제2 대체 게이트 전극을 동시에 형성할 수 있어 제조 공정을 간단하게 할 수 있고, 소자 제조 비용을 줄일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자를 설명하기 위한 회로도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자의 요부 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자의 요부 단면도들이다.
도 4 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 20 및 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자를 설명하기 위한 개략적인 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자를 설명하기 위한 회로도이다.
구체적으로, 도 1은 수직형 메모리 소자(1100)의 메모리 셀 어레이(820)를 설명하기 위하여 도시한 것이다. 수직형 메모리 소자(1100)는 서로 직렬로 연결되는 n개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 그라운드 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 구비하는 단위 셀 스트링(S)들을 포함할 수 있다. 단위 셀 스트링들(string, S)은 n개의 비트 라인(bit line, BL1-BLn)과 그라운드 선택 라인(ground selecting line, GSL) 사이에서 병렬로 연결되어 있는 구조이다.
서로 직렬로 연결되는 n개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)의 게이트 단자(게이트 전극)는 그라운드 선택 라인(GSL)과 연결되고, 그라운드 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다.
한편, 스트링 선택 트랜지스터(SST)의 게이트 단자(게이트 전극)는 스트링 선택 라인(SSL)에 연결되고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도면에서는 서로 직렬로 연결되는 n개의 메모리 셀(MC1~MCn)에 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 그라운드 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLn)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가될 때, 비트 라인(BL1~BLn)을 통해 인가되는 신호가 서로 직렬로 연결된 n개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다.
또한, 스트링 선택 트랜지스터(SST)의 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n개의 메모리 셀(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자의 요부 단면도들이다.
구체적으로, 도 2a 및 도 2b의 수직형 메모리 소자(1100a, 1100b)는 도 1의 참조번호 10을 설명하기 위한 도면들이다. 특히, 도 2a 및 도 2b는 도 1의 그라운드 선택 트랜지스터(GST) 및 메모리 셀(MC1)을 설명하기 위한 도면들일 수 있다. 도 2a 및 도 2b는 식각 제어층(406x, 406)의 구성 물질을 제외하고는 동일할 수 있다.
도 2a 및 도 2b의 수직형 메모리 소자(1100a, 1100b)는 기판(400) 상에 수직 방향(Z 방향)으로 연장되어 채널층(454)이 형성되어 있다. 도 2a 및 도 2b에 도시한 바와 같이 채널층(454)은 내부가 충진 절연층(456)으로 채워진 필라형 채널층일 수 있다. 채널층(454)은 내부가 빈 실린더형 채널층으로 구성될 수 있다. 기판(400)에는 리세스 홈(400r)이 형성되어 있다. 채널층(454)은 리세스 홈(400r)에 형성되어 기판(400)과 콘택할 수 있다.
채널층(454)의 일측에 기판 상에 수직 방향으로 게이트 절연층(448a, 448b)이 형성되어 있다. 채널층(454)의 일측에 제1 게이트 절연층(448a) 및 제1 대체 게이트 전극(464, first replacement gate electrode)을 포함하는 그라운드 선택 트랜지스터(도 1의 GST)가 형성되어 있다. 제1 대체 게이트 전극(464)은 채널층(454)에 대향하여 내측으로 리세스되어 있다.
제1 대체 게이트 전극(464) 상에 식각 제어층(406x, 406)이 형성되어 있다. 식각 제어층(406x, 406)은 게이트 절연층(488a)의 일측에 기판(400)과 수평 방향(X 방향 또는 Y 방향)으로 연장되어 있다. 식각 제어층(406x, 406)은 기판(400)과 수직 방향으로 제1 리브 홈(460, first rib groove)에 의해 분리되어 있다. 제1 대체 게이트 전극(464)은 식각 제어층(406x, 406)의 하부에 제1 리브 홈(460)에 충진되어 있다. 제1 대체 게이트 전극(464)은 금속층, 예컨대 텅스텐(W)으로 형성될 수 있다.
도 2a의 식각 제어층(406x)은 N형 불순물, 또는 P형 불순물을 포함하는 폴리실리콘 산화층으로 구성될 수 있다. 도 2b의 식각 제어층(406)은 탄소, N형 불순물, 또는 P형 불순물이 도핑된 폴리실리콘층으로 구성될 수 있다. 식각 제어층(406x, 406)의 하부에 리세스 사이드 홈(446)이 형성되어 있다. 리세스 사이드 홈(446) 내에는 제1 게이트 절연층(448a)이 형성되어 있다.
식각 제어층(406x, 406) 상에 층간 절연층(420)에 의하여 분리되고, 제2 게이트 절연층(488b) 및 제2 대체 게이트 전극(466)을 포함하는 메모리 셀(도 1의 MC1)이 형성되어 있다.
층간 절연층(420)은 기판(400)과 수직 방향으로 식각 제어층(406x, 406) 상에 형성될 수 있다. 층간 절연층(420)은 제2 리브 홈(462, second rib groove)에 의해 서로 분리될 수 있다. 도 2a 및 도 2b에서는 하나의 메모리 셀만을 표시하므로 층간 절연층(420)이 2개만 표시하며, 제2 리브 홈(462)은 하나만 표시한다. 상기 제2 리브 홈(462)에 제2 대체 게이트 전극(466, second replacement gate electrode)이 충진될 수 있다. 제2 대체 게이트 전극(466)은 금속층, 예컨대 텅스텐(W)으로 형성될 수 있다. 제2 대체 게이트 전극(466)의 두께(T2)는 제1 대체 게이트 전극(464)의 두께(T1)와 동일할 수 있다. 제1 대체 게이트 전극(464) 및 제2 대체 게이트 전극(466)의 두께(T1, T2)는 채널 길이에 해당할 수 있다.
이상과 같은 구조를 가지는 수직형 메모리 소자(1100a, 1100b)는 후술하는 바와 같이 식각 제어층(406x, 406)을 구비하여 채널층(454)을 기판(400)과 용이하게 콘택하게 할 수 있다. 이에 따라, 수직형 메모리 소자(1100a, 1100b)는 채널층(454) 하부에 실리콘 에피층을 형성하지 않을 수 있다.
본 발명의 수직형 메모리 소자(1100a, 1100b)는 후술하는 바와 같이 제조 공정 상으로 제1 대체 게이트 전극(464)의 두께(채널 길이)를 조절할 수 있고, 이에 따라 제1 대체 게이트 전극(464)과 제2 대체 게이트 전극(466)의 두께를 동일하게 할 수 있다.
결과적으로, 본 발명의 수직형 메모리 소자(1100a, 1100b)는 후술하는 바와 같이 제1 대체 게이트 전극(464)과 제2 대체 게이트 전극(466)을 동시에 형성할 수 있어 제조 공정을 간단하게 할 수 있고, 소자 제조 비용을 줄일 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자의 요부 단면도들이다.
구체적으로, 도 3a 및 도 3b의 수직형 메모리 소자(1100c, 1100d)는 도 1의 참조번호 10을 설명하기 위한 도면들이다. 특히, 도 3a 및 도 3b는 도 1의 그라운드 선택 트랜지스터(GST) 및 메모리 셀(MC1)을 설명하기 위한 도면들이다. 도 3a 및 도 3b는 식각 제어층(406x, 406)의 구성 물질을 제외하고는 동일할 수 있다.
도 3a 및 도 3b의 수직형 메모리 소자(1100c, 1100d)는 도 2a 및 도 2b와 비교할 때 제1 대체 게이트 전극(464T)의 두께(T3)를 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 한 것을 제외하고는 동일할 수 있다. 제1 대체 게이트 전극(464T)의 두께(T3)를 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 할 경우, 식각 제어층(406)의 하부에 형성된 리세스 사이드 홈(446) 내에는 채널층(454)과 제1 게이트 절연층(448a)이 형성될 수 있다. 리세스 사이드 홈(446) 내에 채널층(454)가 형성될 경우 그라운드 선택 트랜지스터(GST)의 특성을 향상시킬 수 있다.
필요에 따라서 제1 대체 게이트 전극(464T)의 두께(T3)를 제2 대체 게이트 전극(466)의 두께(T2)보다 작게 할 수 있다. 결과적으로, 본 발명의 수직형 메모리 소자(1100c, 1100d)는 제1 대체 게이트 전극(464T)의 두께(T3)와 제2 대체 게이트 전극(466)의 두께(T2)를 다르게 할 수 있다.
도 4 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 10, 도 11, 도 12 및 도 15는 각각 도 16 내지 도 19의 b-b 라인에 따른 단면을 포함하는 단면도들이다. 그리고, 도 16 내지 도 19는 각각 도 10, 도 11, 도 12 및 도 15의 a-a 라인에 따른 평면도들이다.
도 4를 참조하면, 단결정 반도체 물질로 이루어진 기판(400)을 마련한다. 기판(400)은 예를 들어 단결정 실리콘 기판으로 이루어질 수 있다. 단결정 실리콘 기판은 단결정 실리콘 웨이퍼, 예컨대 P형 단결정 실리콘 웨이퍼를 의미할 수 있다.
필요에 따라서, 기판(400)의 표면 영역에 N형의 불순물을 도핑함으로써, 공통 소오스 라인(CSL)으로 사용되는 불순물 영역(미도시), 예컨대 N형 불순물 영역을 형성할 수 있다. 불순물 영역은 하나의 기판(400) 표면 아래에 N형 불순물을 도핑함으로써 형성될 수 있다. 필요에 따라서, 공통 소오스 라인(CSL)으로 형성되는 불순물 영역은 후속 공정에서 분리 절연층 하부의 기판 표면에 선택적으로 N형 불순물을 도핑하여 형성할 수 있다.
기판(400) 상에 패드 절연 물질층(402a)을 형성한다. 패드 절연 물질층(402a)은 산화층으로 형성할 수 있다. 패드 절연 물질층(402a)은 기판(400)을 열산화시켜 형성하거나 또는 화학기상 증착법으로 산화막을 증착시켜 형성할 수 있다. 패드 절연 물질층(402a)은 후속에 형성되는 물질층이 기판(400)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공될 수 있다.
패드 절연 물질층(402a) 상에 제1 식각 제어 물질층(404a) 및 제2 식각 제어 물질층(406a)을 순차적으로 형성한다. 제1 식각 제어 물질층(404a) 및 제2 식각 제어 물질층(406a)은 하나의 식각액으로 식각할 수 있는 물질층, 예컨대 폴리실리콘층으로 형성할 수 있다. 제1 식각 제어 물질층(404a) 및 제2 식각 제어 물질층(406a)은 서로 식각 선택비가 있는 물질층으로 형성할 수 있다.
구체적으로 살펴보면, 패드 절연 물질층(402a) 상에 제1 식각 제어 물질층(404a)을 형성한다. 제1 식각 제어 물질층(404a)은 불순물이 도핑되지 않은 폴리실리층, N형 불순물, 또는 P형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다. N형 불순물은 인(P) 또는 비소(As)일 수 있다. P형 불순물은 보론(B)일 수 있다.
제1 식각 제어 물질층(404a) 상에는 제2 식각 제어 물질층(406a)을 형성한다. 제2 식각 제어 물질층(406a)은 제1 식각 제어 물질층(404a)과 식각 선택비가 있는 물질로 형성할 수 있다. 제2 식각 제어 물질층(406a)은 탄소, P형 불순물, 또는 N형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
예컨대, 제1 식각 제어 물질층(404a)이 불순물이 도핑되지 않은 폴리실리콘층으로 형성할 경우, 제2 식각 제어 물질층(406a)은 탄소, P형 불순물, 또는 N형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다. 제1 식각 제어 물질층(404a)이 N형 불순물이 도핑된 폴리실리콘층으로 형성할 경우, 제2 식각 제어 물질층(406a)은 탄소, 또는 P형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
제1 식각 제어 물질층(404a)은 제2 식각 제어 물질층(406a)보다 두껍게 형성할 수 있다. 제1 식각 제어 물질층(404a)은 후속 공정에서 제거될 수 있다. 제1 식각 제어 물질층(404a)의 두께는 후속 공정에서 대체 게이트 전극의 두께에 해당할 수 있다.
제2 식각 제어 물질층(406a) 상에 층간 절연 물질층(420a) 및 희생 물질층(430a)을 구성하는 각 물질층들(411-415, 431-434)을 교대로 반복하여 복수번 적층한다. 희생 물질층(430a) 및 층간 절연 물질층(420a)은 화학 기상 증착 공정을 통해 형성될 수 있다. 제1 식각 제어 물질층(404a)의 두께(T11)는 희생 물질층(430a)의 두께(T12)와 동일하게 형성할 수 있다.
희생 물질층(430a)은 층간 절연 물질층(420a) 및 단결정 실리콘과 각각 식각 선택비를 갖는 물질로 형성되어야 한다. 또한, 희생 물질층(430a)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성되어야 한다. 본 실시예에서, 희생 물질층(430a)은 실리콘 질화층으로 형성될 수 있다. 층간 절연 물질층(420a)은 실리콘 산화층으로 형성될 수 있다.
본 실시예에서, 반복 적층되는 구조물의 최하부 및 최상부에는 층간 절연 물질층(411, 415)이 형성될 수 있다. 희생 물질층(430a)은 후속 공정에서 제거될 수 있고, 각 층별로 대체 게이트 전극이 형성될 부위를 정의할 수 있다.
희생 물질층(430a) 및 층간 절연 물질층(420a)을 구성하는 개개의 물질층들의 수는 단위 셀 스트링 내에 포함되는 메모리 셀, 및 스트링 선택 트랜지스터의 개수와 동일하거나 더 많을 수 있다. 본 실시예에서는 편의상 제1 내지 제4 희생 물질층(431-434) 및 제1 내지 제5 층간 절연 물질층(411-415)이 서로 교대로 적층된 것을 도시한다.
물론, 하나의 단위 셀 스트링에 포함되는 메모리 셀이나 스트링 선택 트랜지스터가 더 많을 경우, 희생 물질층(430a) 및 층간 절연 물질층(420a)을 구성하는 개개 물질층들의 수가 추가적으로 더 적층되어야 한다.
도 5를 참조하면, 최상부의 층간 절연 물질층(도 4의 415) 상에 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 희생 물질층(도 4의 430a), 층간 절연 물질층(도 4의 420a), 제2 식각 제어 물질층(도 4의 406a) 및 제1 식각 제어 물질층(도 4의 404a)을 순차적으로 식각한다.
이렇게 되면, 도 5에 도시한 바와 같이 복수개의 제1 개구부들(442)을 포함하는 적층체 구조물들(440)을 형성할 수 있다. 도 5 및 이하 도면에서는 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 편의상 도 4의 참조 번호 12로 표시한 영역에 대하여만 도시한다.
적층체 구조물(440)은 희생층(430), 층간 절연층(420), 제2 식각 제어층(406) 및 제1 식각 제어층(404)을 포함할 수 있다. 제1 개구부들(442)은 제2 방향(y 방향)으로 지그재그 형태로 형성될 수 있다. 제1 개구부(442)를 형성할 때, 제2 식각 제어 물질층(도 4의 406a) 및 제1 식각 제어 물질층(도 4의 404a)은 폴리실리콘 식각액으로 식각할 수 있다. 이에 따라, 제1 개구부들(442)은 균일하게 형성할 수 있다. 필요에 따라서, 제1 개구부(442)의 저면은 패드 절연 물질층(402a)의 표면이 노출되지 않고, 제1 식각 제어층(404)의 일부가 남겨지게 형성될 수 있다.
고도로 집적화된 수직형 메모리 소자를 형성하기 위하여, 제1 개구부(442)는 사진 공정에 의해 형성할 수 있는 최소폭을 갖도록 할 수 있다. 후속 공정을 통해, 제1 개구부(442) 내에는 필라형 채널층이나, 내부가 빈 실린더형 채널층이 형성될 수 있다. 이에 따라, 제1 개구부(442)는 채널홀이라 명명될 수 있다. 제1 개구부(442)는 제2 식각 제어 물질층(도 4의 406a) 및 제1 식각 제어 물질층(404a)으로 인하여 용이하게 형성할 수 있다.
도 6을 참조하면, 제1 식각 제어층(도 5의 404)을 더 식각하여 확장된 제1 개구부(442e)를 형성한다. 제1 개구부(442)를 통해 제1 개구부(442)와 접하는 제1 식각 제어층(도 5의 404)을 폴리실리콘 식각액으로 더 식각하여 확장된 제1 개구부(442e)를 형성한다.
제2 식각 제어층(도 5의 406)은 제1 식각 제어층(도 5의 404)과 식각 선택비를 가지므로, 제1 식각 제어층(도 5의 404)을 용이하게 식각하여 확장된 제1 개구부(442e)를 형성할 수 있다. 확장된 제1 개구부(442e) 형성에 따라 제2 식각 제어층(406)의 하부 및 제1 식각 제어층(404)의 일측에 리세스 사이드 홈(446, 리세스 측면 홈)이 형성될 수 있다. 리세스 사이드 홈(446) 형성에 따라 제1 식각 제어층(404)은 일측이 리세스된 제1 식각 제어층(404r)으로 변경될 수 있다.
제1 개구부(442) 및 확장된 개구부(442e)는 제2 식각 제어 물질층(도 4의 406a) 및 제1 식각 제어 물질층(404a)으로 인하여 용이하게 형성될 수 있다. 이에 따라, 후속 공정에서 본 발명은 제1 개구부(442) 및 확장된 개구부(442e)의 하부에 기판(400)과 콘택되는 실리콘 에피층을 형성하지 않을 수 있다.
도 7을 참조하면, 제1 개구부(442) 및 확장된 제1 개구부(442e) 내에 게이트 절연층(448a, 448b) 및 스페이서층(450)을 형성한다. 게이트 절연층(448a, 448b)은 확장된 제1 개구부(442e)의 내벽에 형성된 제1 게이트 절연층(448a) 및 제1 개구부(442)의 내벽에 형성된 제2 게이트 절연층(448b)을 포함할 수 있다.
제1 게이트 절연층(448a)은 리세스 사이드 홈(446) 내에 형성될 수 있다. 제1 게이트 절연층(448a)은 그라운드 선택 트랜지스터에 포함될 수 있다. 제2 게이트 절연층(448b)은 메모리 셀이나 스트링 선택 트랜지스터에 포함될 수 있다.
게이트 절연층(448a, 448b)은 블록킹 절연층(447a), 전하 저장층(447b) 및 터널 절연층(447c)를 포함할 수 있다. 블록킹 절연층(447a)은 제1 개구부(442) 및 확장된 제1 개구부(442e)의 내벽에 형성될 수 있다. 블록킹 절연층(447a)은 실리콘 산화막으로 형성할 수 있다. 블록킹 절연층(447a)을 화학 기상 증착 공정을 통해 형성할 수 있다.
블록킹 절연층(447a) 표면을 따라 전하 저장층(447b)을 형성한다. 전하 저장층(447b)은 화학기상증착법으로 형성될 수 있다. 전하 저장층(447b)은 실리콘 질화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 전하 저장층(447b) 표면상에 터널 절연층(447c)을 형성한다. 터널 절연층(447c)은 실리콘 산화물 또는 금속 산화물을 증착시켜 형성할 수 있다.
계속하여, 제1 개구부(442) 및 확장된 제1 개구부(442e) 상의 터널 절연층(447c) 상에 스페이서층(450)을 형성한다. 스페이서층(450)은 게이트 절연층(448a, 448b)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 스페이서층(450)은 폴리실리콘층으로 형성할 수 있다. 스페이서층(450)은 후속공정에서 게이트 절연층(448a, 448b)을 보호하는 역할을 수행할 수 있다.
도 8을 참조하면, 스페이서층(450)을 식각 마스크로 제1 개구부(442) 및 확장된 제1 개구부(442e) 바닥의 게이트 절연층(도 7의 448a, 448b) 및 패드 절연 물질층(도 7의 402a)을 식각한다.
이에 따라, 제1 개구부(442) 및 확장된 제1 개구부(442e)는 기판(400)의 표면을 노출할 수 있다. 아울러서, 패드 절연 물질층(402a)을 충분히 식각하여 기판(400) 내에 리세스 홈(400r)이 형성될 수 있고, 패드 절연 물질층(402a)은 기판(400)을 노출하는 패드 절연층(402)이 될 수 있다.
도 9를 참조하면, 제1 개구부(442) 및 확장된 제1 개구부(442e)의 측벽에 형성된 스페이서층(도 8의 450)을 제거한다. 스페이서층(450)은 폴리실리콘 식각액을 이용하여 제거할 수 있다.
제1 개구부(442) 및 확장된 제1 개구부(442e)의 게이트 절연층(448a, 448b) 상에 예비 채널층(452)을 형성한다. 예비 채널층(452)은 기판(400)과 콘택될 수 있다. 예비 채널층(452)은 기판(400)의 리세스 홈(400r) 내에도 형성될 수 있다. 예비 채널층(452)은 실리콘층으로 형성될 수 있다. 예비 채널층(452)은 단결정 실리콘층 또는 폴리실리콘층으로 형성될 수 있다.
도 10 및 도 16을 참조하면, 예비 채널층(452)을 트리밍하여 채널층(454)을 형성한다. 채널층(454)은 수직형 메모리 소자의 액티브 영역일 수 있다. 트리밍 공정은 예비 채널층(452)의 일부를 식각하는 공정일 수 있다. 트리밍 공정을 통하여 제1 개구부(442) 및 확장된 제1 개구부(442e)의 내벽의 게이트 절연층(448a, 448b) 및 기판(400)의 바닥에 균일하게 채널층(454)을 형성한다. 트리밍 공정은 선택적인 공정으로 필요에 따라 수행하지 않을 수 있다.
계속하여, 제1 개구부(442) 내의 채널층(454) 상에 충진 절연층(456)을 형성한다. 충진 절연층(456)은 산화층을 형성할 수 있다. 충진 절연층(456)은 그라운드 선택 트랜지스터들, 메모리 셀들 등을 서로 절연하기 위하여 형성할 수 있다. 이에 따라, 채널층(454)은 내부의 제1 개구부(442)가 충진 절연층(456)으로 채워진 원통형 기둥일 수 있다.
도 11 및 도 17을 참조하면, 사진식각공정을 이용하여 희생층(430), 층간 절연층(420), 제2 식각 제어층(406), 리세스된 제1 식각 제어층(404r) 및 패드 절연층(402)을 순차적으로 식각하여 제2 개구부(458)를 형성한다. 제2 개구부(458)의 형성에 따라 리세스된 제1 식각 제어층(404r) 및 희생층(430), 층간 절연층(420), 제2 식각 제어층(406)은 기판(400) 상에서 영역별로 구분될 수 있다.
제2 개구부(458)는 후에 절연층이 채워져 분리 영역이 될 수 있다. 제2 개구부(458)의 형성에 따라 리세스된 제1 식각 제어층(404r) 및 희생층(430)은 후속공정에 의해 제거되어 대체 게이트 전극이 형성될 수 있다. 도 11 및 도 17에서는 편의상 2개의 채널층들(454) 사이에 제2 개구부(458)가 형성된 것으로 도시하였으나, 필요에 따라서 2개 이상의 채널층들(454) 사이에 형성될 수 있다.
도 12 및 도 18를 참조하면, 제2 개구부(458)에 의하여 노출되는 리세스된 제1 식각 제어층(404r)을 습식 식각 공정을 통하여 제거함으로써 제2 개구부(458)의 측방과 연통하는 제1 리브 홈(460)을 형성한다. 리세스된 제1 식각 제어층(404r)의 식각은 폴리실리콘 식각액을 이용하여 수행할 수 있다.
리세스된 제1 식각 제어층(404r)은 제2 식각 제어층(406)에 비해 식각 선택비가 있기 때문에, 리세스된 식각 제어층(404r)은 폴리실리콘 식각액을 이용하여 용이하게 제거할 수 있다.
도 13 및 도 14를 참조하면, 도 13에 도시한 바와 같이 제2 개구부(458) 및 제1 리브 홈(460)에 의해 노출된 제2 식각 제어층(406)을 산화시켜 산화된 제2 식각 제어층(406x)을 형성한다. 산화된 제2 식각 제어층(406x)은 탄소, N형 불순물, 또는 P형 불순물을 포함하는 폴리실리콘 산화층으로 형성될 수 있다.
계속하여, 도 14에 도시한 바와 같이 제2 개구부(458)에 의하여 노출되는 희생층(430)을 습식 식각 공정을 통하여 제거함으로써 층간 절연층(420) 상에 제2 개구부(458)의 측방과 연통하는 제2 리브 홈(462, rib groove)을 형성한다. 이와 같은 공정을 수행하면, 채널층(454) 상의 게이트 절연층(465) 상에는 제1 방향으로 연장되는 층간 절연층(420)이 형성된다. 후속 공정을 통해, 제1 리브 홈(460) 및 제2 리브 홈(462)에는 각각 그라운드 선택 트랜지스터 및 메모리 셀이 형성될 수 있다.
도 15 및 도 19를 참조하면, 블록킹 절연층(447a)의 일측에 제1 리브 홈(460) 및 제2 리브 홈(462)의 내부를 각각 채우도록 제1 대체 게이트 전극(464) 및 제2 대체 게이트 전극(466)을 형성한다. 제1 대체 게이트 전극(464) 및 제2 대체 게이트 전극(466)은 제1 리브 홈(460) 및 제2 리브 홈(462)의 내부에 보이드 없이 채우기 위해서는 스텝 커버러지(step coverage) 특성이 양호한 도전 물질을 사용하는 것이 바람직하다. 제1 대체 게이트 전극(464) 및 제2 대체 게이트 전극(466)은 금속층, 예컨대 텅스텐(W)으로 형성될 수 있다.
이와 같이 본 실시예에서는 게이트 전극이 형성될 영역을 정의하는 제1 리브 홈(460) 및 제2 리브 홈(462) 내부에 도전 물질을 채워 넣는 게이트 리플레이스먼트(Gate replacement) 공정을 통해 대체 게이트 전극(464, 466)을 형성한다. 앞선 제조 공정에서 제1 식각 제어 물질층(404a)의 두께(T11)는 희생 물질층(430a)의 두께(T12)와 동일하게 형성하였으므로, 제1 대체 게이트 전극(464)의 두께(T1)는 제2 대체 게이트 전극(466)의 두께(T2)와 동일할 수 있다.
제1 대체 게이트 전극(464)의 두께(T1)를 제2 대체 게이트 전극(466)의 두께(T2)와 동일하게 구성할 경우, 제1 대체 게이트 전극(464)과 제2 대체 게이트 전극(466)을 한번의 공정으로 동시에 형성할 수 있어 제조 공정을 간단하게 할 수 있고, 소자 제조 비용을 줄일 수 있다.
필요에 따라서 제2 개구부(458)에 의해 노출된 기판(400)에 공통 소스 라인(CSL)으로 사용되는 불순물 영역(미도시)을 형성할 수 있다. 불순물 영역은 기판(400) 표면 아래에 N형 불순물을 도핑함으로써 형성될 수 있다. 계속하여, 제2 개구부(458)에 절연 물질을 형성함으로써 분리 절연층(470)을 형성할 수 있다.
도 20 및 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 20 및 도 21은 도 4 내지 도 19와 비교할 때 제2 식각 제어층(406)을 산화시키지 않는 것을 제외하고는 동일할 수 있다. 이에 따라, 제2 식각 제어층(406)은 탄소, P형 불순물, 또는 N형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
먼저, 도 4 내지 도 12의 제조 공정을 수행한다. 이렇게 되면, 도 20에 도시한 바와 같이 기판(400) 상에 형성된 채널층(454)의 일측에서 제2 식각 제어층(406)의 하부에 제2 개구부(458)의 측방과 연통하는 제1 리브 홈(460, rib groove)이 형성되어 있다. 제1 리브 홈(460)은 리세스된 제1 식각 제어층(404r)을 폴리실리콘 식각액을 이용하여 제거한 것이다.
계속하여, 제2 개구부(458)에 의하여 노출되는 희생층(430)을 습식 식각 공정을 통하여 제거함으로써 층간 절연층(420) 상에 제2 개구부(458)의 측방과 연통하는 제2 리브 홈(462, rib groove)을 형성한다. 이와 같은 공정을 수행하면, 채널층(454) 상의 게이트 절연층(465) 상에는 제1 방향으로 연장되는 층간 절연층(420)이 형성된다.
도 21에 도시한 바와 같이, 블록킹 절연층(447a)의 일측에 제1 리브 홈(460) 및 제2 리브 홈(462)의 내부를 각각 채우도록 제1 대체 게이트 전극(464) 및 제2 대체 게이트 전극(466)을 형성한다. 이어서, 제2 개구부(458)에 절연 물질을 형성함으로써 분리 절연층(470)을 형성할 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
구체적으로, 도 22는 도 4 내지 도 19와 비교할 때 제1 대체 게이트 전극(464T)의 두께(T3)를 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 형성한 것을 제외하고는 동일할 수 있다.
먼저, 도 4에 도시한 바와 같이 기판(400) 상에 패드 절연 물질층(402a), 제1 식각 제어 물질층(404a), 제2 식각 제어 물질층(406a)을 형성한다. 제2 식각 제어 물질층(406a) 상에 층간 절연 물질층(420a) 및 희생 물질층(430a)을 구성하는 각 물질층들(411-415, 431-434)을 교대로 반복하여 복수번 적층한다. 이와 같은 제조 공정에서 제1 식각 제어 물질층(404a)의 두께(T11)를 희생 물질층(430a)의 두께(T12)보다 두껍게 형성한다.
이어서, 도 5 내지 도 15의 제조 공정을 수행한다. 이렇게 되면, 도 22에 도시한 바와 같이 제1 대체 게이트 전극(464T)의 두께(T3)가 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 형성될 수 있다. 아울러서, 제2 식각 제어층(406x)의 하부로 연장되어 채널층(454)이 형성될 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
구체적으로, 도 23은 도 4 내지 도 19와 비교할 때 제1 대체 게이트 전극(464T)의 두께(T3)를 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 형성하고, 제2 식각 제어층(406)을 산화시키지 않는 것을 제외하고는 동일할 수 있다. 또한, 도 23은 도 22와 비교할 때 제2 식각 제어층(406)을 산화시키지 않는 것을 제외하고는 동일할 수 있다.
먼저, 도 4에 도시한 바와 같이 기판(400) 상에 패드 절연 물질층(402a), 제1 식각 제어 물질층(404a), 제2 식각 제어 물질층(406a)을 형성한다. 제2 식각 제어 물질층(406a) 상에 층간 절연 물질층(420a) 및 희생 물질층(430a)을 구성하는 각 물질층들(411-415, 431-434)을 교대로 반복하여 복수번 적층한다. 이와 같은 제조 공정에서 제1 식각 제어 물질층(404a)의 두께(T11)를 희생 물질층(430a)의 두께(T12)보다 두껍게 형성한다.
이어서, 도 5 내지 도 19의 제조 공정을 수행한다. 다만, 도 13에서 도시한 제2 식각 제어 물질층(406a)을 산화시키는 공정은 수행하지 않는다. 이렇게 되면, 도 23에 도시한 바와 같이 제1 대체 게이트 전극(464T)의 두께(T3)가 제2 대체 게이트 전극(466)의 두께(T2)보다 크게 형성될 수 있다. 제2 식각 제어층(406x)의 하부로 연장되어 채널층(454)이 형성될 수 있다. 또한, 제2 식각 제어층(406)은 산화되지 않으므로 제2 식각 제어층(406)은 탄소, P형 불순물, 또는 N형 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 메모리 소자를 설명하기 위한 개략적인 블록도이다.
구체적으로, 본 발명의 일 실시에 따른 수직형 메모리 소자(1100)는 메모리 셀 어레이(820), 구동 회로(830), 읽기/쓰기(read/write) 회로(840) 및 제어 회로(850)를 포함할 수 있다.
앞서 설명한 메모리 셀 어레이(820)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(820)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 그라운드 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(830)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(840)와 연결될 수 있다.
일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
일 실시예로, 메모리 셀 어레이(820)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 그라운드 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다. 구동 회로(830)와 읽기/쓰기 회로(840)는 제어 회로(50)에 의해 동작할 수 있다.
일 실시예로, 구동 회로(830)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이(820)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(830)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(840)는 제어 회로(850)로부터 수신하는 명령에 따라 메모리 셀 어레이(820)에 연결되는 비트 라인(BL)중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(840)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(840)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(850)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(830) 및 읽기/쓰기 회로(840)의 동작을 제어할 수 있다. 메모리 셀 어레이(820)에 저장된 데이터를 읽어오는 경우, 제어 회로(850)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(850)는 읽기/쓰기 회로(840)가 읽기동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(820)에 데이터를 쓰는 경우, 제어 회로(850)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(830)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(850)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(840)를 제어할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 앞서 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 앞서 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1100: 수직형 메모리 소자, MC1~MCn: 메모리 셀, GST: 그라운드 선택 트랜지스터. SST: 스트링 선택 트랜지스터, BL1-BLn: 비트 라인, GSL: 그라운드 선택 라인, 4454: 채널층, 406: 식각 제어층, 420: 층간 절연층, 448: 게이트 절연층, 464: 제1 대체 게이트 전극, 466: 제2 대체 게이트 전극,

Claims (10)

  1. 기판 상에 수직 방향으로 연장되어 형성된 채널층;
    상기 기판 상의 상기 채널층의 일측에 형성되고, 제1 게이트 절연층 및 제1 대체 게이트 전극을 포함하는 그라운드 선택 트랜지스터;
    상기 제1 대체 게이트 전극 상에 형성된 식각 제어층; 및
    상기 식각 제어층 상에 층간 절연층에 의하여 분리되고, 제2 게이트 절연층 및 제2 대체 게이트 전극을 포함하는 메모리 셀을 구비하여 이루어지는 것을 특징으로 하는 수직형 메모리 소자.
  2. 제1항에 있어서, 상기 식각 제어층은 탄소, N형 불순물, 또는 P형 불순물이 도핑된 폴리실리콘층이나, 탄소, N형 불순물, 또는 P형 불순물을 포함하는 폴리실리콘 산화층으로 구성되는 것을 특징으로 하는 수직형 메모리 소자.
  3. 제1항에 있어서, 상기 제1 대체 게이트 전극의 두께는 상기 제2 대체 게이트 전극의 두께와 동일하게 구성되는 것을 특징으로 하는 수직형 메모리 소자.
  4. 제1항에 있어서, 상기 식각 제어층의 하부에 리세스 사이드 홈이 형성되어 있고, 상기 리세스 사이드 홈 내에는 상기 제1 게이트 절연층이 형성되어 있는 것을 특징으로 하는 수직형 메모리 소자.
  5. 제1항에 있어서, 상기 제1 대체 게이트 전극의 두께는 상기 제2 대체 게이트 전극의 두께보다 두꺼운 것을 특징으로 하는 수직형 메모리 소자.
  6. 제5항에 있어서, 상기 식각 제어층의 하부에 리세스 사이드 홈이 형성되어 있고, 상기 리세스 사이드 홈 내에는 상기 채널층과 상기 제1 게이트 절연층이 형성되어 있는 것을 특징으로 하는 수직형 메모리 소자.
  7. 제1항에 있어서, 상기 기판은 리세스 홈이 형성되어 있고, 상기 채널층은 상기 리세스 홈에 형성되어 상기 기판과 콘택되는 것을 특징으로 하는 수직형 메모리 소자.
  8. 기판 상에 수직 방향으로 연장되어 형성된 채널층;
    상기 채널층의 일측에 형성되고 상기 기판 상에 수직 방향으로 형성된 게이트 절연층;
    상기 게이트 절연층의 일측에 상기 기판과 수평 방향으로 연장되어 형성되고 상기 기판과 수직 방향으로 제1 리브 홈에 의해 분리된 식각 제어층;
    상기 식각 제어층의 하부에 상기 제1 리브 홈에 충진된 제1 대체 게이트 전극;
    상기 기판과 수직 방향으로 상기 식각 제어층 상에 형성되고 복수개의 제2 리브 홈들에 의해 서로 분리된 복수개의 층간 절연층들; 및
    상기 제2 리브 홈들에 충진된 제2 대체 게이트 전극을 포함하여 이루어지는 것을 특징으로 하는 수직형 메모리 소자.
  9. 제8항에 있어서, 상기 제1 대체 게이트 전극의 두께는 상기 제2 대체 게이트 전극의 두께와 동일하고, 상기 채널층에 대향하여 상기 식각 제어층의 하부에 리세스 사이드 홈이 형성되어 있고, 상기 리세스 사이드 홈 내에는 상기 게이트 절연층이 형성되어 있는 것을 특징으로 하는 수직형 메모리 소자.
  10. 제8항에 있어서, 상기 제1 대체 게이트 전극의 두께는 상기 제2 대체 게이트 전극의 두께보다 두껍고, 상기 채널층에 대향하여 상기 식각 제어층의 하부에 리세스 사이드 홈이 형성되어 있고, 상기 리세스 사이드 홈 내에는 상기 채널층과 상기 게이트 절연층이 형성되어 있는 것을 특징으로 하는 수직형 메모리 소자.
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