JP4908238B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電気的にデータの書き換が可能な不揮発性半導体記憶装置に関するものであり、特に、高密度実装された不揮発性半導体記憶装置に関するものである。

小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。

ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。

そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１及び非特許文献１）。

メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とする。メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、従来の半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。

また、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタ（ＳＧＴ）を用いた半導体記憶装置においては、積層メモリトランジスタのチャネル（ボディ）部をピラー（柱）状に形成した後に、側壁にゲート電極となるポリシリコンなどを形成するというプロセスを採用している。このため、真上から見た構造は、串刺し団子のような構造となっている。

この構造の半導体記憶装置では、ゲート電極にＯＮ状態となるような電界が印加された場合、各々のゲート電極において、形成されるチャネルにバラつきが生じ、このため、抵抗値にバラつきが生じ、制御性や安定性が十分ではなかった。また、半導体領域に形成されるチャネルの抵抗値も高くなってしまう傾向にあった。

更に、高集積化のためにゲート電極間を狭めていくとゲート電極間の容量が増加し、ディスターブ不良が増加する可能性がある。
特開２００３−０７８０４４号 Masuoka et al., "Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4, pp945-951, April 2003

本発明は、メモリセルを３次元に積層した構造の不揮発性半導体記憶装置において、制御性及び安定性を向上させるとともに、更に高密度で歩留まりの高い不揮発性半導体記憶装置を提供する。

本発明の一の態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリ列をマトリクス状に配列してなる不揮発性半導体記憶装置であって、前記メモリ列は、柱状半導体と、前記柱状半導体の周囲に形成された絶縁膜と、前記絶縁膜を介して周囲に形成されたゲート電極となる第１から第ｎの電極（ｎは２以上の自然数）と、前記第１から第ｎの電極の間の各々の領域において、前記絶縁膜を介して周囲に形成された層間電極とを有し、前記層間電極は、前記第１から第ｎの電極を構成する材料とは異なる仕事関数を有する材料により形成され、前記メモリ列の前記第１から第ｎの電極は、２次元的に広がる第１から第ｎの板状の第１の導電体層により形成され、各々の前記層間電極は２次元的に広がる板状の第２の導電体層により形成され、前記板状の第１の導電体層は、マトリクス状に配列された複数の前記メモリ列に共通に接続されていることを特徴とする。

本発明は、メモリセルを３次元に積層した構造の不揮発性半導体記憶装置において、制御性及び安定性を向上させることができ、また、高い歩留まりを維持したままより一層の高密度化が可能である。

〔第１の発明の実施の形態〕
本発明における一実施の形態を以下に記載する。

図１に、本実施の形態に係る不揮発性半導体記憶装置１の概略構成図を示す。本実施の形態に係る不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６等を有している。図１に示すように、本実施の形態に係る不揮発性半導体記憶装置１では、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線は、ある領域で２次元的に広がっている。各層のワード線は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。

尚、図１に示す本実施の形態に係る不揮発性半導体記憶装置１では、ソース側選択ゲート線（ＳＧＳ）は板状の平面配線構造を有しており、ドレイン側選択ゲート線（ＳＧＤ）はそれぞれが絶縁分離された配線構造を有している。

図２に、本実施の形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図を示す。本実施の形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリ列であるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。

各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワードライン（ＷＬ１〜ＷＬ４）はそれぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワードラインＷＬ１に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワードラインＷＬ２に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワードラインＷＬ３に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワードラインＷＬ４に接続されている。本実施の形態に係る不揮発性半導体記憶装置１においては、図１及び図２に示すとおり、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎを駆動するソース側選択ゲート線ＳＧＳは、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施の形態においては、ソース側選択ゲート線ＳＧＳには、板状の構造を採用している。

各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域に形成されたＮ＋型領域の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、段々形状を有する柱状の半導体を含む。

各ワード線ＷＬは、隣り合う柱状半導体の間隔に柱状半導体の径を加えた距離の２倍以上の広がりを有するようにしてもよい。言い換えると、各ワード線ＷＬは、隣り合う前記柱状半導体の中心間距離の２倍以上の広がりを有するのが好ましい。

図３（Ａ）に、本実施の形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を示し、図３（Ｂ）に、その等価回路図を示す。本実施の形態においては、メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、図３に示すようにそれぞれ直列に接続されている。本実施の形態に係る不揮発性半導体記憶装置１の１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ＋型領域１５に柱状の半導体１１が形成されている。また、柱状の半導体１１の周りに形成された絶縁膜１２と、絶縁膜１２の周りに形成された複数の板状の電極１３ａ〜１３ｆが形成されている。この電極１３ｂ〜１３ｅと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、絶縁膜１２は、電荷蓄積層として機能する絶縁膜（例えば、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）である。例えば、絶縁膜１２が酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜、所謂ＯＮＯ膜である場合、窒化珪素膜に離散分布したトラップに電荷が保持される。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４及び、１３ｆは選択ゲート線ＳＧＤｎ及び、１３ａはＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍが接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施の形態においては、Ｎ＋型領域１５）が接続されている。なお、前記電荷蓄積層は、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの柱状半導体層１１の周りに形成するように（柱状の半導体層１１と電極１３ｂ〜１３ｅとの間に局在するように）してもよい。

なお、この電荷蓄積層に導電体によって形成したフローティングゲートを採用してもよい。このときは、導電体は柱状半導体と各ワード線の間にのみ形成される。また、電極１３ａ及び１３ｆと柱状の半導体１１との間には、ゲート絶縁膜として機能する絶縁膜１２が形成される。

更に、本実施の形態においては、メモリストリングス１０は４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを有しているが、１つのメモリストリングスにあるメモリトランジスタの数はこれに限定されるわけではなく、メモリ容量に応じて任意の数に適宜変更することが可能である。

本実施の形態におけるメモリストリングスは、柱状半導体の中心軸に対して概略対称形状を有することになる。

図４に、本実施の形態における一つのメモリトランジスタＭＴｒ（例えば、ＭＴｒ４ｍｎ）の断面構造図を示す。なお、他のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ３ｍｎについてもメモリトランジスタＭＴｒ４ｍｎと同様の構成である。メモリトランジスタＭＴｒ４ｍｎは、絶縁体１２を介して柱状の半導体１１を取り囲む導電体層１３ｅが制御ゲート電極として機能する。メモリトランジスタＭＴｒ４のソース２０及びドレイン２１は、柱状の半導体１１に形成される。ただし、メモリトランジスタＭＴｒｌｍｎ並びに選択ゲートトランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎがディプレッション型のトランジスタ構造を有する場合は、半導体１１部分に明確なソース／ドレイン拡散層を持たないようにする場合もある。また、柱状の半導体１１のうち、おおむね導電体層１３eで囲まれた領域をＰ型半導体にし、おおむね導電体層１３ｅで囲まれていない領域をＮ型半導体にしたいわゆるエンハンスメント型トランジスタにしてもよい。

図３及び図４においては、１つのメモリストリングス１０について説明したが、本実施の形態に係る不揮発性半導体記憶装置１においては、全てのメモリストリングスが同様の構成を有している。

〔動作〕
最初に、図３（Ａ）、（Ｂ）に基づき本実施の形態に係る一つのメモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎにおける「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。なお、「読み出し動作」及び「書き込み動作」については、メモリトランジスタＭＴｒ３ｍｎを例にとって説明している。

また、本実施の形態におけるメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、ここでは、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（以下「中性しきい値」という）が０Ｖ付近にあるとして説明する。

〔読み出し動作〕
メモリトランジスタＭＴｒ３ｍｎからのデータの読み出し時には、ビット線ＢＬｍにＶbl（例えば０.７Ｖ）、ソース線ＳＬに０Ｖ、選択ゲート線ＳＧＤ及びＳＧＳにＶdd（例えば３．０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加する。そして、読み出したいビット（ＭＴｒ３ｍｎ）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、読み出したいビット（ＭＴｒ３ｍｎ）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬｍに電流が流れるかどうかが決まるため、ビット線ＢＬｍの電流をセンスすることによってビット（ＭＴｒ３ｍｎ）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）のデータを読み出すことができる。

〔書き込み動作〕
メモリトランジスタＭＴｒ３ｍｎにデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、ＢＬｍに０Ｖ、ソース線ＳＬにＶdd、選択ゲート線ＳＧＤｎにVdd（例えば３．０Ｖ）、選択ゲート線ＳＧＳにＶoff（例えば０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ)とすることで、所望ビット（ＭＴｒ３ｍｎ）のみ電荷蓄積層に印加される電界強度が強くなり電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３ｍｎのしきい値が正の方向にシフトする。

メモリトランジスタＭＴｒ３ｍｎにデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬｍにＶddを印加することにより、選択トランジスタＳＤＴｒｍｎのゲート電位とそのソース電位とが同電位になるため、選択トランジスタＳＤＴｒｍｎがｏｆｆ状態になり、メモリトランジスタＭＴｒ３ｍｎのチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）へデータを書き込むことができる。

〔消去動作〕
データの消去時には、複数のメモリストリングス１０からなるブロック単位でメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行う。

選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤｎの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒｍｎのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜かれ、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行うことができる。

一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。

次に、メモリストリングス１０を基板面に対して縦横２次元状に配置した本実施の形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。図５には、本実施の形態に係る不揮発性半導体記憶装置１の等価回路図を示す。本実施の形態に係る不揮発性半導体記憶装置１は、上述のとおり、各ワード線ＷＬ１〜ＷＬ４の電位がそれぞれ同電位となっている。また、ここでは、選択ゲート線ＳＧＳ１〜ＳＧＳ３は、それぞれ、独立して制御できるようにしているが、選択ゲート線ＳＧＳ１〜ＳＧＳ３を同じ導電体層によって形成するなどして同電位にし、それらの電位を制御するようにしてもよい。

また、ここでは、点線で示したメモリトランジスタＭＴｒ３２１（ビット線ＢＬ２並びに選択ゲート線ＳＧＳ１及びＳＧＤ１に接続されているメモリストリングスのＭＴｒ３）における「読み出し動作」及び「書き込み動作」について説明する。また、メモリトランジスタの「消去動作」についても説明する。

〔読み出し動作〕
図６は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでも、本実施の形態におけるメモリトランジスタＭＴｒは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（中性しきい値）が０Ｖ付近にあるとして説明する。

メモリトランジスタＭＴｒ３２１からのデータの読み出し時には、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２にＶbl（例えば０.７Ｖ）、それ以外のビット線ＢＬに０Ｖ、ソース線ＳＬに０Ｖ、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１及びＳＧＳ１にＶdd（例えば３．０Ｖ）、それ以外の選択ゲート線ＳＧＤ及びＳＧＳにＶoff（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ。但し、ＶPWは、Ｐ−ｗｅｌｌ領域とメモリストリングスが順バイアスになっていなければ如何なる電位でもよい。）を印加する。そして、読み出したいビット（ＭＴｒ３２１）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、データを読み出すビット（ＭＴｒ３２１）のビット線ＢＬ２とソース線ＳＬ間に電位差が生じ、且つ、選択ゲート線ＳＧＤ１がオンしている状態となっているため、読み出したいビット（ＭＴｒ３２１）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬ２に電流が流れるかどうかが決まるため、ビット線ＢＬ２の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ）のデータを読み出すことができる。このとき、例えば、メモリトランジスタＭＴｒ３２２は、そのしきい値Ｖthが何れの値であっても、即ちメモリトランジスタＭＴｒ３２２に“１”が書き込まれていても“０”が書き込まれていても、ＳＧＤ２がＶoffとなっている為、メモリトランジスタＭＴｒ３２２およびＭＴｒ３２２が属しているメモリストリングス１０に電流が流れることがない。このことは、ビット線ＢＬ２に接続されているメモリストリングス１０であって、選択ゲート線ＳＧＤ１に接続されていない全てのメモリストリングス１０において同様である。

また、例えばメモリトランジスタＭＴｒ３３１を例にとって説明すると、ＭＴｒ３３１が属するメモリストリングス１０の場合、メモリトランジスタＭＴｒ３３１のしきい値Ｖthが如何なる値であっても、即ち“１”が書き込まれていても“０”が書き込まれていても、ビット線ＢＬ３が０Ｖでありソース線ＳＬと同電位の為、ビット線ＢＬ３に電流が流れることはない。このことは、ビット線ＢＬ２に接続されていない全てのメモリストリングス１０おいて共通である。

以上より、本実施の形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１〜ＳＧＳ３を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。

〔書き込み動作〕
図７は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの書き込み動作を行う場合のバイアス状態を示した図である。

メモリトランジスタＭＴｒ３にデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２に０Ｖ、それ以外のビット線ＢＬにＶdd、ソース線ＳＬにＶdd、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１にＶdd、それ以外の選択ゲート線ＳＧＤにＶoff、選択ゲート線ＳＧＳ１〜ＳＧＳ３にＶoff、Ｐ−Ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３２１）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ）とすることで、ＭＴｒ３２１が属するメモリストリングス１０において、ソース側選択ゲート線ＳＧＳ１が接続されている選択ゲートトランジスタＳＳＴｒ２１を除く全てのメモリトランジスタＭＴｒ１２１、ＭＴｒ２２１、ＭＴｒ３２１及びＭＴｒ４２１にチャネルが形成され、ビット線ＢＬ２の電位（０Ｖ）がチャネルに伝播される。このため、所望ビット（ＭＴｒ３２１）のワードラインと柱状半導体の間に存在する電荷蓄積層を含むＯＮＯ膜に印加される電界強度が強くなり、電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１のしきい値が正の方向にシフトする。

このとき、例えば、メモリトランジスタＭＴｒ３２２に置いては、ソース側選択ゲート線ＳＧＤ２にはＶoffが印加されているため、ビット線ＢＬ２の電位がメモリトランジスタＭＴｒ３２２のチャネル部に伝播されることがなく、メモリトランジスタＴｒ３２２には電子の注入が起こらない。このことは、ＢＬ２に接続されているメモリストリングス１０であって、メモリトランジスタＭＴｒ３２１が属していない全てのメモリストリングス１０において同様である。

また、例えば、メモリトランジスタＭＴｒ３３１においては、ＭＴｒ３３１が属するメモリストリングス１０において、選択ゲート線ＳＧＤ１が接続されている選択トランジスタＳＤＴｒ３１のソース側電位がＶddとなりビット線ＢＬ３の電位もＶddとなっているため、選択トランジスタＳＤＴｒ３１のソースとゲートの電位が同電位となる。よって、選択トランジスタＳＤＴｒ３１はオンせず、メモリトランジスタＭＴｒ３３１のチャネル部には外部電位が伝播されないため、電子注入が起こらない。このことは、ＢＬ２に接続されていない全てのメモリストリングス１０において同様である。

メモリトランジスタＭＴｒ３２１にデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬ２にＶddを印加することにより、選択トランジスタＳＤＴｒ２１のゲート電位とソース電位とが同電位になるため、選択トランジスタＳＤＴｒ２１がｏｆｆ状態になり、メモリトランジスタＭＴｒ３のチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３２１の電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ、図７に示す例においては、ｌは１〜４、ｍは１〜３、ｎは１〜３）のデータを書き込むことができる。

また、各ビット線ＢＬの電位を適切に０ＶかＶddに設定することで、ある選択ゲート線ＳＧＤによって選択された共通のワード線ＷＬ上のビット（ＭＴｒ）に同時に書き込み、即ちページ書き込みを行うことが可能となる。

〔消去動作〕
データの消去時には、複数のメモリストリングスからなるブロック単位でメモリトランジスタＭＴｒのデータの消去を行う。図８、図９は、本実施の形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合のバイアス状態を示した図である。

選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。

一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４のチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。

ここで、本実施の形態に係る不揮発性半導体記憶装置の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を図１０に示す。

図１１〜図３０を用いて本実施の形態に係る不揮発性半導体記憶装置１の製造プロセスについて、具体的にはメモリトランジスタ領域における製造プロセスについて説明する。

最初に、図１１に示すように、半導体基板１００上に薄い酸化珪素膜（SiO₂）を形成し（不図示）、続いて、窒化珪素膜（Si₃N₄）を堆積し（不図示）、ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０２が形成される領域において、ドライエッチング法により３００ｎｍ程度の浅い溝を形成する。その後、熱ＣＶＤ法又はプラズマＣＶＤ法によって酸化珪素膜を堆積し、酸化珪素膜で溝を完全に埋め込み、溝以外の部分の酸化珪素膜を化学機械的研磨（ＣＭＰ）により除去することにより、ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０２を形成する。その後、残存している窒化珪素膜を熱リン酸等で除去する。

次に、図１２に示すように、基板表面を犠牲酸化し（不図示）、所望の領域を開口するフォトレジストパタンを形成し、ボロン（Ｂ）イオンを注入し、Ｐ−ｗｅｌｌ領域１０４を形成したのちレジストを除去する。この後、図示はしないが、所望の領域を開口するフォトレジストパタンを形成し表面付近にボロン（Ｂ）イオンを注入し、トランジスタのしきい値Ｖthを調整するチャネルインプラ領域を形成し、周辺回路領域にＮチャネル型トランジスタを形成する。尚、これとは逆に、所望の領域にＮ型を付与するイオンを注入することにより、Ｎ−ｗｅｌｌ領域を形成した後、Ｐチャネル型トランジスタを形成してもよい。

次に、図１３に示すように、メモリトランジスタ領域のみ開口するフォトレジストパタンを形成し、メモリセルトランジスタ領域にのみリン（Ｐ）イオンを注入し、Ｎ＋型拡散領域１０７を形成する。このＮ＋型拡散領域１０７は、ソース線ＳＬとなる。

次に、犠牲酸化膜（不図示）を除去し、第１のゲート絶縁膜（不図示）を形成する。次に、所望のパターンにフォトレジストマスクを形成して、ウェットエッチングすることにより、所望の位置の第１のゲート絶縁膜並びにＳＴＩ１０２の一部をエッチング除去する（不図示）。この領域に高速動作用の薄膜ゲートトランジスタを形成し、ウェットエッチングに晒されていない領域に高耐圧用の厚膜ゲートトランジスタを形成することになる。

次に、フォトレジストマスクを除去し、第２のゲート絶縁膜（不図示）を形成する。そして、基板上にＰ（リン）等の導電型不純物を添加したポリシリコン（ｐ−Ｓｉ）膜を形成する（不図示）。そして、ポリシリコン膜を所定のパターンにエッチングし、周辺回路領域のトランジスタのゲート電極を形成する（不図示）。次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（不図示）、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入し、ゲート電極と自己整合的に浅いＮ型領域を形成し（不図示）、その後、フォトレジストを除去する。

次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（不図示）、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンなどを注入し、ゲート電極（不図示）と自己整合的に浅いＰ型領域（不図示）を形成し、その後、フォトレジストを除去する。

次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、ゲート電極の両端部のみ窒化珪素膜を残し、サイドウォールを形成する（不図示）。

次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（不図示）、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入し、サイドウォールと自己整合的にソース／ドレイン領域を形成し（不図示）、その後、フォトレジストを除去する。

次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（不図示）、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入し、サイドウォール（不図示）と自己整合的にソース／ドレイン領域（不図示）を形成し、その後、フォトレジストを除去する。

次に、図１４に示すように、基板全面に窒化珪素膜（バリア窒化珪素膜）１１８を形成する。そして、スパッタリング法により基板全面にコバルト（Ｃｏ）膜を形成し、加熱処理を行うことにより、コバルトシリサイド（ＣｏＳｉ_２）を形成する（不図示）。その後、不要なＣｏを除去する。ここで、ゲート電極にはコバルトシリサイドを形成しても良いし、別の金属を用いたシリサイド(Ｔｉ、Ｎｉなど)を形成しても良い。さらに全くシリサイドを形成しなくても良い。またこの場合、ゲート電極のポリシリコンを堆積する時にポリシリコンの上にタングステンシリサイド及びＳｉＮを連続性膜したのちゲートの加工及びトランジスタの形成を行っても良い。

次に、図１５に示すように、基板全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｏｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１２４を形成し、ＣＭＰ処理することにより、ＢＰＳＧ膜を平坦化する。

次に、図１６に示すように、基板全面にＰ（リン）等の導電型不純物を添加したポリシリコン膜１２６及び窒化珪素膜１２８を形成する。その後、フォトレジスト工程によりホール（以下「トランジスタプラグホール」と言う場合がある。）１３０を形成する。このポリシリコン膜１２６は、メモリトランジスタ領域の選択ゲート線ＳＧＳとなる。

次に、図１７に示すように、基板を加熱することにより、熱酸化膜１３２を形成する。熱酸化膜１３２は、選択ゲートトランジスタＳＳＴｒのゲート絶縁膜となる。

次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、ブロック窒化珪素膜を形成する。この後、フッ酸を用いたウェットエッチング、又はフッ素系のガスを用いたドライエッチングにより、熱酸化膜の一部を除去する（不図示）。

次に、図１８に示すように、ブロック窒化珪素膜を除去し、基板全面にアモルファスシリコン（ａ−Ｓｉ）膜を形成した後、アモルファスシリコン膜をＣＭＰすることによって、ａ−Ｓｉ膜１３６を形成する。なお、このアモルファスシリコン膜の代わりに、単結晶シリコンをエピタキシャル成長させることにより、シリコン膜１３６を形成するようにしてもよい。

次に、図１９に示すように、フォトレジスト１３８を形成し、フォトエッチングプロセスを行う。

次に、図２０に示すように、チタン（Ｔｉ）膜を形成し、加熱処理を行うことにより、チタンシリサイド（ＴｉＳｉ）１４０を形成する。なお、チタンシリサイド（ＴｉＳｉ）１４０の代わりに、コバルトシリサイド（ＣｏＳｉ_２）を形成するようにしてもよい。なお、このシリサイド１４０は形成しなくても良い。この後、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１４２を形成する。そしして、フォトエッチングプロセスによりコンタクトホールを形成し、その後、配線用の溝を酸化珪素膜１４２に形成した後、タングステン（Ｗ）膜を埋め込み、タングステン(Ｗ)プラグ１４４と、配線１４６を形成する。次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いて酸化珪素膜１４８を形成する。以下、ＴＥＯＳを用いて形成した酸化珪素膜を「ＴＥＯＳ膜」ということがある。

次に、図２１に示すように、Ｐ型不純物を高濃度に添加したポリシリコン膜（もしくはアモルファスシリコン膜）、酸化珪素膜、Ｎ型不純物を高濃度に添加したポリシリコン膜、酸化珪素膜を交互に形成することによって、Ｐ＋型ポリシリコン膜１４９、１５３、１５７、１６１、１６３、Ｎ＋型ポリシリコン膜１５１、１５５、１５９並びに酸化珪素膜１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２を形成する。更にこの上に、窒化珪素膜１６８を形成する。尚、Ｎ＋型ポリシリコン膜１５１、１５５、１５９は、ワード線ＷＬ１〜４には接続されない。

次に、図２２に示すように、メモリトランジスタ領域において、メモリトランジスタの柱状の半導体（ボディ部）を形成するためのメモリプラグホール１７０を形成する。なお、本実施の形態においては、このメモリプラグホール１７０を「メモリプラグホール１７０」と呼ぶ。

次に、図２３に示すように、酸化珪素膜、窒化珪素膜、酸化珪素膜を順に堆積し、所謂ＯＮＯ膜１７２を形成する。このＯＮＯ膜１７２中の窒化珪素膜は、メモリトランジスタの電荷蓄積層となる。

次に、図２４に示すように、フォトレジストを形成し、エッチバックすることにより、不図示の周辺回路領域のＯＮＯ膜とメモリトランジスタ領域のＯＮＯ膜１７２の一部を除去する。メモリトランジスタ領域のメモリプラグホール１７０には、選択ゲートトランジスタＳＤＴｒが形成される層（ポリシリコン１６３）及びその下部の酸化珪素膜１６２の一部を除いて、ＯＮＯ膜１７２ａ及びフォトレジスト１７４が残存する。

次に、図２５に示すように、フォトレジスト１７４を除去し、加熱処理することにより、選択ゲートトランジスタＳＤＴｒが形成される層（ポリシリコン１６３）に熱酸化膜１７６を形成する。なお、この熱酸化膜を形成する代わりに、ＣＶＤ法により、酸化珪素膜１７６を形成するようにしてもよい。

次に、図２６に示すように、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、スペーサ窒化珪素膜１７８を形成する。

次に、図２７に示すように、スペーサ窒化珪素膜１７８を除去した後、アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、柱状のアモルファスシリコン層１８０を形成する。なお、アモルファスシリコン膜を堆積する代わりに、単結晶シリコン膜をエピタキシャル成長させて、単結晶シリコン層１８０を形成するようにしてもよい。また、下層選択ゲートトランジスタＳＳＴｒの内部のシリコンに選択エピタキシャル成長によって形成した場合には、同様に選択エピタキシャル成長法により単結晶シリコン１８０を形成することができる。

次に、図２８に示すように、窒化珪素膜１６８、Ｐ＋型ポリシリコン膜１４９、１５３、１５７、１６１、１６３、Ｎ＋型ポリシリコン膜１５１、１５５、１５９並びに酸化珪素膜１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２の各層の端部が階段状になるように階段状エッチングし、窒化珪素膜１６８ａ、Ｐ＋型ポリシリコン膜１４９ａ、１５３ａ、１５７ａ、１６１ａ、１６３ａ、Ｎ＋型ポリシリコン膜１５１ａ、１５５ａ、１５９ａ並びに酸化珪素膜１４８ａ、１５０ａ、１５２ａ、１５４ａ、１５６ａ、１５８ａ、１６０ａ、１６２ａを形成する。

次に、図２９に示すように、層間絶縁膜（ＢＰＳＧ）１８２を形成し、ＣＭＰ処理し、平坦化する。

次に、図３０に示すように、フォトエッチング工程により、コンタクトホールを形成し、タングステン膜を形成し、ＣＭＰ処理することによって、タングステンプラグ１８８ａ、１８８ｂ、１８８ｃ、１８８ｄ、１８８ｅ、１８８ｆ及び１８８ｇを形成する。この後、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ、１９０ｇ及び１９０ｈを形成する。この後、層間絶縁膜（ＢＰＳＧ）１９２を形成し、ＣＭＰ処理し、平坦化する。

その後、フォトエッチング工程により、コンタクトホールを形成し、タングステン膜を形成し、ＣＭＰ処理することによって、タングステンプラグを形成する。そして、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極を形成する。

以上の工程により、図３１、図３２に示す本実施の形態に係る不揮発性半導体記憶装置を製造することができる。

このように製造された本実施の形態に係る不揮発性半導体記憶装置は、各ワード線ＷＬ１〜ＷＬ４がそれぞれ板状で階段状の構造を有している。各ワード線ＷＬ１〜ＷＬ４がそれぞれ板状で階段状の構造を有しているため、各ワード線ＷＬ１〜ＷＬ４の側端部には、段差が発生する。その段差を利用することにより、同一フォトエッチングプロセスによりワード線ドライバと各ワード線ＷＬ１〜ＷＬ４とを接続するためのコンタクトホールを加工することができる。このコンタクトホールに電極１８８ａ、１８８ｃ、１８８ｅ、１８８ｇが形成されて接続される。また、前記フォトエッチングプロセスによって同時に形成されたコンタクトホールを用いて、ビット線ＢＬはセンスアンプに、選択ゲート線ＳＧＤは選択ゲート線ＳＧＤドライバに接続されている。
〔機能〕
次に本実施の形態に係る不揮発性半導体記憶装置の機能について、具体的に説明する。

図３３に、本実施の形態とは異なり、層間電極を設けていない構成の縦型トランジスタを示す。この場合では、柱状のアモルファスシリコン層８０を囲むように、ＯＮＯ膜７２膜が形成され、この周囲にＰ＋型ポリシリコン膜５１、酸化珪素膜５２、Ｐ＋型ポリシリコン膜５３、酸化珪素膜５４、Ｐ＋型ポリシリコン膜５５、酸化珪素膜５６、Ｐ＋型ポリシリコン膜５７が形成される。Ｐ＋型ポリシリコン膜５１、５３、５５、５７は、縦型に形成された各々のトランジスタのゲート電極となる。この構成により、チップ面積を縮小することができ、安価で歩留まりの高い不揮発性半導体記憶装置を得ることができる。

図３４に基づき、より詳細に説明する。図３４は、図３３に示す二点差線に囲まれた領域の拡大図である。この構成の不揮発性半導体記憶装置では、ゲート電極となるワード線は板状に形成されるため、容量結合により選択されたワード線の電圧を変化させたときに、隣接するワード線の電位が容量結合により変動するため動作が不安定となる場合があった。また、ゲート電極となるＰ＋型ポリシリコン膜５３、５５に電界を印加した場合に、アモルファスシリコン層８０のＯＮＯ膜７２近傍において、電荷が集まりチャネルが形成される。しかしながら、ゲート電極とゲート電極の間の領域におけるチャネル、即ち、ＯＮＯ膜７２を介した酸化珪素膜５４の反対側のアモルファスシリコン層８０の領域では、上下ゲート電極によって誘起されたチャネル同士の重なりが不十分な場合があり、トランジスタ直列抵抗値の高抵抗化やばらつきを生じることがあった。
形成されるチャネルが狭くなり、不安定であり、また抵抗も高くなる。

これに対し、本実施の形態では、図３１に示すような構成（図３０において一点鎖線に囲まれた領域に示すような構成）となっている。具体的には、柱状のアモルファスシリコン層１８０の周囲を囲むように、ＯＮＯ膜１７２ａ膜が形成されており、この周囲にＰ＋型ポリシリコン膜１４９ａ、酸化珪素膜１５０ａ、Ｎ＋型ポリシリコン膜１５１ａ、酸化珪素膜１５２ａ、Ｐ＋型ポリシリコン膜１５３ａ、酸化珪素膜１５４ａ、Ｎ＋型ポリシリコン膜１５５ａ、酸化珪素膜１５６ａ、Ｐ＋型ポリシリコン膜１５７ａ、酸化珪素膜１５８ａ、Ｎ＋型ポリシリコン膜１５９ａ、酸化珪素膜１６０ａ、Ｐ＋型ポリシリコン膜１６１ａが積層形成されている。Ｐ＋型ポリシリコン膜１４９ａ、１５３ａ、１５７ａ、１６１ａは、縦型に形成された各々のトランジスタのゲート電極となり、Ｎ＋型ポリシリコン膜１５１ａ、１５５ａ、１５９ａは層間電極となる。尚、図３２は、図３１に示す二点差線に囲まれた領域の拡大図である。

このような構成により、選択されたワード線におけるゲート電極の電位を変動させた場合であっても、層間電極の電位を固定させておくことにより、ゲート電極の電位が変動の影響を層間電極により遮断することができ、隣接するワード線におけるゲート電極の電位変動を招くことはない。

また、層間電極となるＮ＋型ポリシリコン膜１５５ａの仕事関数が小さいことにより、アモルファスシリコン層１８０のＯＮＯ膜１７２ａ近傍において電荷が誘起されチャネルが形成された状態となる。これにより、ゲート電極となるＰ＋型ポリシリコン膜１５３ａ、１５７ａに電界を印加した場合に、形成されるチャネル同士がより確実に接続するようになり、ＯＮ状態におけるトランジスタ直列抵抗値の低抵抗化及び安定化が実現される。以上の理由により、本実施の形態では、層間電極としてＮ＋型ポリシリコン膜１５１ａ、１５５、１５９ａを形成している。

尚、層間電極は、印加する電圧を調整することにより、Ｎ型、Ｐ型を問わず使用することが可能である。また、ワード線を構成する材料よりも仕事関数の小さな材料を用いることで、層間電極に印加する電圧を下げることが可能である。更に、孔加工等の加工性を考慮するならば、Ｎ＋型ポリシリコンが層間電極を構成する材料としては、最も好ましい。又、キャリアとして電子ではなくホールを注入する書き込み動作を考えた場合では、仕事関数の大小や、Ｐ型、Ｎ型の関係に関しては全く逆となる。即ち、ホールを注入する場合では、ワード線はＮ＋型ポリシリコン、層間電極は、ワード線よりも大きい仕事関数を有する導電材料、例えば、Ｐ＋型ポリシリコンが好ましい。

以上より、メモリセルがＮ型ＭＯＳトランジスタの場合においては、層間電極を構成する材料は、ワード線を構成する材料よりも仕事関数の小さな材料を用いる。また、メモリセルがＰ型ＭＯＳトランジスタの場合においては、層間電極を構成する材料は、ワード線を構成する材料よりも仕事関数の大きな材料を用いる。

〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態において、層間電極であるＮ＋型ポリシリコン膜を金属膜に代えて形成したものである。

図３５に、本実施の形態におけるゲート電極間の拡大図を示す。柱状のアモルファスシリコン層２８０を囲むように、ＯＮＯ膜２７２ａ膜が形成されており、この周囲にＰ＋型ポリシリコン膜２４９ａ、酸化珪素膜２５０ａ、金属膜２５１ａ、酸化珪素膜２５２ａ、Ｐ＋型ポリシリコン膜２５３ａ、酸化珪素膜２５４ａ、金属膜２５５ａ、酸化珪素膜２５６ａ、Ｐ＋型ポリシリコン膜２５７ａ、酸化珪素膜２５８ａ、金属膜２５９ａ、酸化珪素膜２６０ａ、Ｐ＋型ポリシリコン膜２６１ａが積層形成されている。

以上より、Ｐ＋型ポリシリコン膜１４９ａ、１５３ａ、１５７ａ、１６１ａからなる縦型に形成された各々のトランジスタのゲート電極が形成され、また、金属膜２５１ａ、２５５ａ、２５９ａからなる層間電極が形成される。

なお、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要件を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。

ＳＧＴ構造を有する不揮発性半導体記憶装置の概略構成図 ＳＧＴ構造を有する不揮発性半導体記憶装置のメモリトランジスタ領域の概略構成図 ＳＧＴ構造を有する不揮発性半導体記憶装置のメモリストリングスの概略構成図 ＳＧＴ構造を有する不揮発性半導体記憶装置のメモリトランジスタＭＴｒの概略構成図 図１に示す不揮発性半導体記憶装置の等価回路図 不揮発性半導体記憶装置の読み出し動作における状態図 不揮発性半導体記憶装置の書き込み動作における状態図 不揮発性半導体記憶装置の消去動作における選択ブロックの状態図 不揮発性半導体記憶装置の消去動作における非選択ブロックの状態図 図６から図９における動作のバイアス関係図 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（２） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（３） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（４） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（５） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（６） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（７） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（８） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（９） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１０） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１１） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１２） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１３） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１４） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１５） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１６） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１７） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１８） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（１９） 第１の実施の形態における不揮発性半導体記憶装置の製造工程図（２０） 第１の実施の形態における不揮発性半導体記憶装置の要部構成図 第１の実施の形態における不揮発性半導体記憶装置の説明図 通常のＳＧＴの要部構成図 通常のＳＧＴの説明図 第２の実施の形態における不揮発性半導体記憶装置の要部構成図

符号の説明

１５２ａ・・・酸化珪素膜、１５３ａ・・・Ｐ＋型ポリシリコン膜（ゲート電極）、１５４ａ・・・酸化珪素膜、１５５ａ・・・Ｎ＋型ポリシリコン膜（層間電極）、１５６ａ・・・酸化珪素膜、１５７ａ・・・Ｐ＋型ポリシリコン膜（ゲート電極）、１５８ａ・・・酸化珪素膜、１７２ａ・・・ＯＮＯ膜、１８０・・・アモルファスシリコン層

Claims (4)

1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリ列をマトリクス状に配列してなる不揮発性半導体記憶装置であって、
   前記メモリ列は、
   柱状半導体と、
   前記柱状半導体の周囲に形成された絶縁膜と、
   前記絶縁膜を介して周囲に形成されたゲート電極となる第１から第ｎの電極（ｎは２以上の自然数）と、
   前記第１から第ｎの電極の間の各々の領域において、前記絶縁膜を介して周囲に形成された層間電極と
   を有し、
   前記層間電極は、前記第１から第ｎの電極を構成する材料とは異なる仕事関数を有する材料により形成され、
   前記メモリ列の前記第１から第ｎの電極は、２次元的に広がる第１から第ｎの板状の第１の導電体層により形成され、
   各々の前記層間電極は２次元的に広がる板状の第２の導電体層により形成され、
   前記板状の第１の導電体層は、マトリクス状に配列された複数の前記メモリ列に共通に接続されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記複数のメモリ列は、前記柱状半導体に垂直な面内にマトリックス状に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１から第ｎの電極は、第１の導電型の半導体材料により構成されており、前記層間電極は、前記第１の導電型とは反対の第２の導電型の半導体材料により構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記第１の導電型はＰ型であり、前記第２の導電型はＮ型である請求項３記載の不揮発性半導体記憶装置。

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