JP5086933B2 - 不揮発性半導体記憶装置の駆動方法 - Google Patents
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Description
先ず、本実施形態に係る不揮発性半導体記憶装置の構成について説明する。
図1は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図2は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図3は、図2に示す領域R1を例示する一部拡大断面図であり、
図4は、本実施形態に係る不揮発性半導体記憶装置における1本のメモリストリングスを例示する等価回路図である。
図1及び図2に示すように、本実施形態に係る不揮発性半導体記憶装置1においては、例えば単結晶シリコンからなるシリコン基板11が設けられている。シリコン基板11においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域(図示せず)とが設定されている。
図2及び図3に示すように、貫通ホール20の側面上の全面には、トンネル絶縁層31が形成されている。トンネル絶縁層31は例えばシリコン酸化物により形成されている。トンネル絶縁層31における貫通ホール20の内側に向いた面は、シリコンピラーSPの外面に接している。
図5(a)乃至(d)は、電荷蓄積層における電子の蓄積状態と書き込まれたデータの値との関係を示す図であり、
図6は、各動作における配線及び電極の各電位を例示する図である。
なお、図5(a)乃至(d)においては、電子が蓄積されている電荷蓄積層を黒色の矩形(■)で表し、電子が蓄積されていない電荷蓄積層を白色の矩形(□)で表している。後述する図13においても同様である。
図7(a)及び(b)は、本実施形態に係る書込方法を例示する図であり、(a)は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層にデータを書き込む場合を示し、(b)はビット線側の電荷蓄積層にデータを書き込む場合を示し、
図8は、横軸にZ方向の位置をとり、縦軸にX方向の位置をとって、書込動作時におけるメモリセル内の電位分布のシミュレーション結果を示す図である。
以下の説明では、便宜上、シリコンピラーSPに形成されたトランジスタがオン状態となるような電位を「オン電位Vdd」といい、このトランジスタがオフ状態となるような電位を「0V」といい、電位Vddは電位0Vよりも高いものとする。
また、初期段階においては、全ての電荷蓄積層33に電子が注入されておらず、データの値は「1」となっているものとする。
このようにして、選択ピラーに接続されたビット線BLの電位により、選択電荷蓄積層33−0に任意のデータを書き込むことができる。
図9は、横軸にプログラム電位Vpgmの値をとり、縦軸に電荷蓄積層に注入される電荷量をとって、熱電子注入による誤書込の程度を例示するグラフ図であり、
図10は、横軸にプログラム電位Vpgmの値をとり、縦軸に選択セルにおける選択電荷蓄積層でない電荷蓄積層に印加される電界強度をとって、FNトンネル電流による誤書込の程度を例示するグラフ図である。
装置1に設けられた電極膜WLの積層数をn枚とする。nは2以上の整数である。この場合、各シリコンピラーSPには、n個のメモリセルが設けられることになる。そして、任意のシリコンピラーSP(選択ピラー)における一方の端部(例えば、ビット線側の端部)から数えてk番目のメモリセル(選択セル)における他方の側(ソース線側)の電荷蓄積層33(選択電荷蓄積層)にデータ「0」を書き込むとする。なお、kは1乃至(n−1)の整数である。
図11(a)及び(b)は、本実施形態に係る消去方法を例示する図であり、(a)は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層に書き込まれたデータを消去する場合を示し、(b)はビット線側の電荷蓄積層に書き込まれたデータを消去する場合を示す。
先ず、消去対象とする電荷蓄積層(選択電荷蓄積層)を選択する。そして、この選択電荷蓄積層が属するメモリセル(選択セル)を貫くシリコンピラーSP(選択ピラー)と交差する上部選択ゲートUSG及び下部選択ゲートLSGの電位を、0Vよりも低い電位Vpassとする。これにより、選択ピラーの上部選択トランジスタ及び下部選択トランジスタは、電子に対してはオフ状態となるが、正孔に対してはオン状態となる。このとき、選択ピラー以外のシリコンピラーSPを貫く上部選択ゲートUSG及び下部選択ゲートLSGの電位は全て0Vとする。これにより、選択ピラー以外のシリコンピラーSPの上部選択トランジスタ及び下部選択トランジスタは、電子に対しても正孔に対してもオフ状態となる。
上述の如く、装置1に設けられた電極膜WLの積層数をn枚とし、任意のシリコンピラーSP(選択ピラー)における一方の端部(例えば、ビット線側)から数えてk番目のメモリセル(選択セル)について、他方の側(ソース線側)の電荷蓄積層33(選択電荷蓄積層)に書き込まれたデータ「0」をデータ「1」に変化させる。
本実施形態においては、3種類の読出方法について説明する。
先ず、第1の読出方法について説明する。
図12は、本実施形態に係る第1の読出方法を例示するフローチャート図であり、
図13は、横軸にセルトランジスタの閾値電圧をとり、縦軸にビット数をとって、図12のステップS11におけるセルトランジスタの閾値電圧の分布を例示するグラフ図であり、
図14は、図12に示すステップS11からステップS13に移行したときの閾値電圧の変化を例示する図である。
なお、図14において、「S」はソースを表し、「D」はドレインを表す。後述する図18においても同様である。
図13に示すように、データ「00」が書き込まれているセルトランジスタの閾値電圧は相対的に高く、データ「11」が書き込まれているセルトランジスタの閾値電圧は相対的に低く、データ「01」又は「10」が書き込まれているセルトランジスタの閾値電圧はその中間である。従って、選択セルのコントロールゲート電極となる電極膜WLに対して、1水準又は2水準の適当な読出電位Vreadを印加することにより、上述の判別を行うことができる。読出電位Vreadは、この電位を選択セルの電極膜に印加したときに、選択セルの電荷蓄積層に電子が蓄積されているか否かによってセルトランジスタの導通状態が異なり、それにより、選択ピラーにおける選択セルに相当する部分の抵抗値が異なるような電位である。
図14に示すように、電荷蓄積層に電子が蓄積されると、セルトランジスタのゲート(電極膜)−ソース間、及びゲート−ドレイン間のうち、この電荷蓄積層が配置されている側に抵抗が付加される。セルトランジスタの導通状態はゲート−ソース間の電圧Vgsによって決まるが、ゲート−ソース間に抵抗が付加されると、抵抗分割により、実効的なゲート−ソース間電圧Vgsが減少する。そして、この結果、閾値電圧Vthが増加する。一方、ゲート−ドレイン間に抵抗が付加されても、実効的なゲート−ドレイン間電圧は減少するが、実効的なゲート−ソース間電圧Vgsは変化せず、従って、閾値電圧Vthは変化しない。これにより、電子が蓄積されている電荷蓄積層がソース側に配置されている場合は、ドレイン側に配置されている場合よりも、閾値電圧Vthが大きくなる。
上述の如く、電極膜の積層数をn枚とし、読出対象とする選択セルは選択ピラーの一方の側(例えば、ビット線側)から数えてk番目のメモリセルであるとする。kは1乃至nの整数である。
ステップS13においては、選択セルの一対の電荷蓄積層のうち一方にのみ電子が蓄積されている場合に、前述の状態のまま、選択ピラーの他方の端部(ソース線側の端部)に一方の端部(ビット線側の端部)よりも高い電位を印加して選択ピラーに流れる電流を検出し、選択セルの一対の電荷蓄積層のうち、k番目の電極膜から見て一方の端部側(ビット線側)の電荷蓄積層に電子が蓄積されているか、他方の端部側(ソース線側)の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第1の読出方法によれば、各メモリセルに書き込まれた2ビットのデータを読み出すことができる。
図15は、本実施形態に係る第2の読出方法を例示するフローチャート図であり、
図16は、横軸にゲート−ソース電圧Vgsをとり、縦軸にソース−ドレイン電流Idをとって、セルトランジスタの状態を例示するグラフ図である。
ステップS21及びS22については、上述のステップS11及びS12と同じである。
ステップS23においては、選択セルの一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、選択ピラーの一方の端部(例えば、ビット線側の端部)から見てk番目の電極膜に対して読出電位Vreadを印加し、(k+1)番目の電極膜、すなわち、1つソース側の電極膜に対して、オン電位Vddと読出電位Vreadの間の電位を印加し、それ以外の電極膜に対してオン電位Vddを印加し、選択ピラーの一方の端部(ビット線側の端部)に他方の端部(ソース線側の端部)よりも高い電位を印加して選択ピラーに流れる電流を検出する。これにより、選択セルの一対の電荷蓄積層のうち、k番目の電極膜から見て一方の端部側(ビット線側)の電荷蓄積層に電子が蓄積されているか、他方の端部側(ソース線側)の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第2の読出方法によっても、各メモリセルに書き込まれた2ビットのデータを読み出すことができる。
図17は、本実施形態に係る第3の読出方法を例示するフローチャート図であり、
図18は、図17に示すステップS31からステップS33に移行したときの閾値電圧の変化を例示する図である。
ステップS31において、例えば、図18に示すノードAの電位を0V、ノードBの電位を2.5V、ノードCの電位を5V、ゲートGの電位を5Vとすると、ゲート−ソース電圧VgsはゲートGとノードAとの電位差であるため、5−0=5Vとなる。
ステップS31において、例えば、ノードAの電位を0V、ノードBの電位を2.5V、ノードCの電位を5V、ゲートGの電位を5Vとすると、ゲート−ソース電圧VgsはゲートGとノードBとの電位差であるため、5−2.5=2.5Vである。
ステップS31及びS32については、上述のステップS11及びS12と同じである。
ステップS33においては、選択セルの一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、選択ピラーの一方の端部(例えば、ビット線側の端部)と他方の端部(ソース線側の端部)との間の電圧を増加させて選択ピラーに流れる電流を検出する。これにより、k番目のメモリセル(選択セル)の一対の電荷蓄積層のうち、k番目の電極膜から見て一方の端部側(ビット線側)の電荷蓄積層に電子が蓄積されているか、他方の端部側(ソース線側)の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第3の読出方法によっても、各メモリセルに書き込まれた2ビットのデータを読み出すことができる。
図19乃至図25は、本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、
図26は、図25に示す領域R2の一部拡大図である。
なお、以下の説明では、図1及び図2に示す構成要素と同じ構成要素については同じ符号を付して説明する。
本実施形態においては、電荷蓄積層33は電極膜WLの上下側に設けられており、電極膜WLとシリコンピラーSPとの間には設けられていない。すなわち、電極膜WLとシリコンピラーSPとの間にはトンネル絶縁層31及びブロック絶縁層32のみが設けられている。この結果、電極膜WLとシリコンピラーSPとの間の距離を短くすることができる。これにより、シリコンピラーSPの外径をシリコンピラーSPに電流を流すために必要な外径とし、トンネル絶縁層31及びブロック絶縁層32に必要な膜厚を持たせたままで、貫通ホール20の内径を小さくすることができる。この結果、本実施形態に係る不揮発性半導体記憶装置1においては、平面構造を微細化することができる。
図27は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図27に示すように、本比較例に係る不揮発性半導体記憶装置101においては、Z方向に平行な断面において、貫通ホール40の側面は略直線状となっており、この貫通ホール40の側面上に、ONO膜(Oxide Nitride Oxide film:酸化物−窒化物−酸化物膜)44が設けられている。ONO膜44においては、外側、すなわち、電極膜WL側から順に、シリコン酸化物からなるブロック絶縁層42、シリコン窒化物からなる電荷蓄積層43、シリコン酸化物からなるトンネル絶縁層41がこの順に積層されている。
Claims (5)
- 絶縁膜及びn枚(nは2以上の整数)の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
前記半導体ピラーにおける一方の端部から数えて1乃至k番目(kは1乃至(n−1)の整数)の前記電極膜に相対的に高い電位を印加し、(k+1)乃至n番目の前記電極膜に相対的に低い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも高くすることにより、k番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に電子を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 絶縁膜及びn枚(nは2以上の整数)の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
前記半導体ピラーにおける一方の端部から数えて1乃至k番目(kは1乃至(n−1)の整数)の前記電極膜に相対的に低い電位を印加し、(k+1)乃至n番目の前記電極膜に相対的に高い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも低くすることにより、k番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に正孔を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 絶縁膜及びn枚(nは2以上の整数)の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
前記半導体ピラーにおける一方の端部から数えてk番目(kは1乃至nの整数)の前記電極膜に対して、前記k番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記k番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記k番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記k番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記k番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記他方の端部に前記一方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記k番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 絶縁膜及びn枚(nは2以上の整数)の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
前記半導体ピラーにおける一方の端部から数えてk番目(kは1乃至nの整数)の前記電極膜に対して、前記k番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記k番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記k番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記k番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記k番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記k番目の電極膜に対して前記読出電位を印加し、(k+1)番目の前記電極膜に対して前記読出電位と前記オン電位の間の電位を印加し、それ以外の電極膜に対して前記オン電位を印加し、前記半導体ピラーの前記一方の端部に前記他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記k番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 絶縁膜及びn枚(nは2以上の整数)の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
前記半導体ピラーにおける一方の端部から数えてk番目(kは1乃至nの整数)の前記電極膜に対して、前記k番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記k番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記k番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記k番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記k番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記一方の端部と前記他方の端部との間の電圧を増加させて前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記k番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
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