JP5086933B2 - 不揮発性半導体記憶装置の駆動方法 - Google Patents

不揮発性半導体記憶装置の駆動方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置の駆動方法に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層され、各電極膜の両側に電荷蓄積層が配置された不揮発性半導体記憶装置の駆動方法に関する。
従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加がシリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このようにして作製された一括加工型３次元積層メモリは、積層化して１ビット当たりのチップ面積を低減することはできるものの、平面構造を微細化することが困難であるという問題がある。また、シリコンピラーを共有するメモリセル間の距離を短くしていくと、このメモリセル間の干渉が大きくなるという問題がある。
特開２００７−２６６１４３号公報
本発明の目的は、平面構造を微細化することができ、シリコンピラーを共有するメモリセル間の干渉が少ない不揮発性半導体記憶装置の駆動方法を提供することである。
本発明の一態様によれば、絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、前記半導体ピラーにおける一方の端部から数えて１乃至ｋ番目（ｋは１乃至（ｎ−１）の整数）の前記電極膜に相対的に高い電位を印加し、（ｋ＋１）乃至ｎ番目の前記電極膜に相対的に低い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも高くすることにより、ｋ番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に電子を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の他の一態様によれば、絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、前記半導体ピラーにおける一方の端部から数えて１乃至ｋ番目（ｋは１乃至（ｎ−１）の整数）の前記電極膜に相対的に低い電位を印加し、（ｋ＋１）乃至ｎ番目の前記電極膜に相対的に高い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも低くすることにより、ｋ番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に正孔を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の更に他の一態様によれば、絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記他方の端部に前記一方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の更に他の一態様によれば、絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記ｋ番目の電極膜に対して前記読出電位を印加し、（ｋ＋１）番目の前記電極膜に対して前記読出電位と前記オン電位の間の電位を印加し、それ以外の電極膜に対して前記オン電位を印加し、前記半導体ピラーの前記一方の端部に前記他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の更に他の一態様によれば、絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記一方の端部と前記他方の端部との間の電圧を増加させて前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明によれば、平面構造を微細化することができ、シリコンピラーを共有するメモリセル間の干渉が少ない不揮発性半導体記憶装置の駆動方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本実施形態に係る不揮発性半導体記憶装置の構成について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、図２に示す領域Ｒ１を例示する一部拡大断面図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置における１本のメモリストリングスを例示する等価回路図である。
図１乃至図４に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型のフラッシュメモリである。後述するように、装置１においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタにはコントロールゲート電極及び電荷蓄積層が設けられており、コントロールゲート電極の電位を制御して電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。そして、本実施形態の特徴は、この電荷蓄積層がセルトランジスタごとに分断されており、コントロールゲート電極の両側に一対ずつ配置されていることである。以下、装置１の全体構成を簡単に説明し、その後、上述の本実施形態の特徴部分を詳細に説明する。
先ず、装置１の全体構成を簡単に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域（図示せず）とが設定されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
メモリアレイ領域においては、シリコン基板１１の表層部分に不純物が選択的に導入されており、Ｙ方向に延びる複数本のソース線ＳＬが形成されている。また、シリコン基板１１上に、絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３がこの順に積層されて、下部ゲート積層体が設けられている。下部選択ゲートＬＳＧは導電材料、例えばポリシリコンにより形成されている。絶縁膜１２及び１３は絶縁材料、例えば、シリコン酸化物により形成されている。
また、下部ゲート積層体の上方には、複数の絶縁膜１４と複数の電極膜ＷＬとが交互に積層されている。電極膜ＷＬは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンによって形成されている。電極膜ＷＬは、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、装置１のワード線として機能する。絶縁膜１４は、例えばシリコン酸化物によって形成されており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。複数の絶縁膜１４及び複数の電極膜ＷＬによりメモリ積層体が形成されている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、本発明はこれに限定されない。
更に、メモリ積層体の上方には、絶縁膜１５、上部選択ゲートＵＳＧ、絶縁膜１６がこの順に積層されて、上部ゲート積層体が設けられている。上部選択ゲートＵＳＧは導電材料、例えばポリシリコンにより形成されている。絶縁膜１５及び１６は絶縁材料、例えば、シリコン酸化物により形成されている。なお、上述の各膜は、多層膜であってもよい。例えば、絶縁膜はシリコン酸化層とシリコン窒化層とが積層された膜であってもよい。また、上述の各膜の間に、上記以外の膜が設けられていてもよい。
下部選択ゲートＬＳＧ及び上部選択ゲートＵＳＧは、１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬは、下部選択ゲートＬＳＧ及び上部選択ゲートＵＳＧごとには分断されていない。下部選択ゲートＬＳＧ、上部選択ゲートＵＳＧ及び電極膜Ｗの周囲には、絶縁膜が設けられている。
そして、下部ゲート積層体、メモリ積層体及び上部ゲート積層体（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通ホール２０（図２参照）が形成されている。各貫通ホール２０は積層体ＭＬ全体を貫いている。また、貫通ホール２０は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
各貫通ホール２０の内部には、半導体ピラーとしてのシリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、半導体、例えば、アモルファスシリコンによって形成されている。なお、シリコンピラーＳＰは他の半導体材料、例えばポリシリコンによって形成されていてもよく、また、これらの半導体材料には不純物がドープされていてもよく、ドープされていなくてもよい。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はソース線ＳＬに接続されている。
シリコンピラーＳＰと下部選択ゲートＬＳＧとの間には、下部ゲート絶縁膜２１が設けられている。これにより、下部ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜２１をゲート絶縁膜とし、下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタが形成される。
また、シリコンピラーＳＰと上部選択ゲートＵＳＧとの間には、上部ゲート絶縁膜２２が設けられている。これにより、上部ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜２２をゲート絶縁膜とし、上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタが形成される。
更に、絶縁膜１６の上方には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは金属によって形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット線ＢＬとソース線ＳＬとの間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬ及びソース線ＳＬに接続されている。
次に、本実施形態の特徴部分について説明する。
図２及び図３に示すように、貫通ホール２０の側面上の全面には、トンネル絶縁層３１が形成されている。トンネル絶縁層３１は例えばシリコン酸化物により形成されている。トンネル絶縁層３１における貫通ホール２０の内側に向いた面は、シリコンピラーＳＰの外面に接している。
また、電極膜ＷＬとトンネル絶縁層３１との間には、ブロック絶縁層３２が設けられている。ブロック絶縁層３２は、電極膜ＷＬの貫通ホール２０側の上下の角部を回り込むように、電極膜ＷＬの上下面上において貫通ホール２０から遠ざかる方向に延出している。ブロック絶縁層３２は、例えば、元々電極膜ＷＬを形成していたシリコンが酸化されて形成されたものである。
積層方向（Ｚ方向）における絶縁膜１４の中央部分１４ａは、絶縁膜１４の周辺部分１４ｂ、すなわち、電極膜ＷＬに接する部分よりも、シリコンピラーＳＰ側に突出している。そして、絶縁膜１４の周辺部分１４ｂとトンネル絶縁層３１との間であって、絶縁膜１４の中央部分１４ａとブロック絶縁層３２との間には、電荷蓄積層３３が設けられている。これにより、電荷蓄積層３３は、電極膜ＷＬごとにＺ方向における電極膜ＷＬの両側に配置されている。すなわち、１つのメモリセルに対して一対の電荷蓄積層３３が設けられている。Ｚ方向から見て、電荷蓄積層３３の形状はシリコンピラーＳＰを囲む環状である。また、電荷蓄積層３３は、電荷をトラップすることができる材料、例えばシリコン窒化物により形成されている。
電荷蓄積層３３は、絶縁膜１４の中央部分１４ａ、周辺部分１４ｂ、ブロック絶縁層３２及びトンネル絶縁層３１によって囲まれている。これにより、電荷蓄積層３３とシリコンピラーＳＰとの間にはトンネル絶縁層３１が介在しており、電荷蓄積層３３と電極膜ＷＬとの間にはブロック絶縁層３２が介在している。この結果、電荷蓄積層３３は電極膜ＷＬ及びシリコンピラーＳＰから絶縁されている。
なお、絶縁膜１４の中央部分１４ａとトンネル絶縁層３１との間には、電荷蓄積層３３が設けられていない。これにより、隣り合うメモリセルに属する電荷蓄積層３３同士は絶縁膜１４の中央部分１４ａによって相互に離隔されている。また、電極膜ＷＬとシリコンピラーＳＰとの間にも電荷蓄積層３３は設けられていない。これにより、各電極膜ＷＬの上下に配置された電荷蓄積層３３同士も相互に離隔されている。
このような構成により、不揮発性半導体記憶装置１においては、シリコンピラーＳＰがボディ領域として機能し、電極膜ＷＬがコントロールゲートとして機能し、電荷蓄積層３３がチャージトラップとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの各交差部分にセルトランジスタが形成される。このセルトランジスタがメモリセルを構成する。
そして、図４に示すように、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングＭＳが構成される。メモリストリングＭＳの上端はビット線ＢＬに接続され、下端はソース線ＳＬに接続され、上端部に上部選択トランジスタが設けられ、下端部に下部選択トランジスタが設けられ、上部選択トランジスタと下部選択トランジスタとの間に、複数個のメモリセルが直列に接続される。すなわち、あるセルトランジスタのソースが、他のトランジスタのドレインに接続されている。
また、装置１のメモリ積層体内においては、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されていることにより、複数本のメモリストリングＭＳがマトリクス状に配列されている。これにより、メモリ積層体内においては、複数個のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元マトリクス状に配列されている。
次に、本実施形態に係る不揮発性半導体記憶装置の駆動方法について説明する。
図５（ａ）乃至（ｄ）は、電荷蓄積層における電子の蓄積状態と書き込まれたデータの値との関係を示す図であり、
図６は、各動作における配線及び電極の各電位を例示する図である。
なお、図５（ａ）乃至（ｄ）においては、電子が蓄積されている電荷蓄積層を黒色の矩形（■）で表し、電子が蓄積されていない電荷蓄積層を白色の矩形（□）で表している。後述する図１３においても同様である。
本実施形態においては、電荷蓄積層に電子が蓄積されている状態をデータ「０」とし、電子が蓄積されていない状態をデータ「１」とする。また、セルトランジスタはデータの書込時及び読出時にはＮチャネル型トランジスタとして動作し、データ「０」が書き込まれているセルトランジスタの閾値電圧は、データ「１」が書き込まれているセルトランジスタの閾値電圧よりも高い。
そして、本実施形態によれば、図５（ａ）乃至（ｄ）に示すように、各メモリセルに属する一対の電荷蓄積層に、相互に独立して「０」又は「１」の二値データを書き込むことができる。これにより、各メモリセルについて、「００」、「０１」、「１０」、「１１」の２ビット４種類のデータを記憶させることができる。
すなわち、図５（ａ）に示すように、一対の電荷蓄積層の双方に電子が蓄積されている状態がデータ「００」であり、図５（ｂ）に示すように、ビット線側の電荷蓄積層に電子が蓄積されており、ソース線側の電荷蓄積層に電子が蓄積されていない状態がデータ「０１」であり、図５（ｃ）に示すように、ビット線側の電荷蓄積層に電子が蓄積されておらず、ソース線側の電荷蓄積層に電子が蓄積されている状態がデータ「１０」であり、図５（ｄ）に示すように、双方の電荷蓄積層に電子が蓄積されていない状態がデータ「１１」である。
先ず、データの書込方法について説明する。
図７（ａ）及び（ｂ）は、本実施形態に係る書込方法を例示する図であり、（ａ）は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層にデータを書き込む場合を示し、（ｂ）はビット線側の電荷蓄積層にデータを書き込む場合を示し、
図８は、横軸にＺ方向の位置をとり、縦軸にＸ方向の位置をとって、書込動作時におけるメモリセル内の電位分布のシミュレーション結果を示す図である。
先ず、図６及び図７（ａ）に示すように、各メモリセルにおいて、電極膜ＷＬから見てソース線ＳＬ側、すなわち、図２において下方側に位置する電荷蓄積層３３にデータを書き込む場合について説明する。
以下の説明では、便宜上、シリコンピラーＳＰに形成されたトランジスタがオン状態となるような電位を「オン電位Ｖｄｄ」といい、このトランジスタがオフ状態となるような電位を「０Ｖ」といい、電位Ｖｄｄは電位０Ｖよりも高いものとする。
また、初期段階においては、全ての電荷蓄積層３３に電子が注入されておらず、データの値は「１」となっているものとする。
先ず、書込対象とする電荷蓄積層（以下、「選択電荷蓄積層」ともいう）を選択する。そして、この選択電荷蓄積層が属するメモリセル（以下、「選択セル」ともいう）を貫くシリコンピラーＳＰ（以下、「選択ピラー」ともいう）と交差する上部選択ゲートＵＳＧの電位を電位Ｖｄｄとする。これにより、選択ピラーの上部選択トランジスタがオン状態となる。一方、選択ピラーと交差する下部選択ゲートＬＳＧの電位を０Ｖとする。これにより、選択ピラーの下部選択トランジスタがオフ状態となる。このとき、選択ピラー以外のシリコンピラーＳＰを貫く上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧの電位は全て０Ｖとする。これにより、選択ピラー以外のシリコンピラーＳＰの上部選択トランジスタ及び下部選択トランジスタは、全てオフ状態となる。
また、選択セル及び選択セルよりもビット線ＢＬ側に配置されたメモリセルの電極膜ＷＬの電位をプログラム電位Ｖｐｇｍとする。プログラム電位Ｖｐｇｍは０Ｖよりも高い電位であり、例えば、オン電位Ｖｄｄよりも高い電位である。すなわち、Ｖｐｇｍ＞Ｖｄｄ＞０である。一方、選択セルよりもソース線ＳＬ側に配置されたメモリセルの電極膜ＷＬの電位を０Ｖとする。
この状態で、選択ピラーに接続されているビット線ＢＬの電位を、選択電荷蓄積層に書き込もうとするデータに合わせて制御する。例えば、選択電荷蓄積層にデータ「０」を書き込む場合には、このビット線ＢＬの電位をＶｄｄとし、データ「１」を書き込む場合には、このビット線ＢＬの電位を０Ｖとする。また、選択ピラーに接続されているソース線ＳＬの電位は、書き込もうとするデータの値に拘わらず、０Ｖとする。
これにより、データ「０」を書き込む場合には、選択ピラー内にビット線ＢＬ側を正極とし、ソース線ＳＬ側を負極とするような電界が形成される。図８は、このときに形成される電界のシミュレーション結果を示しており、電位Ｖｄｄ及びプログラム電位Ｖｐｇｍが５Ｖである場合を示している。図８に示すように、選択ピラー内の電界は、特に、電位がＶｄｄ（５Ｖ）である電極膜ＷＬのグループと、電位が０Ｖである電極膜ＷＬのグループとの間に集中する。すなわち、選択セルの電極膜ＷＬ−０の電位は５Ｖであり、電極膜ＷＬ−０よりも１つソース線側にある電極膜ＷＬ−１の電位は０Ｖであるため、電界は電極膜ＷＬ−０と電極膜ＷＬ−１との間に集中する。また、電位が５Ｖである電極膜ＷＬとシリコンピラーＳＰとの間にも電界が形成される。この結果、電極膜ＷＬ−０におけるソース線側及びシリコンピラー側の外面を回り込むように等電位面が形成され、選択電荷蓄積層３３−０の近傍に電界が集中する。なお、図８においては、電荷蓄積層３３のうち、書込対象となる選択電荷蓄積層を符号「３３−０」で示している。また、選択電荷蓄積層３３−０から見て１つソース線側の電荷蓄積層を符号「３３−１」で表し、１つビット線側の電荷蓄積層を符号「３３−２」で表している。
この結果、選択ピラー内の選択電荷蓄積層３３−０の近傍において、電子がビット線ＢＬに向かう方向に加速されて高温電子となる。そして、この高温電子により、電子・正孔対が生成され、そのうちの電子が電極膜ＷＬ−０に引かれ、選択電荷蓄積層３３−０に注入される。このようにして、ＨＣＩ（Hot Carrier Injection：熱電荷注入）により、選択電荷蓄積層３３−０にデータ「０」が書き込まれる。
一方、選択電荷蓄積層３３−０にデータ「１」を書き込む場合には、ソース線ＳＬの電位もビット線ＢＬの電位も０Ｖとするため、選択ピラー内にＺ方向の電界は形成されず、電子がビット線に向けて加速されることがない。このため、ＨＣＩによって選択電荷蓄積層３３−０に電子が注入されることがない。また、プログラム電位Ｖｐｇｍの値及びトンネル絶縁層３１の厚さ等は、ＦＮ（Fowler-Nordheim）トンネル電流によって選択電荷蓄積層３３−０内に電子が注入されることがないように設計されている。この結果、選択電荷蓄積層３３に電子が注入されず、データは「１」のままとなる。
このようにして、選択ピラーに接続されたビット線ＢＬの電位により、選択電荷蓄積層３３−０に任意のデータを書き込むことができる。
このとき、選択電荷蓄積層３３−０の近傍に配置された電荷蓄積層３３への誤書込が問題となるため、以下検討する。
図９は、横軸にプログラム電位Ｖｐｇｍの値をとり、縦軸に電荷蓄積層に注入される電荷量をとって、熱電子注入による誤書込の程度を例示するグラフ図であり、
図１０は、横軸にプログラム電位Ｖｐｇｍの値をとり、縦軸に選択セルにおける選択電荷蓄積層でない電荷蓄積層に印加される電界強度をとって、ＦＮトンネル電流による誤書込の程度を例示するグラフ図である。
図８に示すように、選択電荷蓄積層３３−０から見て１つソース線側に配置された電荷蓄積層３３−１、すなわち、選択セルから見て１つソース線側に配置されたメモリセルにおけるビット線側の電荷蓄積層３３−１は、電位がＶｄｄである電極膜ＷＬ−０と電位が０Ｖである電極膜ＷＬ−１との間に位置しているため、選択電荷蓄積層３３−０と同様に、ＨＣＩによって電子が注入されることが考えられる。
しかしながら、図９に示すように、シミュレーションの結果、隣接する電荷蓄積層３３−１に注入される電子量は、選択電荷蓄積層３３−０に注入される電子量と比較して、２〜５桁程度小さいことが判明した。従って、選択電荷蓄積層３３−０に対してデータ「０」の書き込みを行う際に、電荷蓄積層３３−１に対して実効的な量の電子が注入されることはなく、誤書込は発生しない。
また、図８に示すように、選択電荷蓄積層３３−０から見て１つビット線側に配置された電荷蓄積層３３−２、すなわち、選択セルに属するビット線側の電荷蓄積層については、電界が集中する位置から外れた位置に配置されているため、ＨＣＩによる電子の注入は発生しない。但し、電荷蓄積層３３−２とシリコンピラーＳＰとの間には電界が形成されているため、シリコンピラーＳＰからトンネル絶縁層３１を介したＦＮトンネル電流により、電荷蓄積層３３−２に電子が注入される可能性はある。
そこで検討すると、図８に示すシミュレーションの例では、ＦＮトンネル電流により電荷蓄積層３３−２に電子が注入されるためには、電荷蓄積層３３−２とシリコンピラーＳＰとの間に６×１０６Ｖ／ｃｍ以上の電界が発生していることが必要である。しかしながら、図１０に示すように、シミュレーションの結果、プログラム電位Ｖｐｇｍが５Ｖ程度では、電荷蓄積層３３−２とシリコンピラーＳＰとの間の電界は６×１０６Ｖ／ｃｍには達しないことが判明した。従って、選択電荷蓄積層３３−０に対してデータを書き込む際に、ビット線側の隣に位置する電荷蓄積層３３−２に対して電子が注入されることはなく、誤書込は発生しない。
このように、本書込方法によれば、選択電荷蓄積層３３−０の両隣の電荷蓄積層３３−１及び３３−２にデータが誤書込されることなく、任意の選択電荷蓄積層３３−０にデータを書き込むことができる。
そして、図７（ａ）に示すように、例えば、各電極膜ＷＬの電位を、ビット線ＢＬ側の電極膜ＷＬから順に１つずつ０Ｖからプログラム電位Ｖｐｇｍに昇圧させつつ、ビット線ＢＬの電位を制御することにより、選択ピラーに設けられた全てのメモリセルについて、電極膜ＷＬから見てソース線側の電荷蓄積層３３に順次データを書き込むことができる。
また、図６及び図７（ｂ）に示すように、各メモリセルにおけるビット線ＢＬ側、すなわち、上側の電荷蓄積層３３にデータを書き込む場合には、ビット線ＢＬとソース線ＳＬの役割を入れ替え、上部選択ゲートＵＳＧと下部選択ゲートＬＳＧの役割を入れ替える。
すなわち、上部選択ゲートＵＳＧの電位を０Ｖとして上部選択トランジスタをオフ状態とし、下部選択ゲートＬＳＧの電位を電位Ｖｄｄとして下部選択トランジスタをオン状態とした上で、選択セル及びそれよりもソース線側に位置するメモリセルの電極膜ＷＬの電位をプログラム電位Ｖｐｇｍとし、選択セルよりもビット線側に位置するメモリセルの電極膜ＷＬの電位を０Ｖとする。また、ビット線ＢＬの電位を０Ｖとし、ソース線ＳＬの電位を選択電荷蓄積層に書き込もうとするデータの値によって制御する。例えば、データ「０」を書き込む場合には電位Ｖｄｄとし、データ「１」を書き込む場合には０Ｖとする。
そして、例えば、電極膜ＷＬの電位をソース線ＳＬ側から順に１つずつ０Ｖからプログラム電位Ｖｐｇｍとしていくことにより、選択ピラーに設けられた全てのメモリセルについて、電極膜ＷＬから見てビット線側の電荷蓄積層３３に順次データを書き込むことができる。
以上説明した書込動作を一般的に表現すれば、次のようになる。
装置１に設けられた電極膜ＷＬの積層数をｎ枚とする。ｎは２以上の整数である。この場合、各シリコンピラーＳＰには、ｎ個のメモリセルが設けられることになる。そして、任意のシリコンピラーＳＰ（選択ピラー）における一方の端部（例えば、ビット線側の端部）から数えてｋ番目のメモリセル（選択セル）における他方の側（ソース線側）の電荷蓄積層３３（選択電荷蓄積層）にデータ「０」を書き込むとする。なお、ｋは１乃至（ｎ−１）の整数である。
この場合、選択ピラーにおける一方の端部（ビット線側の端部）から数えて１乃至ｋ番目の電極膜ＷＬに相対的に高い電位（プログラム電位Ｖｐｇｍ）を印加し、（ｋ＋１）乃至ｎ番目の電極膜ＷＬに相対的に低い電位（０Ｖ）を印加すると共に、選択ピラーの一方の端部（ビット線側の端部）の電位を他方の端部（ソース線側の端部）の電位よりも高くする。例えば、ビット線の電位を電位Ｖｄｄとし、ソース線の電位を０Ｖとする。これにより、選択電荷蓄積層に電子が注入される。
なお、ｋ＝ｎの場合、すなわち、選択ピラーの他方の端部に位置するメモリセルの電荷蓄積層にデータ「０」を注入する場合には、全ての電極膜ＷＬの電位をプログラム電位Ｖｐｇｍとする。これにより、選択ピラーの他方の端部との間で電界が発生し、ＨＣＩにより電子が注入される。
次に、データの消去方法について説明する。
図１１（ａ）及び（ｂ）は、本実施形態に係る消去方法を例示する図であり、（ａ）は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層に書き込まれたデータを消去する場合を示し、（ｂ）はビット線側の電荷蓄積層に書き込まれたデータを消去する場合を示す。
先ず、図６及び図１１（ａ）に示すように、各メモリセルにおいて、電極膜ＷＬから見てソース線ＳＬ側に位置する電荷蓄積層３３からデータを消去する場合について説明する。
先ず、消去対象とする電荷蓄積層（選択電荷蓄積層）を選択する。そして、この選択電荷蓄積層が属するメモリセル（選択セル）を貫くシリコンピラーＳＰ（選択ピラー）と交差する上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧの電位を、０Ｖよりも低い電位Ｖｐａｓｓとする。これにより、選択ピラーの上部選択トランジスタ及び下部選択トランジスタは、電子に対してはオフ状態となるが、正孔に対してはオン状態となる。このとき、選択ピラー以外のシリコンピラーＳＰを貫く上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧの電位は全て０Ｖとする。これにより、選択ピラー以外のシリコンピラーＳＰの上部選択トランジスタ及び下部選択トランジスタは、電子に対しても正孔に対してもオフ状態となる。
また、選択セル及び選択セルよりもビット線ＢＬ側に配置されたメモリセルの電極膜ＷＬの電位を消去電位Ｖｅｒａｓｅとする。消去電位Ｖｅｒａｓｅは電位Ｖｐａｓｓよりも低い電位である。すなわち、０＞Ｖｐａｓｓ＞Ｖｅｒａｓｅである。一方、選択セルよりもソース線ＳＬ側に配置されたメモリセルの電極膜ＷＬの電位はＶｐａｓｓとする。
この状態で、選択ピラーに接続されているビット線ＢＬの電位を、選択電荷蓄積層に書き込まれているデータに合わせて制御する。例えば、選択電荷蓄積層にデータ「０」が書き込まれている場合には、このビット線ＢＬの電位を消去電位Ｖｅｒａｓｅとし、データ「１」が書き込まれている場合には、このビット線ＢＬの電位を０Ｖとする。また、選択ピラーに接続されているソース線ＳＬの電位は、書き込まれているデータの値に拘わらず、０Ｖとする。
これにより、選択電荷蓄積層にデータ「０」が書き込まれている場合には、選択ピラー内にビット線ＢＬ側を負極とし、ソース線ＳＬ側を正極とするような電界が形成される。この結果、選択ピラー内に、図８に示す電界の極性を逆にしたような電界が発生する。このため、バンド間トンネリングで生成された正孔が選択電荷蓄積層に注入され、選択電荷蓄積層内に蓄積されている電子と結合し、対消滅する。これにより、選択電荷蓄積層に書き込まれているデータ「０」がデータ「１」に変化する。
一方、選択電荷蓄積層にデータ「１」が書き込まれている場合には、ソース線ＳＬの電位もビット線ＢＬの電位も０Ｖであるため、選択ピラー内にＺ方向の電界は形成されず、バンド間トンネリングが起こらない。このため、正孔が生成されない。従って、書き込まれているデータ「１」はそのままである。
このようにして、消去対象とした全ての電荷蓄積層のデータを「１」とすることができる。これにより、データが初期化され、消去される。このとき、上述の書込動作と同様に、選択電荷蓄積層の近傍に配置された電荷蓄積層３３への誤消去は発生しない。
そして、図１１（ａ）に示すように、例えば、電極膜ＷＬの電位をビット線ＢＬ側から順に１つずつ電位Ｖｐａｓｓから消去電位Ｖｅｒａｓｅに降圧していきつつ、ビット線ＢＬの電位を制御することにより、選択ピラーに設けられた全てのメモリセルについて、電極膜ＷＬから見てソース線側の電荷蓄積層３３に書き込まれたデータを順次消去していくことができる。
また、図６及び図１１（ｂ）に示すように、各メモリセルにおけるビット線ＢＬ側の電荷蓄積層３３からデータを消去する場合には、ビット線ＢＬとソース線ＳＬの役割を入れ替える。すなわち、上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧの電位を電位Ｖｐａｓｓとして、上部選択トランジスタ及び下部選択トランジスタを正孔についてオン状態とした上で、選択セル及びそれよりもソース線側のメモリセルの電極膜ＷＬの電位を消去電位Ｖｅｒａｓｅとし、選択セルよりもビット線側のメモリセルの電極膜ＷＬの電位を電位Ｖｐａｓｓとする。また、ビット線ＢＬの電位を０Ｖとし、ソース線ＳＬの電位を選択電荷蓄積層に書き込まれているデータの値によって制御する。例えば、データ「０」が書き込まれている場合には消去電位Ｖｅｒａｓｅとし、データ「１」が書き込まれている場合には０Ｖとする。
そして、例えば、電極膜ＷＬの電位をソース線ＳＬ側から順に１つずつ電位Ｖｐａｓｓから消去電位Ｖｅｒａｓｅに降圧させていくことにより、選択ピラーに設けられた全てのメモリセルについて、電極膜ＷＬから見てビット線側の電荷蓄積層３３に書き込まれたデータを消去することができる。
以上説明した書込動作を一般的に表現すれば、次のようになる。
上述の如く、装置１に設けられた電極膜ＷＬの積層数をｎ枚とし、任意のシリコンピラーＳＰ（選択ピラー）における一方の端部（例えば、ビット線側）から数えてｋ番目のメモリセル（選択セル）について、他方の側（ソース線側）の電荷蓄積層３３（選択電荷蓄積層）に書き込まれたデータ「０」をデータ「１」に変化させる。
この場合、選択ピラーにおける一方の端部（ビット線側の端部）から数えて１乃至ｋ番目の電極膜ＷＬに相対的に低い電位（消去電位Ｖｅｒａｓｅ）を印加し、（ｋ＋１）乃至ｎ番目の電極膜ＷＬに相対的に高い電位（電位Ｖｐａｓｓ）を印加すると共に、選択ピラーにおける一方の端部（ビット線側の端部）の電位を他方の端部（ソース線側の端部）の電位よりも低くする。例えば、ビット線の電位を電位Ｖｅｒａｓｅとし、ソース線の電位を０Ｖとする。これにより、選択電荷蓄積層に正孔が注入される。
次に、データの読出方法について説明する。
本実施形態においては、３種類の読出方法について説明する。
先ず、第１の読出方法について説明する。
図１２は、本実施形態に係る第１の読出方法を例示するフローチャート図であり、
図１３は、横軸にセルトランジスタの閾値電圧をとり、縦軸にビット数をとって、図１２のステップＳ１１におけるセルトランジスタの閾値電圧の分布を例示するグラフ図であり、
図１４は、図１２に示すステップＳ１１からステップＳ１３に移行したときの閾値電圧の変化を例示する図である。
なお、図１４において、「Ｓ」はソースを表し、「Ｄ」はドレインを表す。後述する図１８においても同様である。
先ず、図１２のステップＳ１１に示すように、選択セルにデータ「００」が書き込まれているか、データ「０１」又は「１０」が書き込まれているか、データ「１１」が書き込まれているかを判別する。
図１３に示すように、データ「００」が書き込まれているセルトランジスタの閾値電圧は相対的に高く、データ「１１」が書き込まれているセルトランジスタの閾値電圧は相対的に低く、データ「０１」又は「１０」が書き込まれているセルトランジスタの閾値電圧はその中間である。従って、選択セルのコントロールゲート電極となる電極膜ＷＬに対して、１水準又は２水準の適当な読出電位Ｖｒｅａｄを印加することにより、上述の判別を行うことができる。読出電位Ｖｒｅａｄは、この電位を選択セルの電極膜に印加したときに、選択セルの電荷蓄積層に電子が蓄積されているか否かによってセルトランジスタの導通状態が異なり、それにより、選択ピラーにおける選択セルに相当する部分の抵抗値が異なるような電位である。
具体的には、図６に示すように、選択ピラーと交差する上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧに電位Ｖｄｄを印加して、選択ピラーの上部選択トランジスタ及び下部選択トランジスタをオン状態とする。また、選択セルのコントロールゲート電極となる電極膜ＷＬに読出電位Ｖｒｅａｄを印加する。一方、選択ピラーにおける選択セル以外のメモリセルの電極膜ＷＬに対して、各セルトランジスタがオン状態となるようなオン電位Ｖｄｄを印加する。
この状態で、選択ピラーに接続されたビット線ＢＬに、選択ピラーに接続されたソース線ＳＬよりも高い電位を印加する。これにより、選択ピラーのビット線ＢＬ側の端部にソース線ＳＬ側の端部よりも高い電位が印加される。このとき、セルトランジスタに書き込まれているデータによって選択ピラーの抵抗が異なり、選択ピラーに流れるセンス電流の大きさが異なる。このため、このセンス電流を検出することにより、選択セルの一対の電荷蓄積層３３のうち、双方に電子が蓄積されているか（データ「００」）、一方のみに電子が蓄積されているか（データ「０１」又は「１０」）、双方に電子が蓄積されていないか（データ「１１」）を、判別することができる。なお、このステップでは、データ「０１」とデータ「１０」とを判別することはできない。
次に、図１２のステップＳ１２に示すように、選択セルに書き込まれているデータが「０１」又は「１０」であるか否かを判定し、データが「０１」又は「１０」である場合には、ステップＳ１３に進む。
ステップＳ１３においては、選択セルにデータ「０１」が書き込まれているか、データ「１０」が書き込まれているかを判別する。この判別は、上部選択ゲートＵＳＧ、下部選択ゲートＬＳＧ、各電極膜ＷＬの電位をステップＳ１１と同じ電位としたまま、選択セルのソース・ドレインを逆転させることによって行う。すなわち、図６に示すように、選択ピラーに接続されたソース線に、選択ピラーに接続されたビット線よりも高い電位を印加する。
選択セルのソース・ドレインを逆転させることにより、選択セルに書き込まれているデータによって選択セルの閾値電圧が増加又は減少する。以下、この理由を説明する。
図１４に示すように、電荷蓄積層に電子が蓄積されると、セルトランジスタのゲート（電極膜）−ソース間、及びゲート−ドレイン間のうち、この電荷蓄積層が配置されている側に抵抗が付加される。セルトランジスタの導通状態はゲート−ソース間の電圧Ｖｇｓによって決まるが、ゲート−ソース間に抵抗が付加されると、抵抗分割により、実効的なゲート−ソース間電圧Ｖｇｓが減少する。そして、この結果、閾値電圧Ｖｔｈが増加する。一方、ゲート−ドレイン間に抵抗が付加されても、実効的なゲート−ドレイン間電圧は減少するが、実効的なゲート−ソース間電圧Ｖｇｓは変化せず、従って、閾値電圧Ｖｔｈは変化しない。これにより、電子が蓄積されている電荷蓄積層がソース側に配置されている場合は、ドレイン側に配置されている場合よりも、閾値電圧Ｖｔｈが大きくなる。
そして、図１２のステップＳ１１においては、ビット線側をドレインとし、ソース線側をソースとしており、ステップＳ１３においては、ビット線側をソースとし、ソース線側をドレインとしている。このため、図１４に示すように、選択セルのデータが「０１」である場合は、ステップＳ１１からステップＳ１３に移行したときに、ゲート−ソース間電圧Ｖｇｓは減少し、閾値電圧Ｖｔｈは増加する。一方、選択セルのデータが「１０」である場合は、ステップＳ１１からステップＳ１３に移行したときに、ゲート−ソース間電圧Ｖｇｓは増加し、閾値電圧Ｖｔｈは減少する。従って、ステップＳ１１からステップＳ１３に移行したときに、閾値電圧が増加したか減少したかを検出することにより、選択セルに書き込まれたデータが「０１」なのか「１０」なのかを判別できる。
この第１の読出方法を一般的に表現すると、以下のようになる。
上述の如く、電極膜の積層数をｎ枚とし、読出対象とする選択セルは選択ピラーの一方の側（例えば、ビット線側）から数えてｋ番目のメモリセルであるとする。ｋは１乃至ｎの整数である。
ステップＳ１１においては、選択ピラーにおける一方の端部（例えば、ビット線側の端部）から数えてｋ番目の電極膜に対して、このｋ番目の電極膜の両側の電荷蓄積層に電子が蓄積されているか否かによって選択ピラーにおけるｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位Ｖｒｅａｄを印加し、ｋ番目の電極膜以外の電極膜に対して、選択ピラーにおけるｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位Ｖｄｄを印加する。そして、この状態で、選択ピラーの一方の端部（ビット線側の端部）に他方の端部（ソース線側の端部）よりも高い電位を印加して選択ピラーに流れる電流を検出し、ｋ番目の電極膜の両側に配置された一対の電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する。
ステップＳ１２においては、選択セルの一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合を抽出する。
ステップＳ１３においては、選択セルの一対の電荷蓄積層のうち一方にのみ電子が蓄積されている場合に、前述の状態のまま、選択ピラーの他方の端部（ソース線側の端部）に一方の端部（ビット線側の端部）よりも高い電位を印加して選択ピラーに流れる電流を検出し、選択セルの一対の電荷蓄積層のうち、ｋ番目の電極膜から見て一方の端部側（ビット線側）の電荷蓄積層に電子が蓄積されているか、他方の端部側（ソース線側）の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第１の読出方法によれば、各メモリセルに書き込まれた２ビットのデータを読み出すことができる。
次に、第２の読出方法について説明する。
図１５は、本実施形態に係る第２の読出方法を例示するフローチャート図であり、
図１６は、横軸にゲート−ソース電圧Ｖｇｓをとり、縦軸にソース−ドレイン電流Ｉｄをとって、セルトランジスタの状態を例示するグラフ図である。
先ず、図１５のステップＳ２１に示すように、選択セルにデータ「００」が書き込まれているか、データ「０１」又は「１０」が書き込まれているか、データ「１１」が書き込まれているかを判別する。このステップＳ２１の動作は、上述の第１の読出方法におけるステップＳ１１（図１２参照）の動作と同じである。
次に、図１５のステップＳ２２に示すように、選択セルに書き込まれているデータが「０１」又は「１０」であるか否かを判定し、データが「０１」又は「１０」である場合には、ステップＳ２３に進む。
ステップＳ２３においては、選択セルにデータ「０１」が書き込まれているか、データ「１０」が書き込まれているかを判別する。この判別は、選択セルから見て１つソース線側のメモリセルの電極膜ＷＬの電位を、オン電位Ｖｄｄから少し降圧させて、オン電位Ｖｄｄと読出電位Ｖｒｅａｄの間の電位とすることによって行う。このとき、上記以外の電極膜ＷＬ、上部選択ゲートＵＳＧ、下部選択ゲートＬＳＧ、ビット線ＢＬ、ソース線ＳＬの各電位は、ステップＳ２１と同じ電位のままとする。
図１６に示すように、上述の第１の読出方法において説明した理由により、ソース側（ソース線側）の電荷蓄積層に電子が蓄積されている場合、すなわち、データ「１０」が書き込まれている場合は、ドレイン側（ビット線側）の電荷蓄積層に電子が蓄積されている場合、すなわち、データ「０１」が書き込まれている場合と比較して、閾値電圧が高く、Ｖ−Ｉ曲線が高電位側にシフトしている。
そして、選択セルから見て１つソース線側のメモリセルの電極膜の電位をオン電位Ｖｄｄから降圧させると、このメモリセルの抵抗が増加し、その分、選択セルの実効的なゲート−ソース電圧Ｖｇｓが減少する。このとき、図１６に示すように、データ「０１」が書き込まれている場合は、ソース−ドレイン間に流れるドレイン電流Ｉｄはほとんど変化しないが、データ「１０」が書き込まれている場合は、ドレイン電流Ｉｄが大きく減少する。従って、このドレイン電流Ｉｄを検出することにより、ドレイン電流Ｉｄがほとんど変化しない場合は選択セルに書き込まれたデータは「０１」であり、電流Ｉｄが大きく減少した場合はデータは「１０」であると判断できる。
この第２の読出方法を一般的に表現すると、以下のようになる。
ステップＳ２１及びＳ２２については、上述のステップＳ１１及びＳ１２と同じである。
ステップＳ２３においては、選択セルの一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、選択ピラーの一方の端部（例えば、ビット線側の端部）から見てｋ番目の電極膜に対して読出電位Ｖｒｅａｄを印加し、（ｋ＋１）番目の電極膜、すなわち、１つソース側の電極膜に対して、オン電位Ｖｄｄと読出電位Ｖｒｅａｄの間の電位を印加し、それ以外の電極膜に対してオン電位Ｖｄｄを印加し、選択ピラーの一方の端部（ビット線側の端部）に他方の端部（ソース線側の端部）よりも高い電位を印加して選択ピラーに流れる電流を検出する。これにより、選択セルの一対の電荷蓄積層のうち、ｋ番目の電極膜から見て一方の端部側（ビット線側）の電荷蓄積層に電子が蓄積されているか、他方の端部側（ソース線側）の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第２の読出方法によっても、各メモリセルに書き込まれた２ビットのデータを読み出すことができる。
次に、第３の読出方法について説明する。
図１７は、本実施形態に係る第３の読出方法を例示するフローチャート図であり、
図１８は、図１７に示すステップＳ３１からステップＳ３３に移行したときの閾値電圧の変化を例示する図である。
先ず、図１７のステップＳ３１に示すように、選択セルにデータ「００」が書き込まれているか、データ「０１」又は「１０」が書き込まれているか、データ「１１」が書き込まれているかを判別する。このステップＳ３１の動作は、上述の第１の読出方法のステップＳ１１と同じである。
次に、図１７のステップＳ３２に示すように、選択セルに書き込まれているデータが「０１」又は「１０」であるか否かを判定し、データが「０１」又は「１０」である場合には、ステップＳ３３に進む。
ステップＳ３３においては、選択セルにデータ「０１」が書き込まれているか、データ「１０」が書き込まれているかを判別する。図６に示すように、この判別は、上部選択ゲートＵＳＧ、下部選択ゲートＬＳＧ、各電極膜ＷＬの各電位をステップＳ３１と同じ電位としたまま、選択セルのドレイン電圧を増加させることによって行う。例えば、選択ピラーに接続されたソース線ＳＬの電位を維持したまま、ビット線ＢＬの電位を昇圧させる。
図１８の左側の図に示すように、選択セルに書き込まれているデータが「０１」であるときは、ビット線側の電荷蓄積層に電子が蓄積されており、コントロールゲート電極（電極膜ＷＬ）から見てビット線側に抵抗が付加されている。
ステップＳ３１において、例えば、図１８に示すノードＡの電位を０Ｖ、ノードＢの電位を２．５Ｖ、ノードＣの電位を５Ｖ、ゲートＧの電位を５Ｖとすると、ゲート−ソース電圧ＶｇｓはゲートＧとノードＡとの電位差であるため、５−０＝５Ｖとなる。
次に、ステップＳ３３において、例えばビット線の電位を上昇させてドレイン電圧を増加させ、例えば、ノードＣの電位を６Ｖとすると、ノードＢの電位は３Ｖ、ノードＡの電位は０Ｖとなる。ゲートＧの電位は５Ｖのままである。この場合も、ゲート−ソース電圧ＶｇｓはゲートＧとノードＡとの電位差であるため、やはり５−０＝５Ｖである。このように、このように、データが「０１」である場合は、ドレイン電圧を増加させてもゲート−ソース電圧Ｖｇｓは変化せず、従って、閾値電圧Ｖｔｈも変化しない。
一方、図１８の右側の図に示すように、選択セルに書き込まれているデータが「１０」であるときは、ソース線側の電荷蓄積層に電子が蓄積されており、コントロールゲート電極（電極膜ＷＬ）から見てソース線側に抵抗が付加されている。
ステップＳ３１において、例えば、ノードＡの電位を０Ｖ、ノードＢの電位を２．５Ｖ、ノードＣの電位を５Ｖ、ゲートＧの電位を５Ｖとすると、ゲート−ソース電圧ＶｇｓはゲートＧとノードＢとの電位差であるため、５−２．５＝２．５Ｖである。
次に、ステップＳ３３において、例えばビット線の電位を上昇させてドレイン電圧を増加させ、ノードＣの電位を例えば６Ｖとすると、ノードＢの電位は３Ｖ、ノードＡの電位は０Ｖとなる。一方、ゲートＧの電位は５Ｖのままである。この場合、ゲート−ソース電圧Ｖｇｓは、５−３＝２Ｖとなる。このように、データが「１０」である場合は、ドレイン電圧を増加させるとゲート−ソース電圧Ｖｇｓは減少し、その分、閾値電圧Ｖｔｈは増加する。
このように、ステップＳ３３においては、ステップＳ３１の状態から選択セルのドレイン電圧を増加させる。そして、選択ピラーに流れる電流を検出することにより、選択セルの閾値電圧Ｖｔｈを測定する。この結果、閾値電圧Ｖｔｈが変化しなければデータは「０１」であり、閾値電圧Ｖｔｈが増加していればデータは「１０」であると判断する。
この第３の読出方法を一般的に表現すると、以下のようになる。
ステップＳ３１及びＳ３２については、上述のステップＳ１１及びＳ１２と同じである。
ステップＳ３３においては、選択セルの一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、選択ピラーの一方の端部（例えば、ビット線側の端部）と他方の端部（ソース線側の端部）との間の電圧を増加させて選択ピラーに流れる電流を検出する。これにより、ｋ番目のメモリセル（選択セル）の一対の電荷蓄積層のうち、ｋ番目の電極膜から見て一方の端部側（ビット線側）の電荷蓄積層に電子が蓄積されているか、他方の端部側（ソース線側）の電荷蓄積層に電子が蓄積されているかを判別する。
このように、第３の読出方法によっても、各メモリセルに書き込まれた２ビットのデータを読み出すことができる。
上述の如く、本実施形態によれば、各メモリセルに２ビットのデータを書き込み、消去し、３通りの方法で読み出すことができる。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について、具体例を挙げて説明する。
図１９乃至図２５は、本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、
図２６は、図２５に示す領域Ｒ２の一部拡大図である。
なお、以下の説明では、図１及び図２に示す構成要素と同じ構成要素については同じ符号を付して説明する。
先ず、シリコン基板１１（図１参照）の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、ソース線ＳＬ（図１参照）を形成する。なお、ソース線ＳＬは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、又は、シリコン基板１１に埋め込まれたメタル配線により構成してもよい。いずれにしても、ソース線ＳＬは、ビット線ＢＬ（図１参照）と同じ配列周期で同じ方向に延びる配線構造とする必要がある。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
次に、シリコン基板１１上のメモリアレイ領域に絶縁材料を堆積させて平坦化し、絶縁膜１２（図２参照）を形成する。次に、この絶縁膜１２の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートＬＳＧ（図２参照）を形成する。次に、下部選択ゲートＬＳＧの上に絶縁膜１３（図２参照）を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体が形成される。
次に、下部ゲート積層体に、Ｚ方向（積層方向）に延びシリコン基板まで到達する貫通ホール２０（図２参照）を形成する。このとき、複数個の貫通ホール２０を、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。次に、下部ゲート積層体上の全面に例えばシリコン酸化膜又はシリコン窒化膜を堆積させた後、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行って、貫通ホールの側面上のみに残留させる。これにより、下部ゲート絶縁膜２１（図２参照）を形成する。
その後、希フッ酸処理を行い、貫通ホールの底面から自然酸化膜等を除去した後、貫通ホール内にアモルファスシリコンを埋め込む。これにより、貫通ホール内にシリコンピラーＳＰの下部が埋設される。この結果、下部選択トランジスタが形成される。
次に、図１９に示すように、下部ゲート積層体上に、例えばシリコン酸化物等の絶縁材料を堆積させて、絶縁膜１４を形成する。次に、絶縁膜１４上に電極膜ＷＬを形成する。以後、絶縁膜１４と電極膜ＷＬとを交互に積層させる。一例では、絶縁膜１４及び電極膜ＷＬを４層ずつ形成する。次に、シリコン酸化膜１７を形成し、シリコン窒化膜１８を形成する。これにより、メモリ積層体が形成される。
次に、フォトリソグラフィ及びＲＩＥを行うことにより、メモリ積層体に貫通ホール２０を形成する。この貫通ホール２０は、Ｚ方向に延び、下部ゲート積層体に形成された貫通ホールに到達する。この段階では、貫通ホール２０の形状は例えば略円筒形であり、Ｚ方向に平行な断面において、貫通ホール２０の側面は略直線状である。また、貫通ホール２０の底面にはシリコンピラーＳＰの下部が露出する。
次に、図２０に示すように、貫通ホール２０を介してウエットエッチングを施す。このウエットエッチングの条件は、シリコン酸化物及びシリコン窒化物に対するシリコンのエッチング選択比が高くなるような条件とする。これにより、アモルファスシリコン又はポリシリコンからなる電極膜ＷＬが選択的にエッチングされる。この結果、貫通ホール２０の側面において、電極膜ＷＬが絶縁膜１４に対して後退し、相対的に絶縁膜１４が貫通ホール２０の内部に向けて突出する。なお、本工程においては、ウエットエッチングの代わりにＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）を行ってもよい。
次に、図２１に示すように、貫通ホール２０を介してウエットエッチングを施す。このウエットエッチングの条件は、シリコン及びシリコン窒化物に対するシリコン酸化物のエッチング選択比が高くなるような条件とする。これにより、シリコン酸化物からなる絶縁膜１４及びシリコン酸化膜１７が等方的にエッチングされる。この結果、絶縁膜１４における貫通ホール２０の内部に向けて突出した部分が全体的に丸められると共に、電極膜ＷＬとの界面近傍が深くエッチングされ、電極膜ＷＬよりも後退した周辺部分１４ｂと、周辺部分１４ｂよりも貫通ホール２０の内部に向けて突出した中央部分１４ａとが形成される。これにより、貫通ホール２０の側面において、絶縁膜１４における電極膜ＷＬとの境界部分に凹部２６が形成される。
次に、図２２に示すように、熱酸化処理を行う。これにより、電極膜ＷＬにおける貫通ホール２０の内部に露出した部分が酸化され、シリコン酸化物からなるブロック絶縁層３２が形成される。なお、ブロック絶縁層３２はＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって形成してもよい。この場合は、絶縁膜１４、シリコン酸化膜１７及びシリコン窒化膜１８の側面上にもブロック絶縁層３２が形成されることになる。
次に、図２３に示すように、例えばＣＶＤ法によってシリコン窒化物を堆積させることにより、電荷蓄積層３３を成膜する。電荷蓄積層３３は、全面、すなわち、貫通ホール２０の側面上及び底面上の全体並びにシリコン窒化膜１８の上面上に形成される。このとき、電荷蓄積層３３は凹部２６内にも埋め込まれる。
次に、図２４に示すように、貫通ホール２０を介してウエットエッチング又はＣＤＥを施し、電荷蓄積層３３をエッチングする。これにより、電荷蓄積層３３は、凹部２６内及びシリコン酸化膜１７の側面上に残留し、他の領域からは除去される。すなわち、電荷蓄積層３３は、絶縁膜１４の中央部分１４ａの側面上、電極膜ＷＬの側面上、シリコン窒化膜１８の側面上及び上面上から除去される。
次に、図２５及び図２６に示すように、例えばＣＶＤ法によって全面にシリコン酸化物を堆積させ、トンネル絶縁層３１を形成する。このとき、トンネル絶縁層３１は、ブロック絶縁層３２の側面上、電荷蓄積層３３の側面上、及び絶縁膜１４の中央部分１４ａの側面上に形成され、凹部２６内に残留した電荷蓄積層３３を包み込む。
次に、シリコンを堆積させてエッチバックし、貫通ホール２０の側面上及び底面上にシリコンからなる保護膜（図示せず）を形成する。次に、エッチングを行い、貫通ホール２０の底面に形成された保護膜、トンネル絶縁層３１及びブロック絶縁層３２を除去する。次に、稀フッ酸処理を行い、シリコンピラーＳＰの下部の上面に形成された自然酸化膜を除去する。
次に、保護膜を除去し、貫通ホール２０の内部にアモルファスシリコンを埋め込む。これにより、貫通ホール２０内にシリコンピラーＳＰの中央部が埋設される。このシリコンピラーＳＰの中央部は、下部ゲート積層体に埋設されたシリコンピラーＳＰの下部に接続される。このとき、埋め込むシリコン量を制御すると、シリコンピラーＳＰの中心線に沿って連続的又は断続的に空洞２５が形成される。なお、貫通ホール２０内の全体にアモルファスシリコンを埋め込み、空洞２５を形成しなくてもよい。
次に、メモリ積層体上に例えばシリコン酸化物からなる絶縁膜（図示せず）を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートＵＳＧ（図１参照）を形成し、例えばシリコン酸化物からなる絶縁膜（図示せず）を形成する。これにより、上部選択ゲートＵＳＧを含む上部ゲート積層体が形成される。次に、上部ゲート積層体に貫通ホール（図示せず）を形成し、この貫通ホール内にアモルファスシリコンを埋め込み、シリコンピラーＳＰの上部を形成する。このとき、シリコンピラーＳＰの下部、中央部、上部が一体的に連結され、Ｚ方向に延びるシリコンピラーＳＰが形成される。次に、上部ゲート積層体上の全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ等の配線を形成する。これにより、不揮発性半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、電荷蓄積層３３は電極膜ＷＬの上下側に設けられており、電極膜ＷＬとシリコンピラーＳＰとの間には設けられていない。すなわち、電極膜ＷＬとシリコンピラーＳＰとの間にはトンネル絶縁層３１及びブロック絶縁層３２のみが設けられている。この結果、電極膜ＷＬとシリコンピラーＳＰとの間の距離を短くすることができる。これにより、シリコンピラーＳＰの外径をシリコンピラーＳＰに電流を流すために必要な外径とし、トンネル絶縁層３１及びブロック絶縁層３２に必要な膜厚を持たせたままで、貫通ホール２０の内径を小さくすることができる。この結果、本実施形態に係る不揮発性半導体記憶装置１においては、平面構造を微細化することができる。
また、装置１において、電荷蓄積層３３内に蓄積された電子には、この電子自体が形成する自己電界により、互いに遠ざかる方向に力が作用する。また、隣のメモリセルの電極膜ＷＬに電位が印加されると、この電位に起因する力も電子に作用する。このため、電荷蓄積層３３内に蓄積された電子が移動可能となるような経路が存在すると、この電子は拡散又は移動してメモリセル内から消失してしまう可能性がある。
しかし、本実施形態においては、各絶縁膜１４とシリコンピラーＳＰの間に設けられた電荷蓄積層３３は、絶縁膜１４の中央部分１４ａによって分断されており、Ｚ方向において隣り合うメモリセル間において電気的に分離されている。このため、メモリセル間の領域には、電荷蓄積層３３に注入された電子をホッピング伝導させるような経路は形成されない。この結果、あるメモリセルの電荷蓄積層３３に蓄積された電子が拡散したり、隣のメモリセルに移動したりすることがない。このため、装置１は、微細化してもメモリセル間の干渉が小さく、メモリセルにデータを保持する際の信頼性を維持することができる。
更に、本実施形態においては、各メモリセルに一対の電荷蓄積層３３が設けられており、電極膜ＷＬの上下に配置されている。この構造と上述の駆動方法とを組み合わせることにより、各メモリセルに２ビットのデータを記憶させることができる。この結果、１ビット当たりのチップ面積をより一層低減することができる。
次に、本実施形態の比較例について説明する。
図２７は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図２７に示すように、本比較例に係る不揮発性半導体記憶装置１０１においては、Ｚ方向に平行な断面において、貫通ホール４０の側面は略直線状となっており、この貫通ホール４０の側面上に、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）４４が設けられている。ＯＮＯ膜４４においては、外側、すなわち、電極膜ＷＬ側から順に、シリコン酸化物からなるブロック絶縁層４２、シリコン窒化物からなる電荷蓄積層４３、シリコン酸化物からなるトンネル絶縁層４１がこの順に積層されている。
本比較例に係る不揮発性半導体記憶装置１０１においては、貫通ホール４０の側面上、すなわち、電極膜ＷＬとシリコンピラーＳＰとの間に、ブロック絶縁層４２、電荷蓄積層４３及びトンネル絶縁層４１がこの順に設けられている。そして、電子の捕獲確率を確保し、十分な量の電荷を蓄積させるためには、電荷蓄積層４３の膜厚はある程度以上とする必要がある。また、電荷蓄積層４３に蓄積された電荷の損失を抑え、リテンション特性を良好に保つためには、トンネル絶縁層４１の膜厚もある程度以上とする必要がある。更に、データの書込時に電極膜ＷＬから電荷蓄積層４３への正孔の注入を抑え、十分な量の電荷を電荷蓄積層４３に蓄積すると共に、データの消去時に電極膜ＷＬから電荷蓄積層４３への電子の注入を抑え、データを確実に消去するためには、ブロック絶縁層４２の膜厚もある程度以上とする必要がある。これらの層の厚さが不足すると、十分な量の電荷を電荷蓄積層４３に蓄積させられなくなり、データ「０」とデータ「１」の閾値電圧の差であるデータウインドウを確保できなくなる。更にまた、センス電流を流すために、シリコンピラーＳＰの直径もある程度以上とする必要がある。このため、本比較例においては、貫通ホール４０の直径を縮めることは困難であり、平面構造の微細化は困難である。
また、本比較例に係る不揮発性半導体記憶装置１０１においては、電荷蓄積層４３は貫通ホール４０の側面に沿って形成されており、Ｚ方向に沿って配列された複数のメモリセル間で連続的に形成されている。このため、電荷蓄積層４３におけるあるメモリセルに属する部分に蓄積された電子ｅが、自己電界又は隣の電極膜ＷＬの電位に起因して生じた力により、電荷蓄積層４３内の準位を介してホッピング伝導し、拡散又は移動してしまうことがある。この結果、あるメモリセルに蓄積された電荷量が経時的に減少し、信号量が小さくなってしまい、メモリセルのデータが保持できなくなる。また、あるメモリセルから拡散した電子が、電荷蓄積層４３を共有する隣のメモリセルまで達すると、この隣のメモリセルのセルトランジスタの閾値電圧を変動させ、データを書き換えてしまう。このようなメモリセル間の干渉は、装置１０１を微細化するほど顕著になる。従って、本比較例に係る装置は、微細化するとメモリセル間の干渉が多くなる。
更に、本比較例に係る不揮発性半導体記憶装置１０１においては、電荷蓄積層４３はメモリセル内で分断されていないため、各メモリセルは１ビットのデータしか記憶することができない。
以上、実施形態及び具体例を参照して本発明を説明したが、本発明はこれらの実施形態及び具体例に限定されるものではない。例えば、前述の実施形態又は具体例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 図２に示す領域Ｒ１を例示する一部拡大断面図である。 本実施形態に係る不揮発性半導体記憶装置における１本のメモリストリングスを例示する等価回路図である。 （ａ）乃至（ｄ）は、電荷蓄積層における電子の蓄積状態と書き込まれたデータの値との関係を示す図である。 各動作における配線及び電極の各電位を例示する図である。 （ａ）及び（ｂ）は、本実施形態に係る書込方法を例示する図であり、（ａ）は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層にデータを書き込む場合を示し、（ｂ）はビット線側の電荷蓄積層にデータを書き込む場合を示す。 横軸にＺ方向の位置をとり、縦軸にＸ方向の位置をとって、書込動作時におけるメモリセル内の電位分布のシミュレーション結果を示す図である。 横軸にプログラム電位Ｖｐｇｍの値をとり、縦軸に電荷蓄積層に注入される電荷量をとって、熱電子注入による誤書込の程度を例示するグラフ図である。 横軸にプログラム電位Ｖｐｇｍの値をとり、縦軸に選択セルにおける選択電荷蓄積層でない電荷蓄積層に印加される電界強度をとって、ＦＮトンネル電流による誤書込の程度を例示するグラフ図である。 （ａ）及び（ｂ）は、本実施形態に係る消去方法を例示する図であり、（ａ）は各メモリセルにおける電極膜から見てソース線側の電荷蓄積層に書き込まれたデータを消去する場合を示し、（ｂ）はビット線側の電荷蓄積層に書き込まれたデータを消去する場合を示す。 本実施形態に係る第１の読出方法を例示するフローチャート図である。 横軸にセルトランジスタの閾値電圧をとり、縦軸にビット数をとって、図１２のステップＳ１１におけるセルトランジスタの閾値電圧の分布を例示するグラフ図である。 図１２に示すステップＳ１１からステップＳ１３に移行したときの閾値電圧の変化を例示する図である。 本実施形態に係る第２の読出方法を例示するフローチャート図である。 横軸にゲート−ソース電圧Ｖｇｓをとり、縦軸にソース−ドレイン電流Ｉｄをとって、セルトランジスタの状態を例示するグラフ図である。 本実施形態に係る第３の読出方法を例示するフローチャート図である。 図１７に示すステップＳ３１からステップＳ３３に移行したときの閾値電圧の変化を例示する図である。 本実施形態の具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本具体例に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 図２５に示す領域Ｒ２の一部拡大図である。 本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
符号の説明
１、１０１ 不揮発性半導体記憶装置、１１ シリコン基板、１２ 絶縁膜、１３ 絶縁膜、１４ 絶縁膜、１４ａ 中央部分、１４ｂ 周辺部分、１５ 絶縁膜、１６ 絶縁膜、１７ シリコン酸化膜、１８ シリコン窒化膜、２０ 貫通ホール、２１ 下部ゲート絶縁膜、２２ 上部ゲート絶縁膜、２５ 空洞、２６ 凹部、３１ トンネル絶縁層、３２ ブロック絶縁層、３３、３３−０、３３−１、３３−２ 電荷蓄積層、４０ 貫通ホール、４１ トンネル絶縁層、４２ ブロック絶縁層、４３ 電荷蓄積層、４４ ＯＮＯ膜、Ａ、Ｂ、Ｃ ノード、ＢＬ ビット線、ｅ 電子、Ｇ ゲート、ＬＳＧ 下部選択ゲート、ＭＬ 積層体、ＭＳ メモリストリング、Ｒ１、Ｒ２ 領域、ＳＬ ソース線、ＳＰ シリコンピラー、ＵＳＧ 上部選択ゲート、ＷＬ、ＷＬ−０、ＷＬ−１ 電極膜

Claims (5)

  1. 絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
    前記半導体ピラーにおける一方の端部から数えて１乃至ｋ番目（ｋは１乃至（ｎ−１）の整数）の前記電極膜に相対的に高い電位を印加し、（ｋ＋１）乃至ｎ番目の前記電極膜に相対的に低い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも高くすることにより、ｋ番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に電子を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
  2. 絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
    前記半導体ピラーにおける一方の端部から数えて１乃至ｋ番目（ｋは１乃至（ｎ−１）の整数）の前記電極膜に相対的に低い電位を印加し、（ｋ＋１）乃至ｎ番目の前記電極膜に相対的に高い電位を印加すると共に、前記半導体ピラーの前記一方の端部の電位を他方の端部の電位よりも低くすることにより、ｋ番目の前記電極膜の両側に配置された一対の前記電荷蓄積層のうち、前記他方の端部側の前記電荷蓄積層に正孔を注入する工程を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
  3. 絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
    前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
    前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記他方の端部に前記一方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
  4. 絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
    前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
    前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記ｋ番目の電極膜に対して前記読出電位を印加し、（ｋ＋１）番目の前記電極膜に対して前記読出電位と前記オン電位の間の電位を印加し、それ以外の電極膜に対して前記オン電位を印加し、前記半導体ピラーの前記一方の端部に前記他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
  5. 絶縁膜及びｎ枚（ｎは２以上の整数）の電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、並びに前記電極膜ごとに前記積層方向における前記電極膜の両側に配置された一対の電荷蓄積層を含む不揮発性半導体記憶装置の駆動方法であって、
    前記半導体ピラーにおける一方の端部から数えてｋ番目（ｋは１乃至ｎの整数）の前記電極膜に対して、前記ｋ番目の電極膜の両側の前記電荷蓄積層に電子が蓄積されているか否かによって前記半導体ピラーにおける前記ｋ番目の電極膜に相当する部分の抵抗値が異なるような読出電位を印加し、前記ｋ番目の電極膜以外の電極膜に対して、前記半導体ピラーにおける前記ｋ番目の電極膜以外の電極膜に相当する部分がオン状態となるようなオン電位を印加した状態で、前記半導体ピラーの一方の端部に他方の端部よりも高い電位を印加して前記半導体ピラーに流れる電流を検出し、前記ｋ番目の電極膜の両側に配置された一対の前記電荷蓄積層のうち、双方に電子が蓄積されているか、一方のみに電子が蓄積されているか、双方に電子が蓄積されていないかを判別する工程と、
    前記一対の電荷蓄積層のうち一方のみに電子が蓄積されている場合に、前記状態のまま、前記半導体ピラーの前記一方の端部と前記他方の端部との間の電圧を増加させて前記半導体ピラーに流れる電流を検出し、前記一対の電荷蓄積層のうち、前記ｋ番目の電極膜から見て前記一方の端部側の前記電荷蓄積層に電子が蓄積されているか、前記他方の端部側の前記電荷蓄積層に電子が蓄積されているかを判別する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の駆動方法。
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