KR20200113124A - 3차원 반도체 메모리 소자 - Google Patents

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장재훈
강진규
홍승완
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Abstract

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함한다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지고, 상기 셀 영역의 상기 전하 저장막의 일 부분은 상기 터널 절연막과 접촉하고, 상기 셀 영역의 상기 전하 저장막의 나머지 부분과 상기 반도체 패턴 사이에 상기 충진 절연막이 개재된다.

Description

3차원 반도체 메모리 소자{Three dimensional semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 신뢰성이 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지고, 상기 셀 영역의 상기 전하 저장막의 일 부분은 상기 터널 절연막과 접촉하고, 상기 셀 영역의 상기 전하 저장막의 나머지 부분과 상기 반도체 패턴 사이에 상기 충진 절연막이 개재될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며, 상기 충진 절연막 및 상기 터널 절연막은, 상기 전하 저장막과 상기 반도체 패턴 사이에 개재되고, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지며, 상기 셀 영역의 상기 충진 절연막은, 수평적으로 제1 두께를 가지고, 상기 셀 분리 영역의 상기 충진 절연막은, 수평적으로 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지고, 상기 셀 분리 영역의 바닥면은, 그와 인접하는 상기 절연막의 바닥면과 실질적으로 동일한 레벨에 위치하고, 상기 셀 분리 영역의 상면은, 그와 인접하는 상기 절연막의 상면과 실질적으로 동일한 레벨에 위치하며, 상기 충진 절연막은, 상기 셀 분리 영역의 상기 바닥면에서부터 상기 셀 분리 영역의 상기 상면으로 연장될 수 있다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 전하 저장막을 포함하고, 각각의 상기 전극들은, 몸체부 및 상기 몸체부로부터 상기 반도체 패턴을 향해 돌출된 돌출부를 포함하며, 상기 몸체부와 상기 돌출부 사이의 경계는, 상기 절연막들을 바라보는 상기 전하 저장막의 외측벽과 수직적으로 정렬되고, 상기 몸체부는 제1 두께를 갖고, 상기 돌출부의 제2 두께는 상기 반도체 패턴과 가까워질수록 감소하며, 상기 돌출부의 상기 제2 두께의 최대값은 상기 제1 두께보다 작거나 같을 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은, 전하 저장막, 및 상기 전하 저장막과 상기 반도체 패턴 사이의 터널 절연막을 포함하며, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 정보 저장부, 및 수직적으로 서로 인접하는 한 쌍의 상기 정보 저장부들 사이의 연결부를 가지고, 상기 연결부는, 상기 터널 절연막과 상기 전하 저장막 사이의 충진 절연막을 포함하며, 상기 충진 절연막은 상기 터널 절연막과 접촉하고, 상기 연결부의 상기 터널 절연막과 상기 연결부의 상기 전하 저장막은, 상기 충진 절연막에 의해 서로 이격될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고, 상기 수직 절연층은 전하 저장막을 포함하며, 상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 정보 저장부, 및 수직적으로 서로 인접하는 한 쌍의 상기 정보 저장부들 사이의 연결부를 가지고, 상기 연결부는, 각각의 상기 절연막들과 상기 반도체 패턴과 사이의 충진 절연막 및 에어갭을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 정보 저장부에 저장된 데이터(전하)가 인접하는 다른 정보 저장부로 이동하는 것을 방지할 수 있다. 결과적으로 본 발명의 반도체 메모리 소자는 정보 저장부에 저장되는 데이터가 유실되는 것을 방지할 수 있고, 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 4는 도 3의 I-I'선을 따라 자른 단면도이다.
도 5a는 도 4의 M 영역을 확대한 단면도이다. 도 5b는 도 4의 M 영역을 개략적으로 나타낸 사시도이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 12a 및 도 12b는 도 8의 M 영역을 확대한 단면도들이다.
도 13a, 도 13b 및 도 13c는 도 9의 M 영역을 확대한 단면도들이다.
도 14는 도 11의 M 영역을 확대한 단면도이다.
도 15 내지 도 22 각각은, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 단면도이다.
도 23은, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 N 영역을 확대한 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 제1 및 제2 방향(D2)들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 전극들을 포함하는 적층 구조체를 포함할 수 있다. 적층 구조체는 복수개의 수직 채널 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 4는 도 3의 I-I'선을 따라 자른 단면도이다. 도 5a는 도 4의 M 영역을 확대한 단면도이다. 도 5b는 도 4의 M 영역을 개략적으로 나타낸 사시도이다.
도 3, 도 4, 도 5a 및 도 5b를 참조하면, 셀 어레이 영역(CAR)을 포함하는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제1 도전형(예를 들어, p형)을 가질 수 있다.
기판(100) 상에 셀 어레이 블록(BLK)이 배치될 수 있다. 셀 어레이 블록(BLK)은, 수직적으로 번갈아 적층된 제1 절연막들(IL1) 및 전극들(EL)을 갖는 적층 구조체(ST)를 포함할 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR) 상에서 제2 방향(D2)을 따라 연장될 수 있다. 도 3에는 하나의 적층 구조체(ST)가 예시되어 있으나, 이에 제한되는 것은 아니고, 적층 구조체(ST)는 복수개로 제공될 수 있다. 복수개의 적층 구조체들(ST)은 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다.
적층 구조체(ST)의 양 측에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 기판(100)의 상부에 형성될 수 있다. 공통 소스 영역들(CSR)은 적층 구조체(ST)와 나란하게 제2 방향(D2)으로 연장될 수 있다. 공통 소스 영역들(CSR)은 불순물로 도핑되어 제2 도전형을 가질 수 있다. 일 예로, 공통 소스 영역들(CSR)은 비소(As) 또는 인(P)과 같은 불순물로 도핑되어 n형을 가질 수 있다.
공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 수직적으로 중첩될 수 있다. 공통 소스 플러그(CSP)는 적층 구조체(ST)와 나란하게 제2 방향(D2)으로 연장될 수 있다. 공통 소스 플러그(CSP)와 적층 구조체(ST) 사이에 절연 스페이서(SP)가 개재될 수 있다.
적층 구조체(ST)의 전극들(EL)은 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 적층될 수 있다. 서로 수직적으로 인접하는 전극들(EL)은, 그들 사이에 배치된 제1 절연막(IL1)에 의해 수직적으로 분리될 수 있다.
하부 구조체(SS1)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 상부 구조체(SS2)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다. 분리 절연 패턴(SEP)이 최상부의 전극(EL, 상부 선택 라인)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 분리 절연 패턴(SEP)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다.
적층 구조체(ST)는 최상부의 전극(EL, 상부 선택 라인) 상의 제2 절연막(IL2)을 더 포함할 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)보다 더 두꺼울 수 있다. 제2 절연막(IL2)은 분리 절연 패턴(SEP)의 상면을 덮을 수 있다.
전극들(EL)은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 절연막들(IL1) 및 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 적층 구조체(ST)를 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은, 적층 구조체(ST)의 채널 홀들(CH) 내에 각각 제공될 수 있다. 일 예로, 4개의 수직 채널 구조체들(VS)이 제1 방향(D1)으로 배열되어 제1 열(column)을 이룰 수 있고, 5개의 수직 채널 구조체들(VS)이 제1 방향(D1)으로 배열되어 제2 열(column)을 이룰 수 있다. 상기 제1 열과 상기 제2 열은 제2 방향(D2)을 따라 반복적으로 번갈아 배열될 수 있다.
각각의 수직 채널 구조체들(VS)은, 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 절연층(VP)은 채널 홀(CH)의 내벽을 따라 기판(100)을 향하여 연장될 수 있다. 상부 반도체 패턴(USP) 역시 수직 절연층(VP)의 내벽을 덮으며 수직 절연층(VP)과 함께 기판(100)을 향해 연장될 수 있다.
하부 반도체 패턴(LSP)은 채널 홀(CH)의 하부에 제공되어, 기판(100)과 직접 접촉할 수 있다. 하부 반도체 패턴(LSP)은 적층 구조체(ST) 최하부의 전극(EL, 하부 선택 라인)을 관통할 수 있다. 하부 반도체 패턴(LSP)과 최하부의 전극(EL, 하부 선택 라인) 사이에 산화 패턴(OP)이 개재될 수 있다.
상부 반도체 패턴(USP)은 바닥이 닫힌 파이프 형태일 수 있다. 상부 반도체 패턴(USP)의 바닥은 하부 반도체 패턴(LSP)에 직접 접속될 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 상부 반도체 패턴(USP) 및 매립 절연 패턴(VI)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 본 발명의 실시예들에 따른 3차원 반도체 소자의 채널로 이용될 수 있다.
일 예로, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 제1 도전형을 갖도록 불순물로 도핑될 수 있다.
다른 실시예로, 하부 반도체 패턴(LSP)은 생략될 수 있다. 상부 반도체 패턴(USP)이 기판(100)을 향하여 연장되어, 기판(100)과 직접 접촉할 수 있다. 즉, 수직 채널 구조체(VS)와 기판(100)간의 연결 관계는, 도 4에 도시된 것에 제한되지 않고 다양하게 변경될 수 있다.
각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PA)가 제공될 수 있다. 도전 패드(PA)는, 수직 절연층(VP)의 상면, 상부 반도체 패턴(USP)의 상면, 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PA)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PA)의 상면은, 제2 절연막(IL2)의 상면과 공면을 이룰 수 있다. 도전 패드(PA)를 통하여, 비트라인 콘택 플러그(BPLG)가 상부 반도체 패턴(USP)에 전기적으로 연결될 수 있다.
적층 구조체(ST) 상에 순차적으로 적층된 제3 절연막(IL3) 및 제4 절연막(IL4)이 제공될 수 있다. 제4 절연막(IL4) 상에 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인(BL)과 패드들(PA) 사이에, 이 제4 절연막(IL4) 및 제3 절연막(IL3)을 관통하는 비트라인 콘택 플러그들(BPLG)이 제공될 수 있다. 비트 라인(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 채널 구조체(VS)와 전기적으로 연결될 수 있다.
도 5a 및 도 5b를 다시 참조하면, 각각의 전극들(EL)은 전극 패턴(GM), 배리어 패턴(BM) 및 유전 패턴(GI)을 포함할 수 있다. 배리어 패턴(BM)은 전극 패턴(GM)과 유전 패턴(GI) 사이에 개재될 수 있다. 전극 패턴(GM)은 도핑된 반도체, 금속, 및 전이금속으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 배리어 패턴(BM)은 도전성 금속질화물을 포함할 수 있다. 유전 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다.
수직 절연층(VP)은, 전극(EL)과 상부 반도체 패턴(USP) 사이에 개재된 블록킹 절연막(BK), 전하 저장막(TL), 충진 절연막(FM), 및 터널 절연막(TN)을 포함할 수 있다. 구체적으로, 전극(EL) 및 제1 절연막(IL1) 상에 블록킹 절연막(BK)이 제공될 수 있다. 블록킹 절연막(BK)은 전극(EL)과 제1 절연막(IL1)을 덮을 수 있다. 블록킹 절연막(BK) 상에 전하 저장막(TL)이 제공될 수 있다. 전하 저장막(TL) 상에 터널 절연막(TN)이 제공될 수 있다. 전하 저장막(TL)과 터널 절연막(TN) 사이의 공간에 충진 절연막(FM)이 채워질 수 있다. 터널 절연막(TN)은 상부 반도체 패턴(USP)의 외측벽을 덮을 수 있다.
일 예로, 블록킹 절연막(BK)은 실리콘 산화막을 포함할 수 있다. 전하 저장막(TL)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 충진 절연막(FM)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 터널 절연막(TN)은 전하 저장막(TL)보다 에너지 밴드 갭이 더 큰 물질을 포함할 수 있다. 터널 절연막(TN)은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다.
수직 절연층(VP)은, 전극(EL)과 상부 반도체 패턴(USP) 사이에 개재된 셀 영역(CR) 및 제1 절연막(IL1)과 상부 반도체 패턴(USP) 사이에 개재된 셀 분리 영역(SCR)을 포함할 수 있다.
셀 영역(CR)은 전극(EL)과 수직적으로 동일한 레벨에 위치할 수 있다. 다시 말하면, 셀 영역(CR)의 바닥면은 전극(EL)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있고, 셀 영역(CR)의 상면은 전극(EL)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
셀 분리 영역(SCR)은 제1 절연막(IL1)과 수직적으로 동일한 레벨에 위치할 수 있다. 다시 말하면, 셀 분리 영역(SCR)의 바닥면은 제1 절연막(IL1)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있고, 셀 분리 영역(SCR)의 상면은 제1 절연막(IL1)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
수직 절연층(VP)은 전극들(EL)과 상부 반도체 패턴(USP) 사이에 각각 개재된 복수개의 셀 영역들(CR)을 포함할 수 있다. 수직 절연층(VP)은 제1 절연막들(IL1)과 상부 반도체 패턴(USP) 사이에 각각 개재된 복수개의 셀 분리 영역들(SCR)을 포함할 수 있다. 셀 분리 영역(SCR)은, 수직적으로 서로 인접하는 한 쌍의 셀 영역들(CR) 사이에 개재될 수 있다. 다시 말하면, 셀 분리 영역(SCR)은 상기 한 쌍의 셀 영역들(CR)을 서로 연결할 수 있다.
셀 영역(CR)의 전하 저장막(TL)의 일 부분은, 터널 절연막(TN)과 직접 접촉할 수 있다. 셀 영역(CR)의 전하 저장막(TL)의 나머지 부분은, 충진 절연막(FM)에 의해 터널 절연막(TN)과 이격될 수 있다. 다시 말하면, 셀 영역(CR)의 전하 저장막(TL)의 나머지 부분과 상부 반도체 패턴(USP) 사이에 충진 절연막(FM)이 개재될 수 있다.
셀 분리 영역(SCR)의 충진 절연막(FM)은 전하 저장막(TL)과 상부 반도체 패턴(USP) 사이에 개재될 수 있다. 셀 분리 영역(SCR)의 충진 절연막(FM)은 전하 저장막(TL)과 터널 절연막(TN) 사이에 개재될 수 있다. 셀 분리 영역(SCR)의 충진 절연막(FM)은, 셀 분리 영역(SCR)의 상기 바닥면으로부터 셀 분리 영역(SCR)의 상기 상면까지 연장될 수 있다. 셀 분리 영역(SCR)의 충진 절연막(FM)은, 셀 분리 영역(SCR) 위의 셀 영역(CR)으로부터 셀 분리 영역(SCR) 아래의 셀 영역(CR)까지 연장될 수 있다.
셀 영역(CR)의 충진 절연막(FM)은, 수평적으로 제4 두께(T4)를 가질 수 있다. 다시 말하면, 셀 영역(CR)의 충진 절연막(FM)은 제1 방향(D1)으로의 제4 두께(T4)를 가질 수 있다. 충진 절연막(FM)의 제4 두께(T4)는 셀 분리 영역(SCR)에 가까워질수록 커질 수 있다. 셀 분리 영역(SCR)의 충진 절연막(FM)은, 수평적으로 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 제4 두께(T4)보다 더 클 수 있다.
전극(EL)은 몸체부(BP) 및 돌출부(PP)를 포함할 수 있다. 셀 분리 영역(SCR)의 전하 저장막(TL)은, 제1 절연막(IL1)을 마주보는 외측벽(OSW)을 가질 수 있다. 전극(EL)의 몸체부(BP)는, 전하 저장막(TL)의 외측벽(OSW)에 비해 상부 반도체 패턴(USP)을 향하여 더 돌출된 전극(EL)의 끝 부분일 수 있다. 몸체부(BP)와 돌출부(PP) 사이의 경계는 전하 저장막(TL)의 외측벽(OSW)에 의해 정의될 수 있다. 다시 말하면, 몸체부(BP)와 돌출부(PP) 사이의 경계는 전하 저장막(TL)의 외측벽(OSW)과 수직적으로 정렬될 수 있다.
몸체부(BP)의 상면은, 몸체부(BP) 상의 제1 절연막(IL1)에 의해 덮일 수 있다. 몸체부(BP)의 바닥면은, 몸체부(BP) 아래의 제1 절연막(IL1)에 의해 덮일 수 있다. 돌출부(PP)는, 몸체부(BP)으로부터 상부 반도체 패턴(USP)을 향해 돌출될 수 있다.
몸체부(BP)는 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는, 수직적으로 서로 인접하는 제1 절연막들(IL1) 사이의 거리와 실질적으로 동일할 수 있다. 돌출부(PP)는 제2 두께(T2)를 가질 수 있다. 돌출부(PP)의 제2 두께(T2)는, 상부 반도체 패턴(USP)으로 가까이 갈수록 점진적으로 감소할 수 있다. 돌출부(PP)는 상부 반도체 패턴(USP)을 향해 볼록한 곡면을 가질 수 있다.
돌출부(PP)의 최대 두께(T2)는 몸체부(BP)의 최대 두께(T1)보다 작거나 같을 수 있다. 전극(EL)의 최대 두께는 몸체부(BP)의 최대 두께(T1)와 같을 수 있다. 전극(EL)의 두께는 돌출부(PP)에서 점진적으로 감소할 수 있다.
제1 절연막들(IL1) 사이에서 상부 반도체 패턴(USP)을 향해 돌출된 돌출부(PP)는, 몸체부(BP)보다 더 작은 두께를 가질 수 있다 (T2 < T1). 돌출부(PP)의 두께(T2)는 상부 반도체 패턴(USP)으로 갈수록 점진적으로 감소할 수 있다. 결과적으로, 서로 수직적으로 인접하는 돌출부들(PP) 사이의 공간, 즉 후술할 리세스 영역(RS)이 상대적으로 넉넉하게 확보될 수 있다. 블록킹 절연막(BK) 및 전하 저장막(TL)이 리세스 영역(RS)에 안정적으로 채워질 수 있다.
제1 절연막(IL1)이 상부 반도체 패턴(USP)으로부터 멀어지는 방향으로 리세스됨으로써, 리세스 영역(RS)이 정의될 수 있다. 리세스 영역(RS)은, 수직적으로 서로 인접하는 한 쌍의 돌출부들(PP) 및 제1 절연막(IL1)에 의해 정의될 수 있다. 리세스 영역(RS)은, 돌출부들(PP) 사이에서 상부 반도체 패턴(USP)으로부터 멀어지는 방향을 향해 함몰될 수 있다.
수직 절연층(VP)은, 전극(EL)의 돌출부(PP) 상의 정보 저장부(DSP) 및 제1 절연막(IL1) 상의 연결부(CNP)를 포함할 수 있다. 정보 저장부(DSP)는 앞서 설명한 셀 영역(CR)의 일부일 수 있다. 연결부(CNP)는 앞서 설명한 셀 분리 영역(SCR)을 포함할 수 있다. 연결부(CNP)는 리세스 영역(RS)을 채울 수 있다. 연결부(CNP)는, 수직적으로 서로 인접하는 한 쌍의 정보 저장부들(DSP) 사이에 개재될 수 있다. 다시 말하면, 연결부(CNP)는 상기 한 쌍의 정보 저장부들(DSP)을 서로 연결할 수 있다.
정보 저장부(DSP)는 전극(EL)의 돌출부(PP)와 상부 반도체 패턴(USP) 사이에 개재될 수 있다. 정보 저장부(DSP)는 돌출부(PP)의 끝(TI)과 상부 반도체 패턴(USP) 사이에 개재될 수 있다. 정보 저장부(DSP)는 블록킹 절연막(BK), 전하 저장막(TL) 및 터널 절연막(TN)을 포함할 수 있다. 정보 저장부(DSP)에는 충진 절연막(FM)이 생략될 수 있다. 다시 말하면, 정보 저장부(DSP)의 전하 저장막(TL)은 정보 저장부(DSP)의 터널 절연막(TN)과 직접 접촉할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는 낸드 플래시 메모리 소자일 수 있다. 정보 저장부(DSP)는 낸드 플래시 메모리 소자에 있어서 데이터가 저장되는 영역일 수 있다. 정보 저장부(DSP)에 저장되는 데이터는, 전극(EL)과 상부 반도체 패턴(USP) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
연결부(CNP)는 블록킹 절연막(BK), 전하 저장막(TL), 충진 절연막(FM), 및 터널 절연막(TN)을 포함할 수 있다. 연결부(CNP)의 터널 절연막(TN)은 충진 절연막(FM)에 의해 전하 저장막(TL)과 이격될 수 있다. 충진 절연막(FM)은 리세스 영역(RS)의 프로파일을 따라 굴곡진 표면(CS)을 가질 수 있다. 충진 절연막(FM)은 상부 반도체 패턴(USP)의 프로파일을 따라 평평한 표면(FS)을 가질 수 있다. 터널 절연막(TN)은 충진 절연막(FM)의 평평한 표면(FS)과 접촉하므로, 선형으로 연장될 수 있다. 전하 저장막(TL)은 충진 절연막(FM)의 평평한 표면(FS)과 접촉하지 못할 수 있다. 전하 저장막(TL)은 충진 절연막(FM)의 굴곡진 표면(CS)과 접촉할 수 있다. 이로써, 전하 저장막(TL)은 터널 절연막(TN)과 달리 충진 절연막(FM)에 의해 굴곡질 수 있다. 후술하는 바와 같이, 전하 저장막(TL)이 굴곡지게 형성됨으로써 정보 저장부(DSP)에 저장되는 데이터가 유실되는 것을 방지할 수 있다.
연결부(CNP)는 수직적으로(즉, 제3 방향(D3)으로) 제3 두께(T3)를 가질 수 있다. 연결부(CNP)의 제3 두께(T3)는, 상부 반도체 패턴(USP)으로 가까이 갈수록 점진적으로 증가할 수 있다. 연결부(CNP)의 두께 프로파일은, 앞서 설명한 돌출부(PP)의 두께 프로파일과 반대일 수 있다.
연결부(CNP)의 터널 절연막(TN)은 제1 길이(L1)를 가질 수 있다. 연결부(CNP)의 전하 저장막(TL)은 제2 길이(L2)를 가질 수 있다. 제2 길이(L2)는 제1 길이(L1)보다 길 수 있다. 연결부(CNP)의 터널 절연막(TN)은 정보 저장부(DSP)로부터 이와 인접하는 정보 저장부(DSP)까지 선형으로 연장되므로, 제1 길이(L1)는 상대적으로 짧을 수 있다. 연결부(CNP)의 전하 저장막(TL)은 리세스 영역(RS)을 채우면서 굴곡지므로, 제2 길이(L2)는 상대적으로 길 수 있다. 일 예로, 제2 길이(L2)는 제1 길이(L1)의 [1.5배 내지 5배]일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 서로 인접하는 정보 저장부들(DSP) 사이의 전하 저장막(TL)의 길이(L2)는, 상기 정보 저장부들(DSP) 사이의 거리(즉, L1)에 비해 더 클 수 있다. 다시 말하면, 상기 정보 저장부들(DSP) 사이에서 전하가 이동할 수 있는 경로가 상대적으로 길어질 수 있다.
결과적으로, 본 실시예에 따른 반도체 메모리 소자는, 정보 저장부(DSP)에 저장된 데이터(전하)가 인접하는 다른 정보 저장부(DSP)로 이동하는 것을 방지할 수 있다. 본 실시예에 따른 반도체 메모리 소자는 정보 저장부(DSP)에 저장되는 데이터가 유실되는 것을 방지할 수 있고, 소자의 신뢰성이 향상될 수 있다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다. 도 12a 및 도 12b는 도 8의 M 영역을 확대한 단면도들이다. 도 13a, 도 13b 및 도 13c는 도 9의 M 영역을 확대한 단면도들이다. 도 14는 도 11의 M 영역을 확대한 단면도이다.
도 3 및 도 6을 참조하면, 기판(100)의 전면 상에 제1 절연막들(IL1) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 적층 구조체(ST)가 형성될 수 있다. 최상부의 희생막(HL) 상에 제2 절연막(IL2)이 형성될 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
제1 절연막들(IL1), 제2 절연막(IL2) 및 희생막들(HL)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 절연막들(IL1) 및 제2 절연막(IL2)은 실리콘 산화막으로 형성될 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 3 및 도 7을 참조하면, 적층 구조체(ST)를 관통하여 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀(CH)의 직경은 기판(100)에 가까워질수록 점진적으로 감소할 수 있다.
구체적으로, 채널 홀들(CH)을 형성하는 것은, 적층 구조체(ST) 상에 채널 홀들(CH)이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 적층 구조체(ST)를 식각하는 것을 포함할 수 있다. 이후, 상기 마스크 패턴이 제거될 수 있다. 한편, 상기 식각 공정 동안, 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 기판(100)의 상부가 리세스될 수 있다.
도 3 및 도 8을 참조하면, 채널 홀들(CH)을 통해 노출된 제1 절연막들(IL1)이 부분적으로 식각되어, 리세스 영역들(RS)이 형성될 수 있다. 채널 홀들(CH)을 통해 노출된 희생막들(HL)이 부분적으로 식각되어, 돌출부들(PPa)이 형성될 수 있다. 리세스 영역들(RS) 및 돌출부들(PPa)이 형성되는 과정을 도 12a 및 도 12b를 참조하여 보다 구체적으로 설명한다.
도 8 및 도 12a를 참조하면, 채널 홀들(CH)을 통해 노출된 제1 절연막들(IL1)이 선택적으로 식각될 수 있다. 상기 식각 공정은, 제1 절연막들(IL1)(및 제2 절연막(IL2))을 선택적으로 식각할 수 있는 식각 레시피를 이용한 습식 식각을 포함할 수 있다. 상기 식각 공정 동안 희생막들(HL)은 식각되지 않을 수 있다.
상기 식각 공정 동안 제1 절연막들(IL1)이 리세스되어, 리세스 영역들(RS)이 형성될 수 있다. 각각의 리세스 영역들(RS)은, 서로 인접하는 한 쌍의 희생막들(HL) 및 그들 사이의 제1 절연막(IL1)에 의해 정의될 수 있다.
도 8 및 도 12b를 참조하면, 채널 홀들(CH)을 통해 노출된 희생막들(HL)이 선택적으로 식각될 수 있다. 상기 식각 공정은, 희생막들(HL)을 선택적으로 식각할 수 있는 식각 레시피를 이용한 습식 식각을 포함할 수 있다. 희생막들(HL)은 부분적으로 식각될 수 있다. 희생막들(HL)의 식각 깊이는, 앞서 제1 절연막들(IL1)의 식각 깊이보다 작을 수 있다. 따라서, 각각의 희생막들(HL)에, 제1 절연막(IL1)에 비해 채널 홀(CH)의 중심을 향해 돌출된 돌출부(PPa)가 정의될 수 있다.
도 3 및 도 9를 참조하면, 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 구체적으로, 채널 홀들(CH)을 통해 노출된 기판(100) 상에 하부 반도체 패턴들(LSP)이 형성될 수 있다. 하부 반도체 패턴들(LSP)은, 채널 홀들(CH)의 하부들을 각각 채울 수 있다. 하부 반도체 패턴들(LSP)은, 채널 홀들(CH)에 의해 노출된 기판(100)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다.
채널 홀들(CH) 각각의 내벽을 차례로 덮는 수직 절연층(VP) 및 상부 반도체 패턴(USP)이 형성될 수 있다. 이어서, 채널 홀(CH)을 완전히 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 채널 홀들(CH) 각각의 상부에 도전 패드(PA)가 형성될 수 있다. 수직 절연층(VP), 상부 반도체 패턴(USP) 및 매립 절연 패턴(VI)이 형성되는 과정을 도 13a, 도 13b 및 도 13c를 참조하여 보다 구체적으로 설명한다.
도 9 및 도 13a를 참조하면, 채널 홀(CH)에 의해 노출된 제1 절연막(IL1) 및 희생막(HL) 상에 블록킹 절연막(BK)이 콘포멀하게 형성될 수 있다. 이어서 블록킹 절연막(BK) 상에 전하 저장막(TL)이 콘포멀하게 형성될 수 있다. 블록킹 절연막(BK) 및 전하 저장막(TL)은 희생막(HL)의 돌출부(PPa)로부터 리세스 영역(RS)으로 연장될 수 있다. 블록킹 절연막(BK) 및 전하 저장막(TL)은 돌출부(PPa)와 리세스 영역(RS)의 프로파일에 따라 굴곡지게 형성될 수 있다.
일 예로, 블록킹 절연막(BK)은 실리콘 산화막을 포함할 수 있다. 전하 저장막(TL)은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 블록킹 절연막(BK) 및 전하 저장막(TL)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
도 9 및 도 13b를 참조하면, 리세스 영역(RS)을 채우는 충진 절연막(FM)이 형성될 수 있다. 충진 절연막(FM)을 형성하는 것은, 채널 홀(CH)에 의해 노출된 전하 저장막(TL) 상에 절연막을 형성하는 것, 및 상기 절연막을 에치백하는 것을 포함할 수 있다. 상기 에치백은, 돌출부(PPa) 상의 전하 저장막(TL)의 표면이 노출될 때까지 수행될 수 있다. 일 예로, 충진 절연막(FM)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 9 및 도 13c를 참조하면, 채널 홀(CH)에 의해 노출된 전하 저장막(TL) 및 충진 절연막(FM) 상에 터널 절연막(TN)이 콘포멀하게 형성될 수 있다. 이어서 터널 절연막(TN) 상에 상부 반도체 패턴(USP)이 콘포멀하게 형성될 수 있다. 상부 반도체 패턴(USP) 상에 채널 홀(CH)을 완전히 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 블록킹 절연막(BK), 전하 저장막(TL), 충진 절연막(FM) 및 터널 절연막(TN)은 수직 절연층(VP)을 구성할 수 있다.
수직 절연층(VP)은, 돌출부(PPa) 상의 정보 저장부(DSP) 및 리세스 영역(RS)을 채우는 연결부(CNP)를 포함할 수 있다. 충진 절연막(FM)은 정보 저장부(DSP)에서 제외될 수 있다.
터널 절연막(TN)과 상부 반도체 패턴(USP)은 평평하게 형성될 수 있다. 블록킹 절연막(BK) 및 전하 저장막(TL)과 달리, 터널 절연막(TN)과 상부 반도체 패턴(USP)은 굴곡지지 않을 수 있다.
일 예로, 터널 절연막(TN)은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 터널 절연막(TN) 및 상부 반도체 패턴(USP)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
도 3 및 도 10을 참조하면, 적층 구조체(ST)의 상부에 분리 절연 패턴(SEP)이 형성될 수 있다. 분리 절연 패턴(SEP)은 제2 방향(D2)으로 연장되도록 형성될 수 있다. 구체적으로 분리 절연 패턴(SEP)을 형성하는 것은, 제2 절연막(IL2) 및 최상부의 희생막(HL)을 식각하여 리세스를 형성하는 것, 및 상기 리세스에 절연막을 채우는 것을 포함할 수 있다.
적층 구조체(ST) 상에 제3 절연막(IL3)이 형성될 수 있다. 제3 절연막(IL3)은 도전 패드들(PA) 및 분리 절연 패턴(SEP)을 덮을 수 있다. 제3 절연막(IL3) 및 적층 구조체(ST)를 패터닝하여, 적층 구조체(ST)를 관통하는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 기판(100)의 일부를 노출할 수 있다. 트렌치들(TR)은 적층 구조체(ST)을 따라 제2 방향(D2)으로 연장될 수 있다.
도 3 및 도 11을 참조하면, 희생막들(HL)이 전극들(EL)로 각각 교체될 수 있다. 트렌치들(TR)을 통해 노출된 기판(100)에 불순물을 도핑하여 공통 소스 영역들(CSR)이 형성될 수 있다. 각각의 트렌치들(TR)을 순차적으로 채우는 절연 스페이서(SP) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 전극들(EL)이 형성되는 과정을 도 14 및 도 5a를 참조하여 보다 구체적으로 설명한다.
도 11 및 도 14를 참조하면, 트렌치들(TR)을 통해 노출된 희생막들(HL)이 선택적으로 제거되어, 빈 공간들(ES)이 형성될 수 있다. 희생막들(HL)을 선택적으로 제거하는 것은, 제1 절연막들(IL1) 및 블록킹 절연막(BK)을 제외하고 희생막들(HL)만 선택적으로 식각할 수 있는 식각 레시피를 이용한 습식 식각을 포함할 수 있다.
도 11 및 도 5a를 참조하면, 각각의 빈 공간들(ES) 내에 유전 패턴(GI), 배리어 패턴(BM) 및 전극 패턴(GM)이 순차적으로 형성될 수 있다. 유전 패턴(GI)은 제1 절연막(IL1) 및 블록킹 절연막(BK)을 직접 덮도록 콘포멀하게 형성될 수 있다. 배리어 패턴(BM)은 유전 패턴(GI)을 직접 덮도록 콘포멀하게 형성될 수 있다. 전극 패턴(GM)은 빈 공간(ES)을 완전히 채우도록 형성될 수 있다. 각각의 빈 공간들(ES) 내에 형성된 유전 패턴(GI), 배리어 패턴(BM) 및 전극 패턴(GM)이 전극(EL)을 구성할 수 있다.
일 예로, 유전 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 배리어 패턴(BM)은 도전성 금속질화물을 포함할 수 있다. 전극 패턴(GM)은 도핑된 반도체, 금속, 및 전이금속으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다.
도 3 및 도 4를 다시 참조하면, 제3 절연막(IL3) 상에 제4 절연막(IL4)이 형성될 수 있다. 제3 및 제4 절연막들(IL3, IL4)을 관통하여 수직 채널 구조체들(VS)에 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제4 절연막(IL4) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL)이 형성될 수 있다.
본 발명의 실시예들에 따른 제조 방법은, 도 12a 및 도 12b에 나타난 바와 같이, 전하 저장막(TL) 형성 전에 제1 절연막(IL1) 및 희생막(HL)을 부분적으로 식각하여 리세스 영역(RS)을 형성할 수 있다. 전하 저장막(TL)은 리세스 영역(RS)에 의해 굴곡지게 형성될 수 있다. 도 13c에 나타난 바와 같이 서로 인접하는 정보 저장부들(DSP) 사이의 전하 저장막(TL)의 길이(L2)는, 상기 정보 저장부들(DSP) 사이의 거리(즉, L1)에 비해 더 클 수 있다. 상기 정보 저장부들(DSP) 사이에서 전하가 이동할 수 있는 경로가 상대적으로 길어지므로, 정보 저장부(DSP)에 저장되는 데이터가 유실되는 것을 방지할 수 있고, 소자의 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 제조 방법은, 정보 저장부들(DSP) 사이의 전하 저장막(TL)을 제거하는 복잡한 패터닝 공정 없이도 정보 저장부(DSP)에 저장되는 데이터가 유실되는 것을 방지할 수 있다. 따라서 반도체 소자의 제조 공정이 단순화되고 반도체 소자의 제조 비용이 감소할 수 있다.
도 15 내지 도 22 각각은, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4, 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 15를 참조하면, 충진 절연막(FM) 내에 에어갭들(AG)이 제공될 수 있다. 구체적으로, 연결부(CNP)의 충진 절연막(FM)에 에어갭(AG)이 정의될 수 있다. 에어갭(AG)은 충진 절연막(FM)과 터널 절연막(TN)에 의해 둘러싸일 수 있다. 에어갭(AG)은 충진 절연막(FM)에 의해 전하 저장막(TL)과 이격될 수 있다. 에어갭(AG)은 터널 절연막(TN)에 의해 상부 반도체 패턴(USP)과 이격될 수 있다.
앞서 설명한 도 9 및 도 13b를 다시 참조하면, 리세스 영역(RS)에 충진 절연막(FM)이 완전히 채워지지 않을 수 있다. 이후 도 9 및 도 13c에 나타난 바와 같이 충진 절연막(FM) 상에 터널 절연막(TN)을 형성함으로써, 충진 절연막(FM)과 터널 절연막(TN)에 의해 둘러싸인 에어갭(AG)이 형성될 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 16을 참조하면, 수직 절연층(VP)의 블록킹 절연막(BK), 전하 저장막(TL) 및 터널 절연막(TN)은, 전극(EL) 상에서 순차적으로 적층될 수 있다. 터널 절연막(TN)은 전하 저장막(TL)처럼 굴곡질 수 있다. 터널 절연막(TN)과 상부 반도체 패턴(USP) 사이에 충진 절연막(FM)이 개재될 수 있다. 연결부(CNP)의 터널 절연막(TN)은 충진 절연막(FM)에 의해 상부 반도체 패턴(USP)과 이격될 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 17을 참조하면, 수직 절연층(VP)은 블록킹 절연막(BK), 전하 저장막(TL) 및 터널 절연막(TN)을 포함할 수 있다. 앞서 도 5a 및 도 5b의 수직 절연층(VP)과는 달리, 본 실시예에 따른 수직 절연층(VP)에는 충진 절연막(FM)이 생략될 수 있다. 블록킹 절연막(BK), 전하 저장막(TL), 터널 절연막(TN) 및 상부 반도체 패턴(USP)이 전극(EL) 상에 순차적으로 적층될 수 있다. 터널 절연막(TN)은 전하 저장막(TL)처럼 굴곡질 수 있다. 상부 반도체 패턴(USP)은 전하 저장막(TL)처럼 굴곡질 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 18을 참조하면, 본 실시예의 리세스 영역(RS)은 도 5a 및 도 5b의 리세스 영역(RS)에 비해 더 깊게 함몰될 수 있다. 일 예로, 제1 절연막(IL1)은, 전극(EL)의 몸체부(BP)와 돌출부(PP) 사이의 경계에 비해 상부 반도체 패턴(USP)으로부터 멀어지는 방향으로 더 리세스될 수 있다. 블록킹 절연막(BK)에 의해 덮인 제1 절연막(IL1)의 측벽은, 몸체부(BP)와 돌출부(PP) 사이의 경계로부터 상부 반도체 패턴(USP)으로부터 멀어지는 방향으로 오프셋될 수 있다.
리세스 영역(RS)이 더 깊어짐으로써, 전하 저장막(TL)은 더 굴곡질 수 있다. 본 실시예에 따른 연결부(CNP)의 전하 저장막(TL)의 길이는, 도 5a 및 도 5b의 연결부(CNP)의 전하 저장막(TL)의 길이(L2)보다 더 길 수 있다. 따라서 정보 저장부(DSP)에 저장되는 데이터가 유실되는 것을 더욱 효과적으로 방지할 수 있다.
앞서 설명한 도 8 및 도 12b를 다시 참조하면, 희생막(HL)을 부분적으로 식각하여 돌출부(PPa)를 형성한 이후, 제1 절연막들(IL1)을 한번 더 선택적으로 식각할 수 있다. 제1 절연막(IL1)이 다시 한번 더 식각됨으로써, 리세스 영역(RS)은 더 깊어질 수 있다. 제1 절연막들(IL1)을 한번 더 식각하는 공정은, 도 8 및 도 12a에서 설명한 제1 절연막들(IL1)의 식각 공정과 동일할 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 19를 참조하면, 연결부(CNP)의 전하 저장막(TL)과 충진 절연막(FM) 사이에 에어갭(AG)이 정의될 수 있다. 에어갭(AG)은 전하 저장막(TL)과 충진 절연막(FM)에 의해 둘러싸일 수 있다. 에어갭(AG)은, 전하 저장막(TL)이 리세스 영역(RS)을 완전히 채우지 못함으로써 형성될 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 20을 참조하면, 연결부(CNP)의 전하 저장막(TL) 내에 에어갭(AG)이 정의될 수 있다. 에어갭(AG)은 전하 저장막(TL)에 의해 둘러싸일 수 있다. 전하 저장막(TL)은, 에어갭(AG)과 충진 절연막(FM) 사이에 개재된 브릿지 영역(BR)을 포함할 수 있다. 에어갭(AG)은 브릿지 영역(BR)에 의해 충진 절연막(FM)으로부터 이격될 수 있다. 전하 저장막(TL)이 증착될 때 오버행(overhang)에 의해 브릿지 영역(BR)이 형성됨으로써, 전하 저장막(TL) 내에 에어갭(AG)이 정의될 수 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 21을 참조하면, 연결부(CNP)의 전하 저장막(TL) 내에 제1 에어갭(AG1)이 정의될 수 있다. 연결부(CNP)의 충진 절연막(FM) 내에 제2 에어갭(AG2)이 정의될 수 있다. 제1 에어갭(AG1)은 앞서 도 20을 참조하여 설명한 에어갭(AG)과 실질적으로 동일할 수 있고, 제2 에어갭(AG2)은 앞서 도 15를 참조하여 설명한 에어갭(AG)과 실질적으로 동일할 수 있다.
하나의 연결부(CNP) 내에 제1 에어갭(AG1) 및 제2 에어갭(AG2)이 정의될 수 있다. 제1 에어갭(AG1) 및 제2 에어갭(AG2)은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 제1 에어갭(AG1) 및 제2 에어갭(AG2)은 수평적으로 서로 이격될 수 있다. 도 21에는 제2 에어갭(AG2)의 크기가 제1 에어갭(AG1)의 크기보다 크게 도시되어 있지만, 이에 한정되는 것은 아니다. 제2 에어갭(AG2)의 크기는 제1 에어갭(AG1)의 크기와 동일하거나 더 작을 수도 있다.
본 발명의 일 실시예로, 도 3, 도 4 및 도 22를 참조하면, 본 실시예의 전하 저장막(TL)은, 도 20의 전하 저장막(TL) 내의 에어갭(AG)이 생략된 형태를 가질 수 있다. 다시 말하면, 전하 저장막(TL)이 리세스 영역(RS)을 완전히 채울 수 있다.
도 23은, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3 내지 도 5b 및 도 15 내지 도 22를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3, 도 4 및 도 23을 참조하면, 적층 구조체(ST)의 전극들(EL)은 순차적으로 적층된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3) 및 제4 전극(EL4)을 포함할 수 있다.
제1 절연막들(IL1)은 서로 다른 두께를 가질 수 있다. 제1 전극(EL1) 및 제2 전극(EL2) 사이의 제1 절연막(IL1)의 두께는, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 제1 절연막(IL1)의 두께보다 더 클 수 있다. 다시 말하면, 제1 전극(EL1) 및 제2 전극(EL2) 사이의 제3 거리(L3)는, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 제4 거리(L4)보다 클 수 있다. 제2 전극(EL2) 및 제3 전극(EL3) 사이의 제1 절연막(IL1)의 두께는, 제3 전극(EL3) 및 제4 전극(EL4) 사이의 제1 절연막(IL1)의 두께보다 더 클 수 있다. 다시 말하면, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 제4 거리(L4)는, 제3 전극(EL3) 및 제4 전극(EL4) 사이의 제5 거리(L5)보다 클 수 있다.
제1 전극(EL1) 및 제2 전극(EL2) 사이의 제3 거리(L3)는 상대적으로 크기 때문에, 전하 저장막(TL)은 제1 전극(EL1) 및 제2 전극(EL2) 사이의 리세스 영역(RS)을 완전히 채우지 못할 수 있다. 따라서 도 19에 나타난 일 실시예와 같이, 제1 전극(EL1) 및 제2 전극(EL2) 사이의 수직 절연층(VP)은 에어갭(AG)을 포함할 수 있다. 에어갭(AG)은 전하 저장막(TL)과 충진 절연막(FM) 사이에 정의될 수 있다.
도 20에 나타난 일 실시예와 같이, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 전하 저장막(TL) 내에 에어갭(AG)이 정의될 수 있다. 제2 전극(EL2) 및 제3 전극(EL3) 사이의 제4 거리(L4)는 제3 거리(L3)보다 작기 때문에, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 전하 저장막(TL)에 에어갭(AG)을 정의하는 브릿지 영역(BR)이 형성될 수 있다. 다시 말하면, 제2 전극(EL2) 및 제3 전극(EL3) 사이의 전하 저장막(TL)은 에어갭(AG)과 충진 절연막(FM) 사이에 개재된 브릿지 영역(BR)을 포함할 수 있다. 일 예로, 제1 전극(EL1) 및 제2 전극(EL2) 사이의 에어갭(AG)의 크기는 제2 전극(EL2) 및 제3 전극(EL3) 사이의 에어갭(AG)의 크기보다 클 수 있다.
제3 전극(EL3) 및 제4 전극(EL4) 사이의 제5 거리(L5)는 제4 거리(L4)보다 작기 때문에, 전하 저장막(TL)이 제3 전극(EL3) 및 제4 전극(EL4) 사이의 리세스 영역(RS)을 완전히 채울 수 있다. 따라서 도 22에 나타난 일 실시예와 같이, 제3 전극(EL3) 및 제4 전극(EL4) 사이의 전하 저장막(TL)은 에어갭(AG)이 생략된 형태를 가질 수 있다.
본 실시예에 따른 반도체 메모리 소자는, 하나의 셀 어레이가 앞서 도 18 내지 도 22를 참조하여 설명한 복수개의 실시예들 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 셀 어레이의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 도 19의 실시예에 따른 전하 저장막(TL)이 배치될 수 있고, 셀 어레이의 제2 전극(EL2) 및 제3 전극(EL3) 사이에 도 20의 실시예에 따른 전하 저장막(TL)이 배치될 수 있으며, 셀 어레이의 제3 전극(EL3) 및 제4 전극(EL4) 사이에 도 22의 실시예에 따른 전하 저장막(TL)이 배치될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 채널 구조체를 포함하되,
    수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고,
    상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며,
    상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지고,
    상기 셀 영역의 상기 전하 저장막의 일 부분은 상기 터널 절연막과 접촉하고,
    상기 셀 영역의 상기 전하 저장막의 나머지 부분과 상기 반도체 패턴 사이에 상기 충진 절연막이 개재된 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 셀 영역의 바닥면은, 그와 인접하는 상기 전극의 바닥면과 실질적으로 동일한 레벨에 위치하고,
    상기 셀 영역의 상면은, 그와 인접하는 상기 전극의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 셀 영역의 상기 전하 저장막의 상기 나머지 부분은, 상기 충진 절연막에 의해 상기 터널 절연막과 이격되는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 터널 절연막은, 상기 전하 저장막과 상기 반도체 패턴 사이에 개재되는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 셀 분리 영역의 상기 충진 절연막은, 상기 전하 저장막과 상기 터널 절연막 사이에 개재되는 반도체 메모리 소자.
  6. 제1항에 있어서,
    각각의 상기 전극들은, 상기 셀 분리 영역의 상기 전하 저장막의 외측벽보다 상기 반도체 패턴을 향해 돌출된 돌출부를 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 돌출부는 곡면(curved surface)을 갖는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 돌출부의 최대 두께는 상기 전극의 최대 두께보다 작은 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 셀 영역의 상기 충진 절연막은, 수평적으로 제1 두께를 가지고,
    상기 셀 분리 영역의 상기 충진 절연막은, 수평적으로 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 큰 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 전하 저장막은, 수직적으로 서로 인접하는 한 쌍의 상기 전극들 사이에서 굴곡진 형태를 갖는 반도체 메모리 소자.
  11. 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 채널 구조체를 포함하되,
    수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고,
    상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며,
    상기 충진 절연막 및 상기 터널 절연막은, 상기 전하 저장막과 상기 반도체 패턴 사이에 개재되고,
    상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지며,
    상기 셀 영역의 상기 충진 절연막은, 수평적으로 제1 두께를 가지고,
    상기 셀 분리 영역의 상기 충진 절연막은, 수평적으로 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 큰 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 셀 영역의 바닥면은, 그와 인접하는 상기 전극의 바닥면과 실질적으로 동일한 레벨에 위치하고,
    상기 셀 영역의 상면은, 그와 인접하는 상기 전극의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 셀 영역의 상기 전하 저장막의 일 부분은 상기 터널 절연막과 접촉하고,
    상기 셀 영역의 상기 전하 저장막의 나머지 부분은, 상기 충진 절연막에 의해 상기 터널 절연막과 이격되는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 셀 분리 영역의 상기 충진 절연막은, 상기 전하 저장막과 상기 터널 절연막 사이에 개재되는 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 전하 저장막은, 수직적으로 서로 인접하는 한 쌍의 상기 전극들 사이에서 굴곡진 형태를 갖는 반도체 메모리 소자.
  16. 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 채널 구조체를 포함하되,
    수직 채널 구조체는, 반도체 패턴, 및 상기 반도체 패턴과 상기 전극들 사이에 개재된 수직 절연층을 포함하고,
    상기 수직 절연층은, 전하 저장막, 충진 절연막, 및 터널 절연막을 포함하며,
    상기 수직 절연층은, 각각의 상기 전극들과 상기 반도체 패턴 사이의 셀 영역, 및 각각의 상기 절연막들과 상기 반도체 패턴 사이의 셀 분리 영역을 가지고,
    상기 셀 분리 영역의 바닥면은, 그와 인접하는 상기 절연막의 바닥면과 실질적으로 동일한 레벨에 위치하고,
    상기 셀 분리 영역의 상면은, 그와 인접하는 상기 절연막의 상면과 실질적으로 동일한 레벨에 위치하며,
    상기 충진 절연막은, 상기 셀 분리 영역의 상기 바닥면에서부터 상기 셀 분리 영역의 상기 상면으로 연장되는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 셀 영역은, 제1 셀 영역 및 상기 제1 셀 영역과 수직적으로 인접하는 제2 셀 영역을 포함하며,
    상기 셀 분리 영역은 상기 제1 및 제2 셀 영역들 사이에 개재되고,
    상기 충진 절연막은, 상기 제1 셀 영역에서부터 상기 제2 셀 영역으로 연장되는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 셀 영역의 상기 전하 저장막의 일 부분은 상기 터널 절연막과 접촉하고,
    상기 충진 절연막은, 상기 제1 셀 영역의 상기 전하 저장막의 나머지 부분과 상기 반도체 패턴 사이에 개재된 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 셀 분리 영역의 상기 충진 절연막은, 상기 전하 저장막과 상기 터널 절연막 사이에 개재되는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 전하 저장막은, 수직적으로 서로 인접하는 한 쌍의 상기 전극들 사이에서 굴곡진 형태를 갖는 반도체 메모리 소자.
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