JP6843492B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、より詳しくは信頼性及び集積度がより向上した３次元半導体装置に関する。

消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。従来の２次元又は平面の半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備を必要とするので、２次元半導体装置の集積度は増加するが、技術的及び経済的な困難がある。

米国特許公開第２０１１／０２０４４２０号明細書 米国特許第８，３７８，４０６号明細書

本発明が解決しようとする課題は信頼性及び集積度がより向上した半導体装置を提供することにある。

前記解決しようとする課題を達成するための本発明による半導体装置は、素子分離膜によって定義された活性領域を含む基板と、前記活性領域を横切って第１方向に延長されるゲート電極と、前記ゲート電極上において、前記第１方向と直交する第２方向に延長される複数の配線と、前記ゲート電極及び前記複数の配線の間に配置され、前記ゲート電極及び前記複数の配線と離隔され、前記第１方向に延長されて前記複数の配線及び前記活性領域と重畳されるコンタクトパッドと、前記コンタクトパッドを前記活性領域と電気的に接続する下部コンタクトプラグと、前記コンタクトパッドと前記複数の配線とのいずれか１つを電気的に接続する上部コンタクトプラグと、を含むことを特徴とする。

前記第１方向において、前記コンタクトパッドの長さは、前記活性領域の幅より大きいことが好ましい。

前記上部コンタクトプラグは、前記第１方向において前記下部コンタクトプラグと離隔されて配置されることが好ましい。

前記第２方向の前記コンタクトパッドの幅は、前記第２方向の前記下部コンタクトプラグの幅より大きいことが好ましい。

前記複数の配線の各々は、平面から見る時、前記素子分離膜と重畳されることが好ましい。

前記複数の配線の中の１つは、平面から見る時、前記第２方向に延長される前記活性領域の縁（ｅｄｇｅ）と重畳されることが好ましい。

また、前記解決しようとする課題を達成するための半導体装置は、セルアレイ領域及び周辺回路領域を含む基板と、前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体と、前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される複数の平行な配線と、前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分と重畳されるコンタクトパッドと、前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、前記コンタクトパッドと前記複数の配線のいずれか１つとを接続する上部コンタクトプラグと、を含む。

前記セルアレイ構造体は、積層された複数の電極及び前記複数の電極を貫通する垂直構造体を含むことが好ましい。

前記コンタクトパッドの下部面は、前記垂直構造体の上部面の高さと前記周辺ロジック構造体の上部面の高さとの間に位置することが好ましい。

前記コンタクトパッドの上部面は、前記垂直構造体の上部面と実質的に共通の面をなすことが好ましい。

前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、前記周辺ロジック構造体は、前記活性領域上において第１方向に延長されるトランジスタゲート信号ラインと、前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、前記下部コンタクトプラグは、前記ソース及びドレイン不純物領域の中のいずれか１つに接続されることが好ましい。

前記複数の配線は、前記第１方向と直交する第２方向に延長され、前記コンタクトパッドは、前記第１方向に延長され、前記第１方向の前記コンタクトパッドの長さは、前記第１方向の前記活性領域の幅より大きいことが好ましい。

前記複数の配線は平面から見る時、前記活性領域と重畳されることが好ましい。

前記上部コンタクトプラグは、前記第１方向において前記下部コンタクトプラグと離隔されて配置されることが好ましい。

前記セルアレイ構造体は、 前記基板上に垂直に積層された複数の第１電極を含む第１積層構造体と、前記第１積層構造体上に垂直に積層された第２電極を含む第２積層構造体と、前記第１及び第２積層構造体を貫通する垂直構造体と、を含むことが好ましい。

前記セルアレイ領域と前記周辺回路領域との間の第１コンタクト領域に配置され、前記第１電極に接続され前記基板から垂直に離隔されて延長される複数の第１プラグと、前記セルアレイ領域と前記第１コンタクト領域との間の第２コンタクト領域に配置され、前記第２電極に接続され、前記基板から垂直に離隔されて延長される複数の第２プラグと、をさらに含み、前記コンタクトパッドの垂直高さは、前記複数の第２プラグ少なくとも１つの垂直高さより小さくて、前記複数の第２プラグの中の少なくとも他の１つの垂直高さより大きいことが好ましい。

前記コンタクトパッドの上部面は、前記複数の第１プラグの上部面及び前記複数の第２プラグの上部面と実質的に共通の面をなすことが好ましい。

また、前記解決しようとする課題を達成するための本発明による半導体装置は、上部面を有する基板と、前記基板上に形成され、基板の前記上部面と平行な第１方向に延長されるトランジスタゲート制御信号ラインの両側にソース及びドレイン領域を含むトランジスタ構造体と、前記トランジスタ構造体上の第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１方向において長さを有し、前記第１方向と直交する第２方向において幅を有し、前記第１及び第２方向に対して垂直な垂直方向において高さを有し、前記長さは、前記幅より大きくて、前記高さは、前記トランジスタ制御信号ラインの垂直的厚みより大きく平行なコンタクトパッドの第１アレイと、前記第１アレイの前記コンタクトパッド１つを前記ソース領域、前記ドレイン領域又は前記トランジスタ制御信号ラインと電気的に接続する下部コンタクトプラグと、を含むことが好ましい。

前記トランジスタ構造体は、素子分離膜によって前記基板内に定義された第１活性領域内に形成され、前記第１活性領域は、前記第１方向において幅を有し、前記第１アレイにおいて前記コンタクトパッド各々の長さは、前記第１活性領域の幅より大きいことが好ましい。

前記第１方向において前記第１活性領域と第１距離離隔されて前記基板に配置された第２活性領域と、前記第２活性領域上に形成された平行なコンタクトパッドの第２アレイと、をさらに含み、前記第２アレイは、前記第１方向において前記第１アレイと前記第１距離より小さい第２距離ぐらい離隔される以外は、前記第１アレイと実質的に同一である。

本発明に係る半導体装置によれば、ＭＯＳトランジスタと接続される下部コンタクトプラグは、複数の配線とＭＯＳトランジスタとの間の電気的な接続関係に関係なく、素子分離膜と離隔されて活性領域内に自由に配置できる。したがって、下部コンタクトプラグを形成の時、工程マージンを増加でき、
下部コンタクトプラグ上に複数の配線を横切るライン形状のコンタクトパッドが配置されるので、複数の配線とＭＯＳトランジスタとの間の電気的な接続によって上部コンタクトプラグの位置が自由に変更できるという効果がある。
したがって、活性領域の面積が縮小されても、複数の配線とＭＯＳトランジスタとを電気的に接続するコンタクトプラグの工程マージンを向上できるという効果がある。

本発明の一実施形態による半導体装置の平面図である。 図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体装置の斜視図である。 本発明の他の実施形態による半導体装置の平面図である。 本発明の他の実施形態による半導体装置の平面図である。 本発明のその他の実施形態による半導体装置の平面図である。 図６のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態による半導体メモリ装置の概略的な構成を説明するための図面である。 本発明の実施形態による半導体メモリ装置のブロック図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す簡略回路図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す簡略回路図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す斜視図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す斜視図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す斜視図である。 本発明の実施形態による半導体メモリ装置のセルアレイを示す斜視図である。 本発明の一実施形態による半導体メモリ装置の平面図である。 図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の他の実施形態による半導体メモリ装置の断面図である。 本発明の他の実施形態による半導体メモリ装置の断面図である。 本発明の他の実施形態による半導体メモリ装置の断面図である。 本発明の他の実施形態による半導体メモリ装置の断面図である。 本発明の他の実施形態による半導体メモリ装置の断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明のその他の実施形態による半導体メモリ装置の断面図である。 本発明のその他の実施形態による半導体メモリ装置の断面図である。 本発明の実施形態による半導体メモリ装置を含むメモリシステムの一例を示す概略ブロック図である。 本発明の一実施形態による半導体メモリ装置を具備するメモリカードの一例を示す概略ブロック図である。 本発明による半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。

本発明の長所及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は以下に開示する実施形態に限定されるものではなく、互に異なる多様な形態に具現でき、本実施形態は単に本発明の開示が完全になるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるだけである。明細書の全体に亘り同一参照符号は同一構成要素を示す。

本明細書において使用する用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において単数形は特に言及しない限り複数形も含む。明細書において使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階、動作及び／又は素子は１つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。また、本明細書において、ある膜が他の膜又は基板上に在ると言及される場合に、それは他の膜又は基板上に直接形成されるか、又はこれらの間に第３の膜が介在することもあることを意味する。

また、本明細書において記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明する。図面において、膜及び領域の厚みは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示した特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に図示したエッチング領域はラウンドされるか、或いは所定曲率を有する形態である。したがって、図面において例示した領域は概略的な属性を有し、図面において例示した領域の様子は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。

以下、図面を参照して本発明の実施形態に対して詳細に説明する。

図１は本発明の一実施形態による半導体装置の平面図である。図２は、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。図３は本発明の一実施形態による半導体装置の斜視図である。

図１、図２、及び図３を参照すると、素子分離膜１１によって活性領域ＡＣＴが定義された半導体基板１０上にゲート電極２３が配置される。

半導体基板１０はバルク（ｂｕｌｋ）シリコン基板、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコン−ゲルマニウム基板、又は選択的エピタキシァル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ、ＳＥＧ）を遂行して獲得したエピタキシァル薄膜の基板のいずれかであり得る。

素子分離膜１１は半導体基板１０にトレンチを形成した後、絶縁物質を埋め込んで形成される。素子分離膜１１は酸化物、窒化物及び／又は酸化窒化物等を含む。活性領域ＡＣＴは半導体基板１０の一部分として、Ｎ型又はＰ型の不純物がドーピングされた不純物ウェル（図示せず）を含む。

ゲート電極２３（例えば、トランジスタのゲート制御信号ライン）はゲート絶縁膜を介在して半導体基板１０上に形成され、活性領域ＡＣＴを横切って第１方向Ｄ１に延長される。ゲート電極２３は不純物がドーピングされたポリシリコン膜により形成されるか、或いは不純物がドーピングされたポリシリコンに比べて仕事関数が高い導電物質により形成される。例えば、仕事関数が高い導電物質はタングステン又はモリブデン等の金属膜と、チタニウム窒化膜、タンタル窒化膜、タングステン窒化膜及びチタニウムアルミニウム窒化膜等の導電性金属窒化膜と、タングステンシリサイド等の金属シリサイドとの中から選択された少なくとも１つである。ゲート絶縁膜は酸化物、窒化物、酸化窒化物及び／又は高誘電物（ｅｘ、酸化ハフニウム、酸化アルミニウム等のような絶縁性金属酸化物等）等を含む。

ゲート電極２３の両側の活性領域ＡＣＴ内にソース及びドレイン不純物領域２１、２２が形成される。ソース及びドレイン不純物領域２１、２２は活性領域ＡＣＴと異なる導電型の不純物をドーピングして形成される。

ゲート電極２３の上に複数の配線（ＩＣＬ１乃至ＩＣＬ５）が配置されており、複数の配線（ＩＣＬ１乃至ＩＣＬ５）は第１方向Ｄ１と直交する第２方向Ｄ２に並べて延長される。一実施形態において、第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）の一部分が、平面から見る時、活性領域ＡＣＴと重畳されるように配置される。ゲート電極２３上に第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）が均一な間隔に配置され、第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）のピッチ（Ｐ；即ち、配線ＩＣＬの線幅と配線（ＩＣＬ１乃至ＩＣＬ５）の各間隔の合計）は活性領域ＡＣＴの幅Ｌ１より小さい。

垂直断面から見る時、ゲート電極２３の上部面と複数の配線（ＩＣＬ１乃至ＩＣＬ５）の下部面との間に第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）が配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第１方向Ｄ１に延長され、第２方向Ｄ２に水平的に互いに離隔されて配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は半導体基板１０の上部面から同一の垂直距離に配置される。そして、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は実質的に共通の面（ｃｏｐｌａｎａｒ）をなす。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は活性領域ＡＣＴの上に配置され、第１方向Ｄ１の第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さＬ２は活性領域ＡＣＴの幅Ｌ１より大きい。コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）はゲート電極２３又は配線ＩＣＬ１又はＩＣＬ５より厚い。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は上部幅より小さい下部幅を有するか、或いは上部長さより小さい下部長さを有し、傾いた側壁を有する。このような第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は層間絶縁膜に周辺トレンチを形成した後、周辺トレンチ内に導電物質を埋め込んで形成される。

第１コンタクトパッドＣＰ１は第１下部コンタクトプラグＬＣＰ１を通じてソース不純物領域２１と電気的に接続される。第２コンタクトパッドＣＰ２は第２下部コンタクトプラグＬＣＰ２を通じてドレイン不純物領域２２と電気的に接続される。第３コンタクトパッドＣＰ３は第３下部コンタクトプラグＬＣＰ３を通じてゲート電極２３と電気的に接続される。

第１及び第２下部コンタクトプラグＬＣＰ１、ＬＣＰ２は素子分離膜１１と離隔されて活性領域ＡＣＴ内に配置される。第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は、第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）の配置に関係なく、活性領域ＡＣＴの内に位置する。第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は第２方向Ｄ２において互いに離隔されて配置される。そして、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の最大幅（図２においてＤ２方向に図示された幅）は第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の最大幅より小さい（図２及び図３に、コンタクトパッドは上部面において最大幅を有し、傾いた側壁を有している）。また、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の最大幅は第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の最小幅よりも小さい。

第１コンタクトパッドＣＰ１は第１上部コンタクトプラグＵＣＰ１を通じて第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）の中の少なくともいずれか１つと電気的に接続される。例えば、第１上部コンタクトプラグＵＣＰ１は第５配線ＩＣＬ５と電気的に接続され、平面から見る時、第１コンタクトパッドＣＰ１と第５配線ＩＣＬ５とが重畳される位置に配置される。そして、第１上部コンタクトプラグＵＣＰ１は平面から見る時、第１下部コンタクトプラグＬＣＰ１と離隔される。即ち、前記第１上部コンタクトプラグＵＣＰ１は、平面から見る時、前記第１下部コンタクトプラグＬＣＰ１と重畳されない。例えば、第１コンタクトパッドＣＰ１と第５配線ＩＣＬ５とが重畳される位置が活性領域ＡＣＴ上からずれていても、第５配線ＩＣＬ５は第１上部コンタクトプラグＵＣＰ１、第１コンタクトパッドＣＰ１、及び第１下部コンタクトプラグＬＣＰ１を通じてソース不純物領域２１と電気的に接続される。コンタクトパッドは活性領域ＡＣＴ’に示すように理想的な活性領域ＡＣＴと異なり誤整列されるか、或いは移動される場合においても、工程マージンのため、向上された電気的な接続を提供できる。

第２コンタクトパッドＣＰ２は第２上部コンタクトプラグＵＣＰ２を通じて第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）の中の少なくともいずれか１つと電気的に接続される。例えば、第２上部コンタクトプラグＵＣＰ２は第４配線ＩＣＬ４と電気的に接続され、平面から見る時、第２コンタクトパッドＣＰ２と第４配線ＩＣＬ４とが重畳される位置に配置される。そして、第２上部コンタクトプラグＵＣＰ２は平面から見る時、第２下部コンタクトプラグＬＣＰ２と離隔される。即ち、前記第２上部コンタクトプラグＵＣＰ２は前記第２下部コンタクトプラグＬＣＰ２と重畳されない。

第３コンタクトパッドＣＰ３は第３上部コンタクトプラグＵＣＰ３を通じて第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）の中の少なくともいずれか１つと電気的に接続される。例えば、第３上部コンタクトプラグＵＣＰ３は第２配線ＩＣＬ２と電気的に接続され、平面から見る時、第３コンタクトパッドＣＰ３と第２配線ＩＣＬ２が重畳される位置に配置される。そして、第３上部コンタクトプラグＵＣＰ３は平面から見る時、第３下部コンタクトプラグＬＣＰ３と離隔される。即ち、前記第３上部コンタクトプラグＵＣＰ３は前記第３下部コンタクトプラグＬＣＰ３と重畳されない。

第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）と、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は第１層間絶縁膜１００内に埋め込まれる。そして、第１層間絶縁膜１００は第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）と第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）との境界部分においてエッチング停止膜（図示せず）を含んでもよい。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下部面は実質的に共通の面をなし、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は実質的に共通の面をなす。そして、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は第２層間絶縁膜２００によってカバーされ、第２層間絶縁膜２００内に第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が埋め込まれる。また、第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）は第２層間絶縁膜２００上に配置される。

一方、第１乃至第３コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３が省略される場合、活性領域ＡＣＴの縁上部に位置する第１配線ＩＣＬ１と第５配線ＩＣＬ５とをソース及びドレイン不純物領域２１、２２に接続するために、コンタクトプラグが活性領域ＡＣＴと第１及び第５配線ＩＣＬ１、ＩＣＬ５とが重畳される位置に配置されてもよい。このような場合、活性領域ＡＣＴとコンタクトプラグとの間の誤整列によってコンタクトプラグが活性領域ＡＣＴと素子分離膜１１との境界に形成されることもあり得る。また、活性領域ＡＣＴを定義する素子分離膜１１の形成の時、活性領域ＡＣＴのコーナー部分がラウンドになる現象が発生し、これによって活性領域ＡＣＴの面積が縮小されて、活性領域ＡＣＴのコーナー部分においてコンタクトプラグの形成マージンが減少されることがある。

反面、本発明の実施形態によれば、ソース及びドレイン不純物領域２１、２２と接続される第１及び第２下部コンタクトプラグＬＣＰ１、ＬＣＰ２は第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）とＭＯＳトランジスタとの間の電気的な接続関係に関係なく、活性領域ＡＣＴ内に配置される。したがって、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）を形成の時、工程マージンを増加できる。また、第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）に接続された第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）は活性領域ＡＣＴの幅Ｌ１より大きい長さＬ２を有する第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）上に配置されることによって、第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の位置は第１乃至第５配線（ＩＣＬ１乃至ＩＣＬ５）とＭＯＳトランジスタとの間の電気的な接続によって自由に変更できる。実施形態によれば、活性領域ＡＣＴのサイズを減少できるので、半導体素子の集積度を向上させ、費用を減らすことができる。

図４及び図５は本発明の他の実施形態による半導体装置の平面図である。

図４に示す実施形態によれば、半導体基板１０上に活性領域ＡＣＴを横切って第１方向Ｄ１に延長されるゲート電極２３が配置される。ゲート電極２３の一側のソース不純物領域（図２の２１参照）に第１下部コンタクトプラグＬＣＰ１が接続され、ゲート電極２３の他側のドレイン不純物領域（図２の２２参照）に第２下部コンタクトプラグＬＣＰ２が接続される。第１及び第２下部コンタクトプラグＬＣＰ１、ＬＣＰ２は素子分離膜１１と離隔されて活性領域ＡＣＴ内に配置される。そして、第３下部コンタクトプラグＬＣＰ３がゲート電極２３に接続され、平面図において活性領域ＡＣＴと重畳されなくともよい。

ゲート電極２３の上において第１方向Ｄ１に延長される第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）が第２方向Ｄ２に等間隔に離隔されて配置される。図４に示す実施形態において、第１及び第３配線ＩＣＬ１、ＩＣＬ３は、平面から見る時、素子分離膜１１と活性領域ＡＣＴとの境界部分と重畳される。

垂直断面から見る時、第１及び第２コンタクトパッドＣＰ１、ＣＰ２がゲート電極２３の上部面の第１高さ及び第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）の下部面の第２高さの間に配置される。第１及び第２コンタクトパッドＣＰ１、ＣＰ２は第１方向Ｄ１に延長される。即ち、第１及び第２コンタクトパッドＣＰ１、ＣＰ２は第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）の下において第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）を横断している。第１方向Ｄ１において第１及び第２コンタクトパッドＣＰ１、ＣＰ２の長さは活性領域ＡＣＴの幅より大きくなってもよい。一実施形態において、第１方向Ｄ１において第１及び第２コンタクトパッドＣＰ１、ＣＰ２の長さは第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）のピッチの２倍より大きい。即ち、第１及び第２コンタクトパッドＣＰ１、ＣＰ２は第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）の一部分と重畳される。

第１コンタクトパッドＣＰ１と第１配線ＩＣＬ１とは第１上部コンタクトプラグＵＣＰ１を通じて電気的に接続される。第１上部コンタクトプラグＵＣＰ１は、第１下部コンタクトプラグＬＣＰ１の位置に関係なく、第１コンタクトパッドＣＰ１と第１配線とが重畳される位置に配置される。そして、第２コンタクトパッドＣＰ２と第３配線ＩＣＬ３とは第２上部コンタクトプラグＵＣＰ２を通じて電気的に接続される。第２上部コンタクトプラグＵＣＰ２は、第２下部コンタクトプラグＬＣＰ２の位置に関係なく、第２コンタクトパッドＣＰ２と第３配線ＩＣＬ３とが重畳される位置に配置される。このように、平面から見る時、第１及び第２上部コンタクトプラグＵＣＰ１、ＵＣＰ２が活性領域ＡＣＴと素子分離膜１１との境界に配置されても、第１及び第３配線ＩＣＬ１、ＩＣＬ３は第１及び第２コンタクトパッドＣＰ１、ＣＰ２を通じてソース及びドレイン不純物領域（図２の２１、２２参照）と電気的に接続できる。

図４は図５に示す実施形態とは異なり、上部コンタクトプラグＵＣＰ１、ＵＣＰ２が平面から見る時、活性領域ＡＣＴと部分的に重畳されることを示し、Ｄ１方向において活性領域ＡＣＴの幅は十分に小さいので、これによって、平面から見る時、上部コンタクトプラグが活性領域ＡＣＴと重畳されていなくともよい。図４は活性領域ＡＣＴ上の２つのコンタクトプラグＣＰ１、ＣＰ２、及び下部コンタクトプラグＬＣＰ３のためのコンタクトパッド無しにおいて活性領域ＡＣＴの外側においてゲート電極２３と接続された下部コンタクトプラグＬＣＰ３を示す。図４に基づいた多様な実施形態において、下部コンタクトプラグＬＣＰ３は下部コンタクトプラグＬＣＰ３に直接接続させるか、或いは下部コンタクトプラグＬＣＰ３に直接接続される上部コンタクトプラグを通じてＩＣＬ１、ＩＣＬ２又はＩＣＬ３を除外した配線に接続されてもよい。これとは異なり、下部コンタクトプラグＬＣＰ３と上部コンタクトプラグとの間に適切なコンタクトパッドが提供され、下部コンタクトプラグＬＣＰ３の代わりにコンタクトプラグが配線ＩＣＬ２からゲート電極２３に直接延長されてもよい。

図５に示す実施形態によれば、素子分離膜１１によって活性領域ＡＣＴが定義された半導体基板１０上にゲート電極２３が配置される。ゲート電極２３は第１方向Ｄ１に延長され、ゲート電極２３上において第２方向Ｄ２に延長される第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）が等間隔に離隔されて配置される。そして、垂直断面から見る時、第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）の下部面の第２高さとゲート電極２３の上部面の第１高さとの間に第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）及び第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が配置される。

第１下部コンタクトプラグＬＣＰ１はゲート電極２３一側のソース不純物領域（図２の２１参照）に接続され、第２下部コンタクトプラグＬＣＰ２はゲート電極２３の他側のドレイン不純物領域（図２の２２参照）に接続される。第１及び第２下部コンタクトプラグＬＣＰ１、ＬＣＰ２は素子分離膜１１と離隔されて活性領域ＡＣＴ内に配置される。そして、第３下部コンタクトプラグＬＣＰ３がゲート電極２３に接続され、平面図において活性領域ＡＣＴと重畳される。

この実施形態において、活性領域ＡＣＴは第２方向Ｄ２に長軸を有し、平面から見る時、第１及び第３配線ＩＣＬ１、ＩＣＬ３の間に活性領域ＡＣＴが定義される。即ち、第１及び第３配線ＩＣＬ１、ＩＣＬ３は活性領域ＡＣＴの外側の素子分離膜１１上に配置される。

第１方向Ｄ１において第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さは活性領域ＡＣＴの幅より大きい。そして、第１方向Ｄ１において第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さは第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）のピッチの２倍より大きい。即ち、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第１乃至第３配線（ＩＣＬ１乃至ＩＣＬ３）の一部分と重畳される。

第１コンタクトパッドＣＰ１と第３配線ＩＣＬ３とは第１上部コンタクトプラグＵＣＰ１を通じて電気的に接続される。第１上部コンタクトプラグＵＣＰ１は、第１下部コンタクトプラグＬＣＰ１の位置に関係なく、第１コンタクトパッドＣＰ１と第３配線ＩＣＬ３とが重畳される位置に配置される。そして、第２コンタクトパッドＣＰ２と第２配線ＩＣＬ２とは第２上部コンタクトプラグＵＣＰ２を通じて電気的に接続される。第２上部コンタクトプラグＵＣＰ２は、第２下部コンタクトプラグＬＣＰ２の位置に関係なく、第２コンタクトパッドＣＰ２と第２配線ＩＣＬ２とが重畳される位置に配置される。また、第３下部コンタクトプラグＬＣＰ３の位置に関係なく、第３コンタクトパッドＣＰ３と第１配線ＩＣＬ１とが第３上部コンタクトプラグＵＣＰ３を通じて電気的に接続される。

この実施形態によれば、活性領域ＡＣＴと重畳されない第３配線ＩＣＬ３も第１コンタクトパッドＣＰ１を通じてソース不純物領域（図２の２１参照）と電気的に接続される。即ち、活性領域ＡＣＴと第１乃至第３配線ＩＣＬ１乃至ＩＣＬ３との間にライン形状の第１乃至第３コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３を配置することによって、活性領域ＡＣＴと重畳されない第１及び第３配線ＩＣＬ１、ＩＣＬ３をＭＯＳトランジスタと電気的に接続することが容易になる。

図５は平面から見る時、ＩＣＬ１、ＩＣＬ２、ＩＣＬ３と重畳される３つのコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）を示し、これと関連した他の実施形態においては、コンタクトパッドＣＰ３は省略され、コンタクトパッドＣＰ１、ＣＰ２は配線（ＩＣＬ１、ＩＣＬ２、ＩＣＬ３）のピッチの２倍より小さいＤ１方向の長さに延長され、これによってコンタクトプラグＬＣＰ１、ＬＣＰ２は平面から見る時、単なる２つの配線と重畳される。例えば、図５においてコンタクトパッドＣＰ１、ＣＰ２が配線ＩＣＬ２、ＩＣＬ３のみと重畳される場合、上部コンタクトプラグＵＣＰ１、ＵＣＰ２と下部コンタクトプラグＬＣＰ１、ＬＣＰ２とは配線ＩＣＬ２、ＩＣＬ３とソースドレイン不純物領域２１、２２とを接続する。配線ＩＣＬ１はコンタクトパッド無しにおいて１つ又はそれ以上のコンタクトプラグと共にゲート電極２３に接続される。

図６は本発明のその他の実施形態による半導体装置の平面図である。図７は図６のＩ−Ｉ’線に沿って切断した断面である。

図６及び図７を参照すれば、半導体基板１０は素子分離膜１１によって定義された第１及び第２活性領域ＡＣＴ１、ＡＣＴ２を含む。第１及び第２活性領域ＡＣＴ１、ＡＣＴ２は第１方向Ｄ１に互いに隣接するように配置される。

第１方向Ｄ１に延長されるゲート電極２３は第１及び第２活性領域ＡＣＴ１、ＡＣＴ２を横切って配置される。ゲート電極２３の両側の第１及び第２活性領域ＡＣＴ１、ＡＣＴ２内にはソース及びドレイン不純物領域（図２の２１、２２参照）が形成される。そして、ソース及びドレイン不純物領域（図２の２１、２２参照）に第１及び第２下部コンタクトプラグＬＣＰ１、ＬＣＰ２が接続され、ゲート電極２３に第３下部コンタクトプラグＬＣＰ３が接続される。そして、図１乃至図３を参照して説明したように、第１及び第２活性領域ＡＣＴ１、ＡＣＴ２の各々の上に第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）が配置される。また、第１活性領域ＡＣＴ１上に第２方向Ｄ２に並べて延長される複数の配線ＩＣＬが配置され、第２活性領域ＡＣＴ２上に第２方向Ｄ２に並べて延長される複数の配線ＩＣＬが配置される。

第１方向Ｄ１において隣接する第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は電気的に互いに分離される。そして、第１方向Ｄ１において隣接する第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の間の距離ｄ１は第１方向Ｄ１において隣接する第１及び第２活性領域ＡＣＴ１、ＡＣＴ２の間の距離ｄ２より小さい。コンタクトパッドＣＰ３に対して図７を参照すると、コンタクトパッドは板形状（ｐｌａｔｅ−ｌｉｋｅ）であり、傾いた側壁を有する。これによって、コンタクトパッドの上部面において距離ｄ１を有する。

図８は本発明の実施形態による半導体メモリ装置の概略的な構成を説明するための図面である。図９は本発明の実施形態による半導体メモリ装置のブロック図である。

図８を参照すれば、半導体メモリ装置はセルアレイ領域ＣＡＲ、及び周辺回路領域を含む。周辺回路領域はローデコーダ領域ＲＯＷ ＤＣＲ、ページバッファ領域ＰＢＲ、及びカラムデコーダ領域ＣＯＬ ＤＣＲを含む。これに加えて、セルアレイ領域ＣＡＲとローデコーダ領域ＲＯＷＤ ＣＲとの間にコンタクト領域ＣＴＲが配置される。

図８及び図９を参照すれば、セルアレイ領域ＣＡＲには複数のメモリセルにより構成されたメモリセルアレイ１が配置される。メモリセルアレイ１は複数のメモリセル及びメモリセルと電気的に接続された複数のワードライン及びビットラインを含む。一実施形態において、メモリセルアレイ１はデータ消去単位である複数のメモリブロック（ＢＬＫ０乃至ＢＬＫｎ）を含む。メモリセルアレイ１に対しては図１０乃至図１５を参照して詳細に説明する。

ローデコーダ領域ＲＯＷ ＤＣＲにはメモリセルアレイ１のワードラインを選択するローデコーダ２が配置される。コンタクト領域ＣＴＲにはメモリセルアレイ１とローデコーダ２とを電気的に接続する配線構造体が配置される。ローデコーダ２はアドレス情報にしたがって、メモリセルアレイ１のメモリブロック（ＢＬＫ０乃至ＢＬＫｎ）の中の１つを選択し、選択されたメモリブロックのワードラインの中の１つを選択する。ローデコーダ２は制御回路（図示せず）の制御に応答して電圧発生回路（図示せず）から発生されたワードライン電圧を選択されたワードライン及び非選択されたワードラインに各々提供する。

ページバッファ領域ＰＢＲにはメモリセルに格納された情報を読み出すためのページバッファ３が配置される。ページバッファ３は動作モードにしたがって、メモリセルに格納されるデータを臨時的に格納するか、或いはメモリセルに格納されたデータを感知する。ページバッファ３はプログラム動作モードの時、書込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）回路として動作し、読出し動作モードの時，感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）回路として動作する。

カラムデコーダ領域ＣＯＬ ＤＣＲにはメモリセルアレイ１のビットラインと接続されるカラムデコーダ４が配置される。カラムデコーダ４はページバッファ３と外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。

図１０及び図１１は本発明の実施形態による半導体メモリ装置のセルアレイを示す簡略回路図である。

図１０を参照すれば、一実施形態による半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ及び共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数のセルストリングＣＳＴＲを含む。

ビットラインＢＬは２次元的に配列され、その各々には複数のセルストリングＣＳＴＲが並列に接続される。セルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に接続される。即ち、複数のビットラインＢＬと１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。一実施形態によれば、共通ソースラインＣＳＬは複数が２次元的に配列される。ここで、複数の共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。

セルストリングＣＳＴＲの各々は共通ソースラインＣＳＬに接続する接地選択トランジスタＧＳＴ、ビットラインＢＬに接続するストリング選択トランジスタＳＳＴ、及び接地及びストリング選択トランジスタＧＳＴ、ＳＳＴの間に配置される複数のメモリセルトランジスタＭＣＴにより構成される。そして、接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴ及びメモリセルトランジスタＭＣＴは直列に接続される。

共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に接続される。これに加えて、共通ソースラインＣＳＬとビットラインＢＬとの間に配置される、接地選択ラインＧＳＬ、複数のワードラインＷＬ０乃至ＷＬ３及びストリング選択ラインＳＳＬが接地選択トランジスタＧＳＴ、メモリセルトランジスタＭＣＴ及びストリング選択トランジスタＳＳＴのゲート電極として各々使用される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。

図１１を参照すれば、他の実施形態による半導体メモリ装置のセルアレイは垂直構造体ＶＳの各々に並列に接続されたメモリ要素ＭＥを含む。メモリ要素ＭＥの各々はワードラインＷＬの相応する１つに接続される。即ち、ワードラインＷＬの各々は、メモリ要素ＭＥの相応する１つを通じて、垂直構造体ＶＳの相応する１つに接続される。

複数の選択トランジスタＳＳＴが複数のビットラインプラグＢＬＰを通じてビットラインＢＬに並列に接続される。ビットラインプラグＢＬＰの各々はそれに隣接する一対の選択トランジスタＳＳＴに共通に接続される。

複数のワードラインＷＬ及び複数の垂直構造体ＶＳがビットラインＢＬと選択トランジスタＳＳＴとの間に配置される。垂直構造体ＶＳはビットラインプラグＢＬＰの間に配置される。例えば、垂直構造体ＶＳ及びビットラインプラグＢＬＰはビットラインＢＬと平行な方向にしたがって交互に配列される。これに加えて、垂直構造体ＶＳの各々はそれに隣接する一対の選択トランジスタＳＳＴに共通に接続される。

選択トランジスタＳＳＴの各々は、それのゲート電極として機能する、選択ラインＳＬを具備する。一実施形態において、選択ラインＳＬはワードラインＷＬと平行であってもよい。

本発明の実施形態による半導体メモリ装置を図１０及び図１１を参照して例示的に説明した。しかし、図１０及び図１１は本発明の技術的な思想の可能である応用に対するより容易な理解のために提供するだけであり、本発明の技術的な思想がこれらに限定されることではない。

図１２乃至図１５は本発明の実施形態による半導体メモリ装置のセルアレイを示す斜視図である。

図１２に示す実施形態によれば、共通ソースラインＣＳＬは半導体基板１０（以下、基板という）上に配置される導電性薄膜又は基板１０内に形成される不純物領域である。ビットラインＢＬは基板１０から離隔されてその上部に配置される導電性パターン（例えば、金属ライン）である。ビットラインＢＬは２次元的に配列され、その各々には複数のセルストリングＣＳＴＲが並列に接続される。これによって、セルストリングＣＳＴＲは共通ソースラインＣＳＬ又は基板１０上に２次元的に配列される。

セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数の接地選択ラインＧＳＬ１、ＧＳＬ２、複数のワードライン（ＷＬ０乃至ＷＬ３）及び複数のストリング選択ラインＳＳＬ１、ＳＳＬ２を含む。一実施形態において、複数のストリング選択ラインＳＳＬ１、ＳＳＬ２は図１０のストリング選択ラインＳＳＬを構成し、複数の接地選択ラインＧＳＬ１、ＧＳＬ２は図１０の接地選択ラインＧＳＬを構成する。そして、接地選択ラインＧＳＬ１、ＧＳＬ２、ワードライン（ＷＬ０乃至ＷＬ３）及びストリング選択ラインＳＳＬ１、ＳＳＬ２は基板１０上に積層された導電パターン（即ち、ゲート電極）である。

また、セルストリングＣＳＴＲの各々は共通ソースラインＣＳＬから垂直に延長されてビットラインＢＬに接続する垂直構造体ＶＳを含む。垂直構造体は接地選択ラインＧＳＬ１、ＧＳＬ２、ワードライン（ＷＬ０乃至ＷＬ３）及びストリング選択ラインＳＳＬ１、ＳＳＬ２を貫通するように形成される。言い換えれば、垂直構造体ＶＳは基板１０上に積層された複数の導電パターンを貫通する。

垂直構造体ＶＳは半導体物質又は導電性物質を包含してもよい。一実施形態によれば、垂直構造体は半導体物質から形成され、図１２に示したように、半導体基板１０と接続される半導体本体部ＳＰ１及び半導体本体部ＳＰ１とデータ格納膜ＤＳとの間に介在する半導体スペーサーＳＰ２を含む。これに加えて、垂直構造体ＶＳはその上端に不純物領域Ｄを含む。例えば、ドレイン領域Ｄが垂直構造体ＶＳの上端に形成される。

ワードライン（ＷＬ０乃至ＷＬ３）と垂直構造体ＶＳとの間にはデータ格納膜ＤＳが配置される。一実施形態によれば、データ格納膜ＤＳは電荷格納膜を含む。例えば、データ格納膜ＤＳはトラップ絶縁膜、浮遊ゲート電極又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜の中の１つであってもよい。このようなデータ格納膜ＤＳに格納されるデータは半導体物質を含む垂直構造体ＶＳとワードライン（ＷＬ０乃至ＷＬ３）との間の電圧差異によって誘発されるファウラ−ノルドハイムトンネルリングを利用して変更できる。これとは異なり、データ格納膜ＤＳは他の動作原理に基づいて情報を格納可能である薄膜（例えば、相変化メモリのための薄膜又は可変抵抗メモリのための薄膜）であってもよい。

データ格納膜ＤＳはワードライン（ＷＬ０乃至ＷＬ３）を貫通する垂直パターンＶＰと、ワードライン（ＷＬ０乃至ＷＬ３）と垂直パターンＶＰとの間においてワードライン（ＷＬ０乃至ＷＬ３）の上部面及び下部面に延長される水平パターンＨＰを含む。

接地選択ラインＧＳＬ１、ＧＳＬ２と垂直構造体ＶＳとの間又はストリング選択ラインＳＳＬ１、ＳＳＬ２と垂直構造体ＶＳとの間には、トランジスタのゲート絶縁膜として使用される誘電膜が配置されてもよい。ここで、誘電膜はデータ格納膜ＤＳと同じ物質により形成され、通常的なＭＯＳＦＥＴのためのゲート絶縁膜（例えば、シリコン酸化膜）であってもよい。

このような構造において、垂直構造体ＶＳは、接地選択ラインＧＳＬ１、ＧＳＬ２、ワードライン（ＷＬ０乃至ＷＬ３）及びストリング選択ラインＳＳＬ１、ＳＳＬ２と共に、垂直構造体をチャンネル領域として使用するＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を構成する。これとは異なり、垂直構造体ＶＳは、接地選択ラインＧＳＬ１、ＧＳＬ２、ワードライン（ＷＬ０乃至ＷＬ３）及びストリング選択ラインＳＳＬ１、ＳＳＬ２と共に、ＭＯＳキャパシタ（ＭＯＳ ｃａｐａｃｉｔｏｒ）を構成する。

接地選択ラインＧＳＬ１、ＧＳＬ２、複数のワードライン（ＷＬ０乃至ＷＬ３）及び複数のストリング選択ラインＳＳＬ１、ＳＳＬ２は接地選択トランジスタ、メモリセルトランジスタ及びストリング選択トランジスタのゲート電極として各々使用されてもよい。そして、接地選択ラインＧＳＬ１、ＧＳＬ２、ワードライン（ＷＬ０乃至ＷＬ３）及びストリング選択ラインＳＳＬ１、ＳＳＬ２に印加される電圧からの電界及び寄生電界（ｆｒｉｎｇｅ ｆｉｅｌｄ）によって垂直構造体ＶＳに反転領域（ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎｓ）が形成される。ここで、各反転領域の最大距離（又は幅）は反転領域を生成させるワードライン又は選択ラインの厚みより大きくなる。これによって、垂直構造体ＶＳに形成される反転領域は垂直に重畳されて、共通ソースラインＣＳＬを選択されたビットラインに電気的に接続する電流通路を形成する。

即ち、セルストリングＣＳＴＲにおいて選択ライン（ＧＳＬ１、ＧＳＬ２、ＳＳＬ１、ＳＳＬ２）によって構成される接地及びストリングトランジスタとワードライン（ＷＬ０乃至ＷＬ３）によって構成されるセルトランジスタ（図１０のＭＣＴ）が直列接続された構造を有してもよい。

図１３乃至図１５を参照すると、本発明の実施形態による半導体メモリ装置のセルアレイはｘｙ平面に対して平行でありながら、基板から互に異なる高さに位置する複数の水平電極ＥＬ及び水平電極ＥＬと垂直である複数の垂直構造体ＶＳを含む。これに加えて、セルアレイは水平電極ＥＬと垂直構造体ＶＳの側壁との間に介在するデータ格納膜ＤＳをさらに含む。図１３乃至図１５に示した水平電極ＥＬは図１０及び図１１を参照して説明したワードライン（図１０の（ＷＬ０乃至ＷＬ３）を参照、図１１のＷＬを参照）に相当する。

図１３に示す実施形態によれば、水平電極ＥＬの各々は平板状である。例えば、平面から見る時、水平電極ＥＬの各々のｘ及びｙ方向の長さはｚ方向の幅より大きく、例えば、垂直構造体ＶＳの各々のｘ及びｙ方向の長さの１０倍以上であってもよい。水平電極ＥＬの各々は２次元的に配列されてそれを貫通する複数のホールを定義するように形成される。垂直構造体ＶＳは互に異なる高さに位置する水平電極ＥＬのホールを垂直に貫通するように配置される。

図１４に示す実施形態によれば、水平電極ＥＬは、ｘ及びｚ方向において互いに分離されて、３次元的に配列される。水平電極ＥＬの各々は複数の垂直構造体ＶＳを横切るライン状である。例えば、水平電極ＥＬの各々の長さ及び幅は、各々垂直構造体ＶＳの幅の１０倍以上及び３倍以下である。水平電極ＥＬの各々は１次元的に配列されてそれを貫通する複数のホールを定義するように形成され、垂直構造体ＶＳは互に異なる高さに位置する水平電極ＥＬのホールを垂直に貫通するように配置される。

図１５に示す実施形態によれば、水平電極ＥＬは、ｘ及びｚ方向において互いに分離されて、３次元的に配列され、その各々は複数の垂直構造体ＶＳを横切るライン状である。この実施形態によれば、垂直構造体ＶＳは、少なくとも１次元的に配列される複数の垂直構造体ＶＳを含む領域内において、水平的に分離される。例えば、一実施形態において、垂直構造体ＶＳの各々の両側に位置する一対の水平電極ＥＬは水平的に分離されて、互に異なる電位を有する。一実施形態によれば、図示しないが、一対の水平電極ＥＬ中の１つは左側端を通じて外部回路に接続され、その他の１つは右側端を通じて他の外部回路に接続される。

その他の実施形態において、垂直構造体ＶＳの各々の両側に位置する一対の水平電極ＥＬは電気的に接続されて等電位を有してもよい。例えば、水平電極ＥＬの各々は、それを貫通する、少なくとも１つのホールを定義するように形成されているが、図１３及び図１４を参照して説明した実施形態とは異なり、複数の垂直構造体ＶＳがホールの各々を貫通するように配置されてもよい。

図１６は本発明の一実施形態による半導体メモリ装置の平面図である。図１７は、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面である。

図１６及び図１７を参照すれば、基板１０はセルアレイ領域ＣＡＲ、周辺回路領域ＰＥＲＩ、及びこれらの間のコンタクト領域を含む。一実施形態において、コンタクト領域は周辺回路領域ＰＥＲＩと隣接する第１コンタクト領域ＣＴＲ１と、セルアレイ領域ＣＡＲに隣接する第２コンタクト領域ＣＴＲ２とを含む。そして、周辺回路領域ＰＥＲＩの基板１０は素子分離膜１１によって定義された活性領域ＡＣＴを含む。

基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つであればよい。例えば、基板１０は第１導電形を有するシリコンウエハーであってもよい。

セルアレイ領域ＣＡＲの基板１０上にセルアレイ構造体が配置され、周辺回路領域ＰＥＲＩの基板１０上に周辺ロジック構造体が配置されてもよい。セルアレイ構造体は基板１０の上部面において第１高さを有し、セルアレイ領域ＣＡＲにおいてコンタクト領域に延長される。周辺ロジック構造体は第１高さより低い第２高さを有する。

セルアレイ構造体は基板１０上に垂直に積層された電極ＥＬ１、ＥＬ２を含む積層構造体と、積層構造体を貫通する垂直構造体ＶＳを含む。積層構造体は示したように第１方向Ｄ１に延長されるライン状構造を有するか、或いはセルアレイ領域ＣＡＲ全体を覆う平板型構造を有してもよい。積層構造体は電極と周辺ロジック構造体との間の電気的な接続のために、コンタクト領域において階段式構造（ｓｔｅｐｗｉｓｅ ｓｔｒｕｃｔｕｒｅ）を有する。即ち、コンタクト領域において積層構造体の垂直高さがセルアレイ領域ＣＡＲに隣接するほどだんだん増加している。言い換えれば、積層構造体はコンタクト領域において傾いたプロフィール（ｓｌｏｐｅｄ ｐｒｏｆｉｌｅ）を有する。

積層構造体は基板１０上に垂直に積層された複数の第１電極ＥＬ１を含む第１積層構造体ＳＴ１と、第１積層構造体ＳＴ１上に垂直に積層された第２電極ＥＬ２を含む第２積層構造体ＳＴ２を含む。

第１積層構造体ＳＴ１は垂直に隣接する第１電極ＥＬ１の間の絶縁膜ＩＬＤを含む。前記第１積層構造体ＳＴ１の絶縁膜ＩＬＤの厚みは互いに同一であるか、或いは絶縁膜ＩＬＤの中の一部の厚みが異なってもよい。複数の第１電極ＥＬ１の終端部分は第１コンタクト領域ＣＴＲ１の基板１０上に配置され、第１積層構造体ＳＴ１は第１コンタクト領域ＣＴＲ１において階段式構造を有する。詳細には、第１電極ＥＬ１は基板１０の上部面から遠くなるほど、第１電極ＥＬ１の面積は減少する。第１電極ＥＬ１の側壁は第１コンタクト領域ＣＴＲ１において互に異なる水平位置に配置されてもよい。これと同様に、第２積層構造体ＳＴ２は垂直に隣接する第２電極ＥＬ２の間の絶縁膜ＩＬＤを含む。第２積層構造体ＳＴ２の絶縁膜ＩＬＤの厚みは互いに同一であるか、或いは第２積層構造体ＳＴ２の絶縁膜ＩＬＤの中の一部の厚みが異なってもよい。第２電極ＥＬ２の終端部分は第２コンタクト領域ＣＴＲ２上に配置され、第２積層構造体ＳＴ２は第２コンタクト領域ＣＴＲ２において階段式構造を有する。詳細には、第２電極ＥＬ２は基板１０の上部面から遠くなるほど、第２電極ＥＬ２の面積は減少する。第２電極ＥＬ２の側壁は第２コンタクト領域ＣＴＲ２において互に異なる水平位置に配置されてもよい。

垂直構造体ＶＳは第１及び第２積層構造体ＳＴ１、ＳＴ２を貫通して基板１０に接続される。垂直構造体ＶＳは半導体物質又は導電性物質を含む。一実施形態によれば、垂直構造体ＶＳは図１２を参照して説明したように、基板１０と接続される半導体本体部ＳＰ１及び半導体本体部ＳＰ１とデータ格納膜ＤＳとの間に介在する半導体スペーサーＳＰ２を含む。一実施形態によれば、垂直構造体ＶＳは平面から見る時、一方向に配列される。これとは異なり、垂直構造体ＶＳは平面から見る時、一方向にジグザグ形態に配列されてもよい。

このようなセルアレイ構造体の上部には積層構造体を横切って第２方向Ｄ２に延長されるビットラインＢＬが配置される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じて垂直構造体ＶＳと電気的に接続される。

基板１０の全面に積層構造体及び周辺ロジック構造体を覆う埋め込み絶縁膜１００が配置される。埋め込み絶縁膜１００は平坦化された上部面を有し、第１及び第２積層構造体ＳＴ１、ＳＴ２の終端部分を覆う。

第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２にセルアレイ構造体と周辺ロジック構造体とを電気的に接続するための配線構造体が配置される。一実施形態によれば、第１コンタクト領域ＣＴＲ１には埋め込み絶縁膜１００を貫通して第１電極ＥＬ１の終端に接続される第１プラグＰＬＧ１が配置される。そして、第２コンタクト領域ＣＴＲ２には埋め込み絶縁膜１００を貫通して第２電極ＥＬ２の終端に接続される第２プラグＰＬＧ２が配置される。第１プラグＰＬＧ１はセルアレイ領域ＣＡＲに隣接するほど、第１プラグＰＬＧ１の垂直的な高さは減少する。第２プラグＰＬＧ２はまた、セルアレイ領域ＣＡＲに隣接するほど、第２プラグＰＬＧ２の垂直長さが減少する。そして、第１プラグＰＬＧ１の最小の垂直長さは第２プラグＰＬＧ２の最大の垂直長さより大きい。このような第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面は共通の面をなし、一実施形態において、第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面は垂直構造体ＶＳの上部面と共通の面をなす。

これに加えて、第１コンタクト領域ＣＴＲ１の埋め込み絶縁膜１００上に第１コンタクトＣＴ１を通じて第１プラグＰＬＧ１と電気的に接続される第１接続ラインＣＬ１が配置され、第２コンタクト領域ＣＴＲ２の埋め込み絶縁膜１００上に第２コンタクトＣＴ２を通じて第２プラグＰＬＧ２と電気的に接続される第２接続ラインＣＬ２が配置されてもよい。

周辺回路領域ＰＥＲＩの周辺ロジック構造体は、図８及び図９を参照して説明したように、ロー及びカラムデコーダ（図９の２、４参照）、ページバッファ（図９の３参照）及び制御回路を含む。即ち、周辺ロジック構造体はセルアレイ構造体と電気的に接続されるＮＭＯＳ及びＰＭＯＳトランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）及びキャパシタ（ｃａｐａｃｉｔｏｒ）を含む。

詳細には、周辺回路領域ＰＥＲＩの基板１０には活性領域ＡＣＴを定義する素子分離膜１１が形成される。周辺回路領域ＰＥＲＩの周辺ロジック構造体は活性領域ＡＣＴを横切って第１方向に延長される周辺ゲート電極２３、周辺ゲート電極２３の両側の前記活性領域ＡＣＴ内に形成されたソース及びドレイン不純物領域２１、２２、及び周辺回路を覆う周辺絶縁パターン３０を含む。これに加えて、周辺ロジック構造体は抵抗パターン２５を含み、周辺絶縁パターン３０は周辺ゲート電極２３及び抵抗パターン２５を覆う。周辺絶縁パターン３０の上部面はセルアレイ構造体の上部面より下に位置する。

周辺回路領域ＰＥＲＩの埋め込み絶縁膜１００上に複数の配線ＩＣＬが配置される。複数の配線ＩＣＬは周辺回路領域ＰＥＲＩからセルアレイ領域ＣＡＲに延長される。この実施形態によれば、複数の配線ＩＣＬはセルアレイ領域ＣＡＲのビットラインＢＬと同一の導電物質により形成される。

複数の配線ＩＣＬは第１方向Ｄ１と直交する第２方向Ｄ２に並べて延長され、配線ＩＣＬの一部分は平面から見る時、活性領域ＡＣＴと重畳されるように配置されてもよい。即ち、１つの活性領域ＡＣＴ上部に複数の配線ＩＣＬが配置されてもよい。

垂直断面から見る時、周辺ゲート電極２３の上部面の第１高さと複数の配線ＩＣＬの下部面の第２高さとの間に第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）のアレイ（ａｒｒａｙ）が配置される。

第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第１方向Ｄ１に延長され、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第２方向Ｄ２において水平的に互いに離隔されて配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は活性領域ＡＣＴの上部に配置され、第１方向Ｄ１において第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さが活性領域ＡＣＴの幅より大きい。

第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の垂直的な高さは第２プラグＰＬＧ２の最大の垂直長さより小さくて前記２コンタクトプラグＰＬＧ２の最小の垂直長さより大きい。一実施形態によれば、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２上の第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面と実質的に共通の面をなしている。また、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面はセルアレイ領域ＣＡＲの垂直構造体ＶＳの上部面と実質的に共通の面をなしている。さらに、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下部面は垂直構造体ＶＳの上部面より低く周辺ロジック構造体の上部面より高いこともある。

さらに、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下に配置された第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の最大幅は第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の最大幅より小さいこともある。また、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の最大幅は第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の最小幅よりも小さいこともある。

一方、一実施形態において、周辺回路領域ＰＥＲＩにおいて第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）を図示したが、本発明はこれに制限されない。例えば、コンタクトパッドは基板１０の他の領域に配置されることができ、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の中の少なくとも１つは省略されてもよく、コンタクトパッドの数が追加されてもよい。

一実施形態において、第１コンタクトパッドＣＰ１は第１下部コンタクトプラグＬＣＰ１を通じてソース不純物領域２１と電気的に接続される。第２コンタクトパッドＣＰ２は第２下部コンタクトプラグＬＣＰ２を通じてドレイン不純物領域２２と電気的に接続される。第３コンタクトパッドＣＰ３は第３下部コンタクトプラグＬＣＰ３を通じて周辺ゲート電極２３と電気的に接続される。

第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は、平面から見る時、埋め込み絶縁膜１００上の配線ＩＣＬの配置に関係なく、活性領域ＡＣＴの内に位置する。したがって、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の形成工程のマージンが向上する。そして、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は第２方向Ｄ２に一列に配列されることもある。

さらに、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々は上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）を通じて複数の配線ＩＣＬの中の１つと電気的に接続される。一実施形態によれば、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々に対応して第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が配置され、第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の位置は、配線ＩＣＬと周辺ロジック回路との電気的な接続関係にしたがって異なる。また、この実施形態において第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の上部面は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２の第１及び第２コンタクトＣＴ１、ＣＴ２の上部面と実質的に共通の面をなす。

第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が、平面から見る時、活性領域ＡＣＴと素子分離膜１１との境界又は素子分離膜１１の上に位置しても、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）及び下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）を通じて、周辺ロジック構造体と電気的に接続される。

図１８乃至図２２は本発明の他の実施形態による半導体メモリ装置の断面図である。図１８乃至図２２に示す実施形態においても、図１６及び図１７に示した実施形態において上述した構成要素と同一の構成要素に対する説明は重複を避けるために省略する。

図１８を参照すれば、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の垂直長さは第２プラグＰＬＧ２の最小の長さと実質的に同一である。即ち、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下部面は最上層の第２電極ＥＬ２と接続される第２プラグＰＬＧ２の下部面と実質的に共通の面をなす。

図１９に示す実施形態によれば、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面と実質的に共通の面をなすが、セルアレイ構造体の上部面より上に位置してもよい。

図１９に示す実施形態によれば、セルアレイ構造体は基板１０上に垂直に積層された電極を含む積層構造体と、積層構造体を貫通する垂直構造体とを含む。ここで、積層構造体は基板１０上に積層された第１電極ＥＬ１を含む第１積層構造体ＳＴ１と、第１積層構造体ＳＴ１上に積層された第２電極ＥＬ２を含む第２積層構造体ＳＴ２とを含む。

図２０に示す実施形態によれば、第１積層構造体ＳＴ１は第１コンタクト領域ＣＴＲ１において階段式構造を有し、第１層間絶縁膜１１０が第１コンタクト領域ＣＴＲ１において第１積層構造体ＳＴ１を覆う。第２積層構造体ＳＴ２は第２コンタクト領域ＣＴＲ２において階段式構造を有し、第２層間絶縁膜１２０が第２コンタクト領域ＣＴＲ２内において第１層間絶縁膜１１０の上部面及び第２積層構造体ＳＴ２を覆う。

垂直構造体は第１積層構造体ＳＴ１を貫通する第１垂直構造体ＶＳ１と、第２積層構造体ＳＴ２を貫通する第２垂直構造体ＶＳ２とを含む。第１及び第２垂直構造体ＶＳ１、ＶＳ２は各々先に説明したように、半導体パターンを含み、第１及び第２垂直構造体ＶＳ１、ＶＳ２と第１及び第２電極ＥＬ１、ＥＬ２との間にデータ格納膜が介在する。

さらに、第１コンタクト領域ＣＴＲ１において第１電極ＥＬ１の終端に接続される第１プラグＰＬＧ１が配置され、第２コンタクト領域ＣＴＲ２において第２電極ＥＬ２の終端に接続される第２プラグＰＬＧ２が配置される。この実施形態によれば、第１プラグＰＬＧ１は各々下部プラグＬＰと上部プラグＵＰとを含む。そして、第１プラグＰＬＧ１の下部プラグＬＰは周辺回路領域ＰＥＲＩの下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）と同時に形成される。これによって、第１プラグＰＬＧ１の下部プラグＬＰの上部面と下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の上部面とは共通の面をなす。そして、第１プラグＰＬＧ１の上部プラグＵＰは実質的に同一の垂直長さを有する。また、第１プラグＰＬＧ１の上部プラグＵＰは周辺回路領域ＰＥＲＩのコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）及び第２積層構造体ＳＴ２の第２プラグＰＬＧ２と同時に形成される。これによって、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下部面は上部プラグＵＰの下部面と実質的に共通の面をなす。

図２１に示す実施形態によれば、基板１０はセルアレイ領域ＣＡＲ、周辺回路領域ＰＥＲＩ、及びこれらの間においてセルアレイ領域ＣＡＲの周囲に配置されたコンタクト領域を含む。一実施形態において、コンタクト領域はセルアレイ領域ＣＡＲの一側の第１コンタクト領域ＣＴＲ１とセルアレイ領域ＣＡＲの他側の第２コンタクト領域ＣＴＲ２とを含む。

セルアレイ構造体はセルアレイ領域ＣＡＲの基板１０上に垂直に積層された電極を含む積層構造体と、積層構造体を貫通する垂直構造体とを含む。ここで、積層構造体はセルアレイ領域ＣＡＲの基板１０上に順に積層された第１積層構造体ＳＴ１、第２積層構造体ＳＴ２、及び第３積層構造体ＳＴ３を含む。第１乃至第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）は、図１６に示したように、ライン状の構造を有し、これとは異なり、セルアレイ領域ＣＡＲの基板１０全体を覆う平板型構造であってもよい。

第１積層構造体ＳＴ１は基板１０上に垂直に積層された複数の第１電極ＥＬ１を含む。第１積層構造体ＳＴ１は垂直に隣接する第１電極ＥＬ１の間の絶縁膜を含む。第１積層構造体ＳＴ１は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２において階段形構造を有する。第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２の基板１０の上には第１電極ＥＬ１の端部を覆う第１層間絶縁膜１１０が配置される。そして、第１層間絶縁膜１１０の上部面は第１積層構造体ＳＴ１の上部面と実質的に共通の面をなす。

第２積層構造体ＳＴ２は第１積層構造体ＳＴ１上に垂直に積層された複数の第２電極ＥＬ２を含む。第２積層構造体ＳＴ２は垂直に隣接する第２電極ＥＬ２の間の絶縁膜を含む。第２積層構造体ＳＴ２は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２において階段形構造を有する。そして、第２積層構造体ＳＴ２は平面から見る時、第１コンタクト領域ＣＴＲ１において第１電極ＥＬ１の端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）を露出させ、第２コンタクト領域ＣＴＲ２において第１電極ＥＬ１の端部と重畳（ｏｖｅｒｌａｐ）される。これに加えて、第１方向において、第２積層構造体ＳＴ２を構成する第２電極ＥＬ２の中の最も長い第２電極ＥＬ２の長さが、第１積層構造体ＳＴ１の第１電極ＥＬ１の中の最も短い第１電極ＥＬ１の長さより長い。言い換えれば、第２積層構造体ＳＴ２の最下層に配置される第２電極ＥＬ２の長さは第１積層構造体ＳＴ１の最上層に配置される第１電極ＥＬ１の長さより大きくなる。

第１層間絶縁膜１１０の上には第２電極ＥＬ２の端部を覆う第２層間絶縁膜１２０が配置される。即ち、第２層間絶縁膜１２０は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２において第２積層構造体ＳＴ２を覆う。そして、第２層間絶縁膜１２０の上部面は第２積層構造体ＳＴ２の上部面と実質的に共通の面をなす。

第３積層構造体ＳＴ３は第２積層構造体ＳＴ２上に垂直に積層された複数の第３電極ＥＬ３を含む。第３積層構造体ＳＴ３は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２において階段形構造を有する。第３積層構造体ＳＴ３は平面から見る時、第２コンタクト領域ＣＴＲ２において第２電極ＥＬ２の端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）を露出させ、第１コンタクト領域ＣＴＲ１において第２電極ＥＬ２の端部と重畳（ｏｖｅｒｌａｐ）される。そして、第３積層構造体ＳＴ３は第１コンタクト領域ＣＴＲ１において第１電極ＥＬ１の端部を露出させる。これに加えて、第１方向において、第３積層構造体ＳＴ３を構成する第３電極ＥＬ３の中の最も長い第３電極ＥＬ３の長さが、第２積層構造体ＳＴ２を構成する第２電極ＥＬ２の中の最も短い第２電極ＥＬ２の長さより長くなる。言い換えれば、第３積層構造体ＳＴ３の最下層に配置される第３電極ＥＬ３の長さは第２積層構造体ＳＴ２の最上層に配置される第２電極ＥＬ２の長さより大きくなる。

第２層間絶縁膜１２０の上には第３電極ＥＬ３の端部を覆う第３層間絶縁膜１３０が配置される。即ち、第３層間絶縁膜１３０は第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２において第３積層構造体ＳＴ３を覆う。そして、第３層間絶縁膜１３０の上部面は第３積層構造体ＳＴ３の上部面と実質的に共通の面をなす。

この実施形態によれば、セルアレイ領域ＣＡＲに第１乃至第３積層構造体ＳＴ１、ＳＴ２、ＳＴ３を貫通する垂直構造体が配置される。この実施形態によれば、垂直構造体の各々は第１積層構造体ＳＴ１を貫通する第１垂直構造体ＶＳ１、第２積層構造体ＳＴ２を貫通する第２垂直構造体ＶＳ２、及び第３積層構造体ＳＴ３を貫通する第３垂直構造体ＶＳ３を含む。また、垂直構造体の各々の上部にはビットラインプラグＢＰＬＧを通じて垂直構造体と電気的に接続されるビットラインＢＬが配置される。

これに加えて、第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２に配線構造体が配置されてもよい。配線構造体は第１積層構造体ＳＴ１と接続される第１プラグＰＬＧ１、第１プラグＰＬＧ１と接続される第１接続ラインＣＬ１、第２積層構造体ＳＴ２と接続される第２プラグＰＬＧ２、第２プラグＰＬＧ２と接続される第２接続ラインＣＬ２、第３積層構造体ＳＴ３と接続される第３プラグＰＬＧ３、及び第３プラグＰＬＧ３と接続される第３接続ラインＣＬ３を含む。

第１プラグＰＬＧ１は第１コンタクト領域ＣＴＲ１に配置され、第１乃至第３層間絶縁膜を貫通して互に異なる層に位置する第１電極ＥＬ１の端部の各々に接続される。第１プラグＰＬＧ１の各々に第１接続ラインＣＬ１が接続され、第１接続ラインＣＬ１は第１コンタクト領域ＣＴＲ１において基板１０の上部面から同一の距離に配置される。

第２プラグＰＬＧ２は第２コンタクト領域ＣＴＲ２に配置され、第２及び第３層間絶縁膜を貫通して、互に異なる層に位置する第２電極ＥＬ２の端部に各々接続される。第２プラグＰＬＧ２の各々に第２接続ラインＣＬ２が接続され、第２接続ラインＣＬ２は第２コンタクト領域ＣＴＲ２において基板１０の上部面から同一の距離に配置される。

第３プラグＰＬＧ３は第１コンタクト領域ＣＴＲ１においてセルアレイ領域ＣＡＲに隣接するように配置される。第３プラグＰＬＧ３は第３層間絶縁膜を貫通して第３電極ＥＬ３の端部に各々接続される。第３プラグＰＬＧ３の各々に第３接続ラインＣＬ３が接続され、第３接続ラインＣＬ３は第１コンタクト領域ＣＴＲ１において基板１０の上部面から同一の距離に配置される。

このようにセルアレイ領域ＣＡＲ上に第１乃至第３積層構造体（ＳＴ１、ＳＴ２、ＳＴ３）を含むセルアレイ構造体が配置される時、周辺回路領域ＰＥＲＩに形成されるコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第２積層構造体ＳＴ２と同一の垂直レベルに形成される。即ち、周辺回路領域ＰＥＲＩの基板１０上に周辺ロジック構造体を覆う第１層間絶縁膜１１０が配置され、第１層間絶縁膜１１０上に第２及び第３層間絶縁膜１２０、１３０が順に積層される。ここで、第１層間絶縁膜１１０は周辺ロジック構造体と電気的に接続される下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）を含み、第２層間絶縁膜１２０は下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）と接続されるコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）を含む。そして、第３層間絶縁膜１３０はコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面を覆い、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）と接続される上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）を含む。即ち、この実施形態によれば、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面はセルアレイ領域ＣＡＲの積層構造体の上部面より下に位置する。また、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面はコンタクト領域の第１乃至第３プラグ（ＰＬＧ１、ＰＬＧ２、ＰＬＧ３）の上部面より下に位置する。

図２２に示す実施形態によれば、基板１０はセルアレイ領域ＣＡＲ、周辺回路領域ＰＥＲＩ、及びこれらの間においてセルアレイ領域ＣＡＲ周囲に配置されたコンタクト領域を含む。一実施形態において、コンタクト領域は周辺回路領域ＰＥＲＩと隣接する第１コンタクト領域ＣＴＲ１、セルアレイ領域ＣＡＲに隣接する第３コンタクト領域ＣＴＲ３、及び第１及び第３コンタクト領域ＣＴＲ１、ＣＴＲ３の間の第２コンタクト領域ＣＴＲ２を含む。そして、基板１０はセルアレイ領域ＣＡＲと隣接し、コンタクト領域の他側に配置されるダミー領域ＤＭＹを含む。

セルアレイ領域ＣＡＲの基板１０上に第１積層構造体ＳＴ１、第２積層構造体ＳＴ２、及び第３積層構造体ＳＴ３が順に積層される。図２１を参照して説明したように、第１積層構造体ＳＴ１は垂直に積層された第１電極ＥＬ１を含み、第２積層構造体ＳＴ２は垂直に積層された第２電極ＥＬ２を含む。また、第３積層構造体ＳＴ３は垂直に積層された第３電極ＥＬ３を含む。

この実施形態によれば、第１乃至第３電極（ＥＬ１、ＥＬ２、ＥＬ３）の各々は基板１０の上部面に平行な配線部及び基板１０の上部面に対して平行でないコンタクト部を有する。コンタクト領域において第１乃至第３電極（ＥＬ１、ＥＬ２、ＥＬ３）のコンタクト部は水平的に互に異なる位置に配置される。第１電極ＥＬ１のコンタクト部は第１コンタクト領域ＣＴＲ１に配置され、実質的に同一の高さにより露出される上部面を有する。第２電極ＥＬ２のコンタクト部は第２コンタクト領域ＣＴＲ２に配置され、互いに同一の高さにより露出される上部面を有する。第３電極ＥＬ３のコンタクト部は第３コンタクト領域ＣＴＲ３に配置され、実質的に同一の高さにより露出される上部面を有する。

さらに、第１コンタクト領域ＣＴＲ１において第１電極ＥＬ１のコンタクト部に第１プラグＰＬＧ１が接続され、第１プラグＰＬＧ１の垂直長さが実質的に同一である。第２コンタクト領域ＣＴＲ２において第２電極ＥＬ２のコンタクト部に第２プラグＰＬＧ２が接続され、第２プラグＰＬＧ２の垂直長さが実質的に同一である。そして、第３コンタクト領域ＣＴＲ３において第３電極ＥＬ３のコンタクト部に第３プラグＰＬＧ３が接続され、第３プラグＰＬＧ３の垂直長さは実質的に同一である。

これに加えて、第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面は実質的に共通の面をなす。また、このようなセルアレイ構造体において、セルアレイ領域ＣＡＲの第２プラグＰＬＧ２を形成する時、周辺回路領域ＰＥＲＩのコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３が形成される。これによって、コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３）の上部面は第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面と実質的に共通の面をなす。そして、周辺回路領域ＰＥＲＩの上部コンタクトプラグＵＣＰの上部面は第３プラグＰＬＧ３の上部面と実質的に共通の面をなす。

図２３乃至図３３は本発明の一実施形態による半導体メモリ装置の製造方法を示すための断面図であって、図１６のＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’線に沿って切断した断面である。

図２３を参照すれば、基板１０はセルアレイ領域ＣＡＲ、周辺回路領域ＰＥＲＩ、及びこれらの間のコンタクト領域を含む。一実施形態において、コンタクト領域は周辺回路領域ＰＥＲＩと隣接する第１コンタクト領域ＣＴＲ１と、セルアレイ領域ＣＡＲに隣接する第２コンタクト領域ＣＴＲ２とを含む。そして、周辺回路領域ＰＥＲＩの基板１０は素子分離膜１１によって定義された活性領域（図１６のＡＣＴ参照）を含む。

基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つであってもよい。例えば、基板１０は第１導電形を有するシリコンウエハーであってもよい。

周辺回路領域ＰＥＲＩの基板１０上に周辺回路を含む周辺ロジック構造体が形成される。周辺ロジック構造体を形成することは図９を参照して説明したロー及びカラムデコーダ、ページバッファ及び制御回路のような周辺回路を形成することを含む。一実施形態によれば、図面に示したように、周辺回路領域ＰＥＲＩの基板１０上に周辺回路を構成する周辺トランジスタ及び抵抗パターン２５が形成される。

周辺トランジスタを形成することは、基板１０上にゲート絶縁膜を介在して周辺ゲート電極２３を形成すること、及び周辺ゲート電極２３両側の活性領域内にソース及びドレイン不純物領域２１、２２を形成することを含む。ここで、周辺ゲート電極２３は活性領域を横切って第１方向に延長される。これに加えて、周辺ゲート電極２３を形成する時、周辺回路領域ＰＥＲＩの基板１０上に抵抗パターン２５が形成される。抵抗パターン２５は周辺ゲート電極２３と同一の物質により形成される。ここで、周辺ゲート電極２３は周辺回路を構成するＭＯＳトランジスタのゲート電極として使用され、ソース及びドレイン不純物領域２１、２２はＭＯＳトランジスタのソース及びドレイン電極として使用される。周辺ゲート電極２３は不純物がドーピングされたポリシリコン又は金属物質により形成されてもよく、ゲート絶縁膜は熱酸化工程によって形成されるシリコン酸化膜であってもよい。

続いて、周辺トランジスタ及び抵抗パターン２５が形成された周辺回路領域ＰＥＲＩの基板１０上に周辺絶縁パターン３０が形成される。周辺絶縁パターン３０を形成することは、周辺ゲート電極２３及び抵抗パターン２５が形成された基板１０の全面を覆う周辺絶縁膜を形成すること、及び周辺絶縁膜をパターニングしてセルアレイ領域ＣＡＲ及び第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２の基板１０を露出させることを含む。これに加えて、周辺絶縁膜を形成する前に、周辺ゲート電極２３、抵抗パターン２５及び基板１０の上部面をコンフォーマルに覆うエッチング停止膜が形成されてもよい。このような周辺絶縁パターン３０はシリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコンカーバイド、及びシリコンシリコンオキシカーバイドからなるグループの中から選択された少なくともいずれか１つからなる。そして、エッチング停止膜は周辺絶縁パターン３０に対してエッチング選択性を有する絶縁物質により形成される。

続いて、図２３を参照すれば、セルアレイ領域ＣＡＲの基板１０上に積層構造体を形成する。

積層構造体は基板１０上に積層された複数の第１水平膜ＨＬ１を含む第１積層構造体ＳＴ１及び前記第１積層構造体ＳＴ１上に積層された第２水平膜ＨＬ２を含む第２積層構造体ＳＴ２を含む。絶縁膜ＩＬＤが第１水平膜ＨＬ１間及び第２水平膜ＨＬ２間に配置される。一実施形態においては、積層構造体の高さは周辺ロジック構造体の高さより大きくなっている。例えば、積層構造体の高さは周辺ロジック構造体の高さの約２倍以上である。即ち、周辺ロジック構造体の上部面は積層構造体の上部面より下に位置している。

積層構造体はコンタクト領域において階段式構造（ｓｔｅｐｗｉｓｅ ｓｔｒｕｃｔｕｒｅ）を有する。言い換えれば、積層構造体はコンタクト領域において傾いたプロフィール（ｓｌｏｐｅｄ ｐｒｏｆｉｌｅ）を有する。即ち、絶縁膜ＩＬＤ及び第１及び第２水平膜ＨＬ１、ＨＬ２が基板１０の上部面から遠くなるほど、絶縁膜ＩＬＤ及び第１及び第２水平膜ＨＬ１、ＨＬ２の面積が減少する。言い換えれば、基板１０の上部面において第１及び第２水平膜ＨＬ１、ＨＬ２の高さが増加するほど、第１及び第２水平膜ＨＬ１、ＨＬ２の一側壁と周辺回路領域ＰＥＲＩとの距離は遠くなる。

より詳細には、第１積層構造体ＳＴ１の第１水平膜ＨＬ１と絶縁膜ＩＬＤの終端部分とは第１コンタクト領域ＣＴＲ１に配置され、第１水平膜ＨＬ１の一側壁は第１コンタクト領域ＣＴＲ１において互に異なる水平位置に配置される。そして、第２積層構造体ＳＴ２の第２水平膜ＨＬ２と絶縁膜ＩＬＤの終端部分とは第２コンタクト領域ＣＴＲ２に配置され、第２水平膜ＨＬ２の一側壁は第２コンタクト領域ＣＴＲ２において互に異なる水平位置に配置される。さらに、第１水平膜ＨＬ１の一側壁の間の水平的距離は実質的に均一である。同様に、第２水平膜ＨＬ２の一側壁の間の水平的距離は実質的に均一である。

このような積層構造体を形成することは、基板１０の全面上に交互に積層された水平膜及び絶縁膜を含む薄膜構造体を形成すること、及び薄膜構造体をパターニングすることを含む。ここで、薄膜構造体をパターニングすることは、マスクパターン（図示せず）の水平面積を減少させる工程と、薄膜構造体を異方性エッチングする工程を交互に反復的に遂行することを含む。このような工程を交互に反復的に遂行することによって、コンタクト領域において絶縁膜ＩＬＤの終端部分が下部から順次に露出される。これとは異なり、コンタクト領域において第１及び第２水平膜ＨＬ１、ＨＬ２の終端部分が下部から順次に露出されてもよい。

これに加えて、積層構造体を形成する時、絶縁膜ＩＬＤ及び第１水平膜ＨＬ１の一部分が周辺絶縁パターン３０の一側壁に残留する。言い換えれば、薄膜構造体の一部は、異方性エッチング工程においてエッチングされなく、周辺絶縁パターン３０の一側壁にスペーサー形態により残留する。

積層構造体を構成する第１及び第２水平膜ＨＬ１、ＨＬ２の厚みは互いに同一であるか、或いは一部の厚みが異なってもよい。また、積層構造体を構成する絶縁膜ＩＬＤの厚みは互いに同一であるか、或いは一部の厚みが異なってもよい。

さらに、一実施形態によれば、積層構造体の第１及び第２水平膜ＨＬ１、ＨＬ２は図１６乃至図２２を参照して説明した電極（ＥＬ１、ＥＬ２、ＥＬ３）として使用される。他の実施形態によれば、水平膜は図１６乃至図２２を参照して説明した電極（ＥＬ１、ＥＬ２、ＥＬ３）が配置される空間を定義する犠牲膜として使用される。第１及び第２水平膜ＨＬ１、ＨＬ２が犠牲膜に使用される場合、第１及び第２水平膜ＨＬ１、ＨＬ２は湿式エッチング工程において絶縁膜ＩＬＤに対してエッチング選択性を有する物質により形成される。例えば、絶縁膜ＩＬＤはシリコン酸化膜及びシリコン窒化膜の中の少なくとも１つであってもよい。第１及び第２水平膜ＨＬ１、ＨＬ２は同一の物質により形成され、例えば、第１及び第２水平膜ＨＬ１、ＨＬ２はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜の中から選択される絶縁膜ＩＬＤと異なる物質である。

絶縁膜ＩＬＤはシリコン酸化膜により形成され、図３を参照して説明したように、反転領域の生成を容易にするために、絶縁膜ＩＬＤは高誘電膜をさらに含む。ここで、高誘電膜はシリコン酸化膜より高い誘電常数を有する高誘電膜の中の１つの（例えば、シリコン窒化膜、シリコン酸化窒化膜）であってもよい。

このように、周辺ロジック構造体及び積層構造体を形成した後、周辺回路領域ＰＥＲＩ及びコンタクト領域の基板１０上に埋め込み絶縁膜１００を形成する。埋め込み絶縁膜１００は蒸着技術を利用して、セルアレイ領域ＣＡＲと周辺回路領域ＰＥＲＩとにおいて基板１０上の構造物上に蒸着される。埋め込み絶縁膜１００は周辺ロジック構造体の上面と積層構造体の上面との間の垂直距離より大きい厚みに蒸着される。蒸着技術によって形成された上部埋め込み絶縁膜１００はセルアレイ領域ＣＡＲと周辺回路領域ＰＥＲＩとの間に高さの差が存在する。これによって、埋め込み絶縁膜１００を蒸着した後、セルアレイ領域ＣＡＲと周辺回路領域ＰＥＲＩとの間の高さの差を除去するために埋め込み絶縁膜１００に対する平坦化工程が遂行される。即ち、埋め込み絶縁膜１００は平坦化された上部面を有する。

このような埋め込み絶縁膜１００は例えば、高密度プラズマＨＤＰ酸化膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、Ｏ３−ＴＥＯＳ（Ｏ３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）又はこれらの組合せからなされてもよい。また、埋め込み絶縁膜１００はシリコン窒化物、シリコン酸窒化物又は低い誘電率を有するｌｏｗ−ｋ物質を包含することもある。

図２４を参照すれば、セルアレイ領域ＣＡＲの基板１０上に積層構造体を貫通する垂直構造体ＶＳ及びデータ格納膜を形成する。垂直構造体ＶＳは半導体物質又は導電性物質を含む。

垂直構造体ＶＳを形成することは、積層構造体を貫通して開口部を形成すること、及び開口部内に半導体パターンを形成することを含む。

開口部を形成することは、積層構造体上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）をエッチングマスクに利用して積層構造体を異方性エッチングすることによって形成される。異方性エッチング工程において開口部の下の基板１０の上部面まで過度エッチング（ｏｖｅｒ−ｅｔｃｈ）され、これによって、開口部に露出された基板１０の上部面は所定の深さにリセスされることがある。また、異方性エッチング工程によって開口部の下部幅が開口部の上部幅より小さいことがある。また、開口部は平面から見る時、一方向に配列されるか、或いはジグザグ形態に配列されてもよい。

開口部内に半導体パターンを形成することは、図１２に示したように、基板１０を露出させ、開口部の側壁を覆う半導体スペーサーＳＰ２を形成すること、及び基板１０と接続される半導体本体部ＳＰ１を形成することを含む。このような半導体パターンはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物を含み、不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。また、半導体パターンは単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有してもよい。半導体パターンは中が空いたパイプ形態（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形態（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）であってもよい。この時、半導体パターンの下端は閉じた状態（ｃｌｏｓｅｄ ｓｔａｔｅ）であってもよい。さらに、垂直構造体ＶＳの上端に導電パッドを有することがある。導電パッドは不純物がドーピングされた不純物領域であるか、或いは、導電物質からなされてもよい。

データ格納膜の一部が垂直構造体ＶＳを形成する前に形成される。即ち、図１２を参照して説明したデータ格納膜の垂直パターンＶＰが垂直構造体ＶＳを形成する前に形成される。垂直パターンＶＰは１つの薄膜又は複数の薄膜により構成されてもよい。一実施形態によれば、垂直パターンＶＰは電荷トラップ型フラッシュメモリトランジスタのトンネル絶縁膜を含む。トンネル絶縁膜は電荷格納膜より大きいバンドギャップを有する物質の中の１つであってもよい。例えば、トンネル絶縁膜はシリコン酸化膜を含む。また、垂直パターンＶＰは電荷トラップ型フラッシュメモリトランジスタの電荷格納膜を含む。電荷格納膜はシリコン窒化膜などのトラップサイトが豊富な絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜の中の１つであってもよい。

続いて、第１及び第２水平膜ＨＬ１、ＨＬ２が絶縁物質により形成された場合、垂直構造体ＶＳを形成した後第１及び第２水平膜ＨＬ１、ＨＬ２を導電パターンに代替する工程が図２５及び図２６に示したように、遂行される。

図２５を参照すれば、第１及び第２水平膜ＨＬ１、ＨＬ２を除去して絶縁膜ＩＬＤの間にリセス領域Ｒを形成する。リセス領域Ｒは絶縁膜ＩＬＤ及び垂直構造体ＶＳに対してエッチング選択性を有するエッチングレシピーを使用して第１及び第２水平膜ＨＬ１、ＨＬ２を等方的にエッチングして形成される。ここで、第１及び第２水平膜ＨＬ１、ＨＬ２は等方性エッチング工程によって完全に除去される。例えば、第１及び第２水平膜ＨＬ１、ＨＬ２をこのシリコン窒化膜であり、絶縁膜ＩＬＤがシリコン酸化膜である場合、エッチング段階は燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。

図２６を参照すれば、リセス領域Ｒの内壁を覆う絶縁パターン及びリセス領域Ｒを満たす導電パターンを形成する。リセス領域Ｒの内壁を覆う絶縁パターンは図１２を参照して説明したデータ格納膜の水平パターンＨＰに相当する。一実施形態において、水平パターンＨＰは１つの薄膜又は複数の薄膜により構成されてもよい。一実施形態によれば、水平パターンＨＰは電荷トラップ型フラッシュメモリトランジスタのブロッキング絶縁膜を含む。ブロッキング絶縁膜はトンネル絶縁膜より小さくて電荷格納膜より大きいバンドギャップを有する物質の中の１つであってもよい。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びハフニウム酸化膜等の高誘電膜の中の１つであってもよい。

さらに、この実施形態において、導電パターンを形成することは、第１水平膜が除去されたリセス領域内に第１積層構造体ＳＴ１を構成する第１電極ＥＬ１を形成することと、第２水平膜が除去されたリセス領域内に第２積層構造体ＳＴ２を構成する第２電極ＥＬ２を形成することとを含む。

図２７を参照すれば、埋め込み絶縁膜１００に対する第１パターニング工程を遂行して、第２コンタクト領域ＣＴＲ２の上部コンタクトホールＵＨと周辺回路領域ＰＥＲＩの周辺トレンチＴとを形成する。第１パターニング工程は埋め込み絶縁膜１００全面にエッチングマスクパターン（図示せず）を形成した後、埋め込み絶縁膜１００を異方性エッチングすることを含む。

この実施形態によれば、上部コンタクトホールＵＨを形成する時、第２積層構造体ＳＴ２は第２コンタクト領域ＣＴＲ２において階段式構造を有するので、上部コンタクトホールＵＨは互に異なる高さに位置する第２電極ＥＬ２を局所的に露出させる。即ち、上部コンタクトホールＵＨのエッチング深さが互いに異なる。

周辺トレンチＴを形成することは、ソース不純物領域２１上部の第１周辺トレンチ、ドレイン不純物領域２２上部の第２周辺トレンチ、及び周辺ゲート電極２３上の第３周辺トレンチを形成することを含む。

周辺回路領域ＰＥＲＩの周辺トレンチＴは周辺ゲート電極２３と並行に第１方向に延長され、第１方向において周辺トレンチＴの長さは活性領域の幅より大きくなる。そして、上部コンタクトホールＵＨと共に周辺トレンチＴが形成されるので、周辺トレンチＴのエッチング深さは上部コンタクトホールＵＨの最小エッチング深さより大きくて最大エッチング深さより小さいことがある。また、第２方向において周辺トレンチＴの幅は上部コンタクトホールＵＨの幅より大きくなる。

図２８を参照すれば、上部コンタクトホールＵＨ及び周辺トレンチＴを満たす犠牲膜ＳＬを形成する。犠牲膜ＳＬは埋め込み絶縁膜１００に対してエッチング選択性を有し、炭素を主成分とする物質により形成される。例えば、犠牲膜ＳＬは炭素及び水素から形成された膜、又は炭素、水素及び酸素から形成された膜により構成される。一実施形態において、犠牲膜ＳＬはＳＯＨ膜（ＳＯＨ；ｓｐｉｎ ｏｎ ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）で形成する。ＳＯＨ膜は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ ＳＯＨ ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ ＳＯＨ ｌａｙｅｒ）を含む。他の実施形態において、犠牲膜ＳＬはフォトレジスト又は非晶質シリコンにより形成されることもある。犠牲膜ＳＬはスピンコーティング方法を利用して形成でき、エッチバック工程によって埋め込み絶縁膜１００の上部面が露出される。

図２９を参照すれば、埋め込み絶縁膜１００に対する第２パターニング工程を遂行して第１コンタクト領域ＣＴＲ１の下部コンタクトホールＬＨと周辺回路領域ＰＥＲＩの周辺コンタクトホールＰＨを形成する。第２パターニング工程は埋め込み絶縁膜１００全面にエッチングマスクパターン（図示せず）を形成した後、埋め込み絶縁膜１００を異方性エッチングすることを含む。

この実施形態によれば、下部コンタクトホールＬＨを形成する時、第１積層構造体ＳＴ１は第１コンタクト領域ＣＴＲ１において階段式構造を有するので、下部コンタクトホールＬＨは互に異なる高さに位置する第１電極ＥＬ１を局所的に露出させる。即ち、第２パターニング工程の時、下部コンタクトホールＬＨのエッチング深さが互いに異なる。

第２パターニング工程の時周辺回路領域ＰＥＲＩにおいて周辺コンタクトホールＰＨを形成することは犠牲膜ＳＬ及び埋め込み絶縁膜１００を順に異方性エッチングすることを含む。即ち、周辺コンタクトホールＰＨは周辺トレンチＴ内に満たされた犠牲膜ＳＬ及び埋め込み絶縁膜１００を貫通して周辺ロジック構造体の一部分を露出させる。周辺コンタクトホールＰＨは周辺トレンチの底面と接続され、素子分離膜１１と離隔されて活性領域内に位置する。一実施形態において、周辺コンタクトホールＰＨは第１乃至第３周辺コンタクトホールを含む。第１周辺コンタクトホールは第１周辺トレンチ内の犠牲膜及び埋め込み絶縁膜１００を貫通してソース不純物領域２１を局所的に露出させる。第２周辺コンタクトホールは第２周辺トレンチ内の犠牲膜及び埋め込み絶縁膜１００を貫通してドレイン不純物領域２２を局所的に露出させる。そして、第３周辺コンタクトホールは第３周辺トレンチ内の犠牲膜及び埋め込み絶縁膜１００を貫通して周辺ゲート電極２３を局所的に露出させる。図２８及び図２９に示す実施形態によれば、上部コンタクトホールＵＨと周辺トレンチＴを形成した後に、下部コンタクトホールＬＨと周辺コンタクトホールＰＨが形成される。これとは異なり、図３２及び図３３に示す実施形態によれば、第１パターニング工程を遂行して下部コンタクトホールＬＨと周辺コンタクトホールＰＨが先ず形成されてもよい。以後、下部コンタクトホールＬＨと周辺コンタクトホールＰＨ内に犠牲膜ＳＬを満たした後、第２パターニング工程を遂行して上部コンタクトホールＵＨと周辺トレンチＴとを形成してもよい。

実施形態によれば、周辺回路領域ＰＥＲＩの周辺トレンチＴは第２コンタクト領域ＣＴＲ２の上部コンタクトホールＵＨと同時に形成されるので、周辺トレンチＴの底面は周辺ロジック構造体と離隔される。そして、パターニング技術によって、周辺トレンチＴのエッチング深さは上部コンタクトホールＵＨの最小のエッチング深さと最大のエッチング深さ間において制御される。

続いて、図３０を参照すれば、上部コンタクトホールＵＨ及び周辺トレンチＴ内において犠牲膜ＳＬを除去する。これによって、コンタクト領域において第２電極ＥＬ２の終端部分が上部コンタクトホールＵＨに露出され、第１電極ＥＬ１の終端部分が下部コンタクトホールＬＨに露出される。これと同時に、周辺回路領域ＰＥＲＩにおいて第１乃至第３周辺トレンチの内壁が露出される。第１乃至第３周辺トレンチＴの底面には第１乃至第３周辺コンタクトホールが各々接続される。

図３１を参照すれば、下部コンタクトホールＬＨ内に第１プラグＰＬＧ１と上部コンタクトホールＵＨ内に第２プラグＰＬＧ２とを形成する。これと同時に、周辺回路領域ＰＥＲＩの周辺コンタクトホールＰＨ内に下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）と周辺トレンチＴ内にコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）とが形成される。

第１及び第２プラグＰＬＧ１、ＰＬＧ２と、下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）及びコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）を形成することは、セルアレイ領域ＣＡＲの上部及び下部コンタクトホールＵＨ、ＬＨと周辺回路領域ＰＥＲＩの周辺コンタクトホールＰＨ及び周辺トレンチＴ内に導電物質を蒸着すること、及び埋め込み絶縁膜１００の上部面が露出されるように平坦化工程を遂行することを含む。これによって、第１及び第２プラグＰＬＧ１、ＰＬＧ２の上部面はコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面と共通の面をなす。コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は先に上述したように、下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）と同時に形成される。

第１及び第２プラグＰＬＧ１、ＰＬＧ２と、下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）及びコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は金属性物質（例えば、タングステン）により形成され、このような場合、第１及び第２プラグＰＬＧ１、ＰＬＧ２と、下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）及びコンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）を形成することはバリアー金属膜（例えば、金属窒化物）及び金属膜（例えば、タングステン）を順次に形成することを含む。

続いて、図１７に示したように、埋め込み絶縁膜１００上に上部絶縁膜２００を形成した後、セルアレイ領域ＣＡＲの垂直構造体ＶＳと接続されるビットラインプラグＢＰＬＧを形成する。これと同時に、第１コンタクト領域ＣＴＲ１に第１プラグＰＬＧ１と接続される第１コンタクトＣＴ１が形成され、第２コンタクト領域ＣＴＲ２に第２プラグＰＬＧ２と接続される第２コンタクトＣＴ２が形成される。また、周辺回路領域ＰＥＲＩにおいて第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）と接続される上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が形成される。

この実施形態によれば、第１及び第２プラグＰＬＧ１、ＰＬＧ２と上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）とは同時に形成されるので、上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の上部面は第１及び第２コンタクトＣＴ１、ＣＴ２の上部面と実質的に共通の面をなす。

上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）は下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の位置に関係なく、コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）と接続される。この実施形態において、上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）を形成することは、第１コンタクトパッドＣＰ１と接続される第１上部コンタクトプラグＵＣＰ１を形成すること、第２コンタクトパッドＣＰ２と接続される第２上部コンタクトプラグＵＣＰ２を形成すること、及び第３コンタクトパッドＣＰ３と接続される第３上部コンタクトプラグＵＣＰ３を形成することを含む。

続いて、周辺回路領域ＰＥＲＩの上部絶縁膜２００上に複数の配線ＩＣＬが形成される。配線ＩＣＬは周辺ゲート電極２３を横切る第２方向に延長され、セルアレイ領域ＣＡＲにおいて周辺回路領域ＰＥＲＩに延長される。一実施形態によれば、複数の配線ＩＣＬはセルアレイ領域ＣＡＲのメモリセルと周辺回路領域ＰＥＲＩの周辺ロジック構造体とを電気的に接続する。複数の配線ＩＣＬの各々は第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の中の１つと電気的に接続される。

この実施形態によれば、複数の配線ＩＣＬを形成することと同時に、セルアレイ領域ＣＡＲのビットラインＢＬと第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２の第１及び第２接続ラインＣＬ１、ＣＬ２とが形成される。ビットラインＢＬ、第１及び第２接続ラインＣＬ１、ＣＬ２及び周辺回路領域ＰＥＲＩの配線ＩＣＬの形成は、上部絶縁膜２００上に導電膜を蒸着し、パターニングしてなされる。

図３４及び図３５は本発明の他の実施形態による半導体メモリ装置の断面図である。

図３４に示す実施形態によれば、基板１０はセルアレイ領域ＣＡＲ及び周辺回路領域ＰＥＲＩを含む。

セルアレイ領域ＣＡＲの基板１０上にセルアレイ構造体が配置され、セルアレイ構造体は選択素子ＳＥ及びデータ格納要素ＤＳを含む。例えば、選択素子ＳＥはＭＯＳトランジスタ又はダイオードであってもよい。データ格納要素ＤＳはキャパシタ（ｃａｐａｃｉｔｏｒ）又は可変抵抗体（ｖａｒｉａｂｌｅ ｒｅｓｉｓｔｏｒ）等であってもよい。周辺回路領域ＰＥＲＩの基板１０上にメモリセルを制御する周辺ロジック回路（例えば、ＮＭＯＳ及びＰＭＯＳトランジスタ、ダイオード、及び抵抗）が形成される。

セルアレイ領域ＣＡＲの基板１０上にメモリセルを選択するためのワードライン及びビットライン配置され、ワードラインとビットラインの交差点の各々にデータ格納要素ＤＳが形成される。一実施形態において、データ格納要素ＤＳは下部電極ＢＥ、上部電極ＴＥ及びこれらの間の誘電膜ＩＬを含むキャパシタを含む。キャパシタはコンタクトプラグＢＣを通じて選択素子ＳＥと電気的に接続される。一実施形態によれば、キャパシタの下部電極ＢＥはシリンダ（ｃｙｌｉｎｄｅｒ）形態又は柱（ｐｉｌｌａｒ）形態を有してもよい。ここで、下部電極ＢＥの幅は上部から下部に行くほど、減少される。

周辺回路領域ＰＥＲＩの半導体基板１０上に周辺ロジック構造体が配置される。周辺ロジック構造体は、先に説明したように、素子分離膜１１によって定義された活性領域ＡＣＴを横切って第１方向に延長される周辺ゲート電極２３、周辺ゲート電極２３両側の前記活性領域ＡＣＴ内に形成されたソース及びドレイン不純物領域２１、２２、及び周辺ワードライン２３及びソース及びドレイン不純物領域２１、２２を覆う周辺絶縁パターン３０を含む。これに加えて、周辺ロジック構造体は抵抗パターン２５を含み、周辺絶縁パターン３０は周辺ゲート電極２３及び抵抗パターン２５を覆う。この実施形態において、周辺絶縁パターン３０の上部面はセルアレイ領域ＣＡＲに配置された上部電極ＴＥの上部面より下に位置する。

基板１０の全面上にセルアレイ構造体及び周辺ロジック構造体を覆う埋め込み絶縁膜が形成される。埋め込み絶縁膜は図１７を参照して説明したように、第１及び第２層間絶縁膜１００、２００を含む。周辺回路領域ＰＥＲＩの埋め込み絶縁膜１００、２００上に複数の配線ＩＣＬが配置されてもよい。複数の配線ＩＣＬは周辺回路領域ＰＥＲＩからセルアレイ領域ＣＡＲに延長される。

複数の配線ＩＣＬは、図１乃至図７を参照して説明したように、第１方向Ｄ１と直交する第２方向Ｄ２に並べて延長され、配線ＩＣＬの一部分は平面から見る時、活性領域ＡＣＴと重畳されるように配置されてもよい。即ち、１つの活性領域ＡＣＴ上部に複数の配線ＩＣＬが配置されてもよい。

図１乃至図３を参照して説明したように、垂直断面から見る時、周辺ゲート電極２３の上部面の第１高さと複数の配線ＩＣＬの下部面の第２高さとの間に第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）が配置されてもよい。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第１方向に延長され、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第２方向において水平的に互いに離隔されて配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は活性領域ＡＣＴの上部に配置され、第１方向Ｄ１において第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さが活性領域ＡＣＴの幅より大きくなる。この実施形態によれば、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の下部面は垂直断面から見る時、下部電極ＢＥの上部面と下部面との間に位置する。そして、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の上部面は下部電極ＢＥ上面と共通の面をなしている。

第１コンタクトパッドＣＰ１は第１下部コンタクトプラグＬＣＰ１を通じてソース不純物領域２１と電気的に接続される。第２コンタクトパッドＣＰ２は第２下部コンタクトプラグＬＣＰ２を通じてドレイン不純物領域２２と電気的に接続される。第３コンタクトパッドＣＰ３は第３下部コンタクトプラグＬＣＰ３を通じて周辺ゲート電極２３と電気的に接続される。

第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は、埋め込み絶縁膜１００、２００上の配線ＩＣＬの配置に関係なく、活性領域ＡＣＴ内に位置する。したがって、第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）の工程マージンが向上する。

さらに、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々は図１を参照して説明したように、上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）を通じて複数の配線ＩＣＬの中の１つと電気的に接続される。一実施形態によれば、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々に対応して第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が配置され、第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の位置は、配線ＩＣＬと周辺ロジック回路との電気的な接続関係にしたがって異なる。

図３５に示す実施形態によれば、周辺回路領域とセルアレイ領域が平面から見る時、オーバーラップされる。詳細には、基板１０上に周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳが順に積層される。言い換えれば、周辺ロジック構造体ＰＳは垂直断面から見る時、基板１０とセルアレイ構造体ＣＳとの間に配置される。

この実施形態によれば、周辺ロジック構造体ＰＳは図８及び図９を参照して説明したように、ロー及びカラムデコーダ（図９の２、４参照）、ページバッファ（図９の３参照）及び制御回路を包含でき、このような周辺回路は基板１０の全面上に形成される。また、基板１０はＮ型不純物がドーピングされたｎウェル領域２０ｎとＰ型不純物がドーピングされたｐウェル領域２０ｐとを含む。ｎウェル領域２０ｎとｐウェル領域２０ｐとには素子分離膜１１によって活性領域が定義される。

周辺ロジック構造体ＰＳは活性領域を横切って第１方向に延長される周辺ゲート電極２３、周辺ゲート電極２３両側の活性領域内に形成されたソース及びドレイン不純物領域２１、２２、及び周辺回路を覆う第１層間絶縁膜５０を含む。また、周辺ロジック構造体ＰＳは第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）及び第２層間絶縁膜６０上に配置された複数の配線ＩＣＬを含む。

複数の配線ＩＣＬは上述したように、第１方向と直交する第２方向に並べて延長され、配線ＩＣＬの一部分は平面から見る時、活性領域と重畳されるように配置される。即ち、１つの活性領域上部に複数の配線ＩＣＬが配置される。

第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は、垂直断面から見る時、周辺ゲート電極２３の上部面の高さと複数の配線ＩＣＬの下部面の高さとの間に配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第１方向に延長され、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は第２方向において水平的に互いに離隔されて配置される。第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）は活性領域の上部に配置され、第１方向において第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の長さが活性領域の幅より大きくなる。

第１コンタクトパッドＣＰ１は第１下部コンタクトプラグＬＣＰ１を通じてソース不純物領域２１と電気的に接続される。第２コンタクトパッドＣＰ２は第２下部コンタクトプラグＬＣＰ２を通じてドレイン不純物領域２２と電気的に接続される。第３コンタクトパッドＣＰ３は第３下部コンタクトプラグＬＣＰ３を通じて周辺ゲート電極２３と電気的に接続される。このような第１乃至第３下部コンタクトプラグ（ＬＣＰ１、ＬＣＰ２、ＬＣＰ３）は、第２層間絶縁膜６０上の配線ＩＣＬの配置に関係なく、平面から見る時、活性領域ＡＣＴの内に位置する。配線ＩＣＬの上には周辺ロジック構造体ＰＳの全面を覆う下部埋め込み絶縁膜７０が配置される。

さらに、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々は図１乃至図７を参照して説明したように、上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）を通じて複数の配線ＩＣＬの中の１つと電気的に接続される。一実施形態によれば、第１乃至第３コンタクトパッド（ＣＰ１、ＣＰ２、ＣＰ３）の各々に対応して第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）が配置でき、第１乃至第３上部コンタクトプラグ（ＵＣＰ１、ＵＣＰ２、ＵＣＰ３）の位置は、配線ＩＣＬと周辺ロジック回路との電気的な接続関係にしたがって異なる。

この実施形態によれば、セルアレイ構造体ＣＳは下部埋め込み絶縁膜７０上の半導体層８０を含み、半導体層８０上に垂直に積層された電極を含む積層構造体と、積層構造体を貫通する垂直構造体ＶＳとを含む。この実施形態において、半導体層８０はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物を含み、不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。また、半導体層８０は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。

積層構造体は図１８を参照して説明したように、半導体層８０上に垂直に積層された複数の第１電極ＥＬ１を含む第１積層構造体ＳＴ１と、第１積層構造体ＳＴ１上に垂直に積層された第２電極ＥＬ２を含む第２積層構造体ＳＴ２とを含む。

積層構造体は第１及び第２電極ＥＬ１、ＥＬ２と周辺ロジック構造体ＰＳとの間の電気的な接続のために、コンタクト領域において階段式構造（ｓｔｅｐｗｉｓｅ ｓｔｒｕｃｔｕｒｅ）を有する。即ち、コンタクト領域において積層構造体の垂直高さがセルアレイ領域ＣＡＲに隣接するほどだんだん増加する。言い換えれば、積層構造体はコンタクト領域において傾いたプロフィール（ｓｌｏｐｅｄ ｐｒｏｆｉｌｅ）を有する。

この実施形態によれば、垂直構造体ＶＳは第１及び第２積層構造体ＳＴ１、ＳＴ２を貫通して半導体層８０に接続される。垂直構造体ＶＳは半導体物質又は導電性物質を含む。

第１及び第２コンタクト領域ＣＴＲ１、ＣＴＲ２にセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳとを電気的に接続するための配線構造体が配置される。この実施形態によれば、半導体層８０上の積層構造体を覆う上部埋め込み絶縁膜１００が配置され、第１コンタクト領域ＣＴＲ１に上部埋め込み絶縁膜１００を貫通して第１電極ＥＬ１の終端に接続される第１プラグＰＬＧ１が配置さる。そして、第２コンタクト領域ＣＴＲ２には上部埋め込み絶縁膜１００を貫通して第２電極ＥＬ２の終端に接続される第２プラグＰＬＧ２が配置される。これに加えて、コンタクト領域に上部埋め込み絶縁膜１００を貫通して周辺ロジック構造体ＰＳの配線ＩＣＬと接続される接続プラグＰＬＧが配置される。

これに加えて、第１コンタクト領域ＣＴＲ１の上部埋め込み絶縁膜１００上に第１コンタクトＣＴ１を通じて第１プラグＰＬＧ１と電気的に接続される第１接続ラインＣＬ１が配置され、第２コンタクト領域ＣＴＲ２の上部埋め込み絶縁膜１００上に第２コンタクトＣＴ２を通じて第２プラグＰＬＧ２と電気的に接続される第２接続ラインＣＬ２が配置される。また、コンタクトＣＴ及び接続ラインＣＬが接続プラグＰＬＧと電気的に接続される。

図３６は本発明の実施形態による半導体メモリ装置を含むメモリシステムの一例を示す概略ブロック図である。

図３６を参照すれば、メモリシステム１１００はＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境により送信及び／又は受信できるすべての素子に適用される。

メモリシステム１１００はコントローラ１１１０、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイのような入出力装置１１２０、メモリ１１３０、インターフェイス１１４０、及びバス１１５０を含む。メモリ１１３０とインターフェイス１１４０とはバス１１５０を通じて相互通信される。

コントローラ１１１０は少なくとも１つのマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、又はそれと類似な他のプロセス装置を含む。メモリ１１３０はコントローラによって遂行された命令を格納するために使用される。入出力装置１１２０はシステム１１００の外部からデータ又は信号を受信するか、又はシステム１１００の外部へデータ又は信号を出力する。

メモリ１１３０は本発明の実施形態による不揮発性メモリ素子を含む。メモリ１１３０はまた他の種類のメモリ、任意の随時接近が可能である揮発性メモリ、その他の多様な種類のメモリをさらに含む。

インターフェイス１１４０はデータを通信ネットワークに送出するか、或いはネットワークからデータを受信する役割を果たす。

図３７は本発明の一実施形態による半導体メモリ装置を具備するメモリカードの一例を示す概略ブロック図である。

図３７を参照すれば、高容量のデータ格納能力を支援するためのメモリカード１２００は本発明によるフラッシュメモリ装置１２１０を装着する。本発明によるメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。

ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリとして使用される。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリ装置１２１０から読出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェイス１２２５は本発明のフラッシュメモリ装置１２１０とインターフェイシングする。プロセシングユニット１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。たとえ図面には図示しないが、本発明によるメモリカード１２００にはホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ（図示せず）等がさらに提供できることはこの分野の通常的な知識を習得した者に明確である。

図３８は本発明による半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。

図３８を参照すれば、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明のメモリシステム１３１０が装着される。本発明による情報処理システム１３００はメモリシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０は先に言及されたメモリシステムと実質的に同様に構成される。メモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）により構成され、この場合情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的に格納する。そして信頼性の増大にしたがって、メモリシステム１３１０はエラー訂正に所要される資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供する。また、図面には示さないが、本発明によるコンピューティングシステム３０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等がさらに提供されることはこの分野の通常的な知識を習得した者に明確である。

また、本発明によるメモリ装置又はメモリシステムは多様な形態のパッケージに実装できる。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式にパッケージ化されて実装できる。

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野において通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることを理解できる。したがって、以上により記述した実施形態にはすべての面において例示的なことであり限定的なことではないと理解しなければならない。

１ メモリセルアレイ
２ ローデコーダ
３ ページバッファ
４ カラムデコーダ
１０ 半導体基板
１１ 素子分離膜
２１ ソース不純物領域
２２ ドレイン不純物領域
２３ ゲート電極
１００ 第１層間絶縁膜
２００ 第２層間絶縁膜
ＡＣＴ、ＡＣＴ’ 活性領域
ＡＣＴ１ 第１及活性領域
ＡＣＴ２ 第２活性領域
ＢＬ ビットライン
ＢＬＰ ビットラインプラグ
ＣＡＲ セルアレイ領域
ＣＯＬ ＤＣＲ カラムデコーダ領域
ＣＰ１、ＣＰ２、ＣＰ３ （第１乃至第３）コンタクトパッド
ＣＳＬ 共通ソースライン
ＣＳＴＲ セルストリング
ＣＴＲ コンタクト領域
ＤＳ データ格納要素
ＥＬ 水平電極
ＧＳＴ 選択トランジスタ
ＩＣＬ１、ＩＣＬ２、ＩＣＬ３、ＩＣＬ４、ＩＣＬ５ 配線
ＬＣＰ１、ＬＣＰ２、ＬＣＰ３ （第１乃至第３）下部コンタクトプラグ
ＭＣＴ メモリセルトランジスタ
ＭＥ メモリ要素
ＰＢＲ ページバッファ領域
ＰＥＲ１ 周辺回路領域
ＲＯＷ ＤＣＲ ローデコーダ領域
ＳＥ 選択素子
ＳＳＴ ストリング選択トランジスタ
ＵＣＰ１、ＵＣＰ２、ＵＣＰ３ （第１乃至第３）上部コンタクトプラグ
ＶＳ 垂直構造体
ＷＬ ワードライン

Claims (11)

1. セルアレイ領域及び周辺回路領域を含む基板と、
   前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、
   前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体と、
   前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
   前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
   前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
   前記コンタクトパッドと前記複数の配線のいずれか１つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。
2. 前記セルアレイ構造体は、積層された複数の電極及び前記複数の電極を貫通する垂直構造体を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記コンタクトパッドの下部面は、前記垂直構造体の上部面の高さと前記周辺ロジック構造体の上部面の高さとの間に位置することを特徴とする請求項２に記載の半導体装置。
4. 前記コンタクトパッドの上部面は、前記垂直構造体の上部面と実質的に共通の面をなすことを特徴とする請求項２に記載の半導体装置。
5. 前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
   前記周辺ロジック構造体は、
   前記活性領域上において第１方向に延長されるトランジスタゲート信号ラインと、
   前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
   前記下部コンタクトプラグは、前記ソース及び前記ドレイン領域の中のいずれか１つに接続されることを特徴とする請求項１に記載の半導体装置。
6. 前記複数の配線は、前記第１方向と直交する第２方向に延長され、前記コンタクトパッドは、前記第１方向に延長され、
   前記第１方向の前記コンタクトパッドの長さは、前記第１方向の前記活性領域の幅より大きいことを特徴とする請求項５に記載の半導体装置。
7. 前記複数の配線は、平面から見る時、前記活性領域と重畳されることを特徴とする請求項５に記載の半導体装置。
8. 前記上部コンタクトプラグは、前記第１方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項５に記載の半導体装置。
9. 前記セルアレイ構造体は、
   前記基板上に垂直に積層された複数の第１電極を含む第１積層構造体と、
   前記第１積層構造体上に垂直に積層された第２電極を含む第２積層構造体と、
   前記第１及び第２積層構造体を貫通する垂直構造体と、を含むことを特徴とする請求項１に記載の半導体装置。
10. 前記セルアレイ領域と前記周辺回路領域との間の第１コンタクト領域に配置され、前記第１電極に接続され前記基板から垂直に離隔されて延長される複数の第１プラグと、
    前記セルアレイ領域と前記第１コンタクト領域との間の第２コンタクト領域に配置され、前記第２電極に接続され、前記基板から垂直に離隔されて延長される複数の第２プラグと、をさらに含み、
    前記コンタクトパッドの垂直高さは、前記複数の第２プラグの中の少なくとも１つの垂直高さより小さくて、前記複数の第２プラグの中の少なくとも他の１つの垂直高さより大きいことを特徴とする請求項９に記載の半導体装置。
11. 前記コンタクトパッドの上部面は、前記複数の第１プラグの上部面及び前記複数の第２プラグの上部面と実質的に共通の面をなすことを特徴とする請求項１０に記載の半導体装置。
    

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