JP2011114014A - 半導体装置 - Google Patents
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Abstract
【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。
【選択図】図4
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。
【選択図】図4
Description
本発明は、半導体装置に係り、特に設計の自由度が高く、かつセルサイズが小さいスタンダードセルを用いた半導体装置に関する。
半導体装置は、その設計手法によりゲートアレイ、フルカスタム、スタンダードセルに大別される。ゲートアレイは、予め繰り返し配置された基本セルアレイを、希望する論理回路に従って配線接続することで製品化できる。そのためゲートアレイは、短納期で製品化できる利点はあるが、チップサイズが大きくなる欠点がある。そのためダイナミックランダムアクセスメモリ(以下、DRAMと略記する)のような、集積度を追求する半導体装置には適用できない。一方フルカスタムは、全ての設計を個別に行うことで、高性能で、チップサイズを小さくできる利点を有する。しかし、開発に長い期間と多大な工数がかかるという欠点がある。スタンダードセルは、標準セル(スタンダードセル)を用いた設計方法であり、例えば特許文献1に記載されている。
DRAMの設計方法として、スタンダードセルによる設計方法が用いられる。従来のスタンダードセルを図1、2に示す。1つのスタンダードセルは矩形であり、図の垂直方向である高さを同じとし、図の水平方向である幅を変えることでいろんな基本論理回路を構成可能としている。1つのスタンダードセルには基本ゲート回路や、使用される頻度が多い論理回路を構成し、ライブラリとして準備する。以下ライブラリとして準備される基本ゲート回路や、使用される頻度が多い論理回路を総称して基本論理回路と呼称する。準備した複数のスタンダードセルを、ユーザー回路図に従って、高さが一定になるように配置し、セルブロックを構成する。このセルブロックで、水平方向の同じ高さで、連続する列を棚と呼ぶ。さらに、その棚の上下にも、それぞれの高さが同じとなるような複数のスタンダードセルを配置する。
図1、2には、スタンダードセルの例として、CMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)で構成されたインバータ回路を示す。スタンダードセルの上側領域には、Pチャンネルトランジスタ(以下P−MOSと略記する)が配置されている。このP−MOSは分岐した3本のゲート電極12、ソース拡散層11a、ドレイン拡散層11bから構成されている。下側にはNチャンネルトランジスタ(以下N−MOSと略記する)が配置されている。このN−MOSも分岐した3本のゲート電極12、ソース拡散層11a、ドレイン拡散層11bから構成されている。
P−MOSのソース拡散層11aは、セル電源配線1に接続され、N−MOSのソース拡散層11aは、セルGND配線2に接続されている。P−MOS及びN−MOSのゲート電極12、P−MOS及びN−MOSのドレイン拡散層11bは、それぞれ共通に接続されている。このように1つのスタンダードセルとして、P−MOS及びN−MOSのゲート電極12を入力信号配線3とするインバータ回路が構成される。
このスタンダードセルは、1層配線からなるセル電源配線1とセルGND配線2が図の水平方向に配置接続されている。スタンダードセル内は、1種類の配線(図ではビット配線)で配線され、入力信号配線3は図の垂直方向に配線され、他のスタンダードセルからの出力配線と接続される。他のスタンダードセルからの出力配線は、主として、図の水平方向に配線される1層配線を用いて配線される。
図1の入力信号配線3の場合には、入力信号配線3の高さ(縦)方向の長さが短いため、入力信号配線3に接続可能な1層配線のトラックが限定されることになり、設計自由度が下がってしまうという問題がある。そのため図2に示すような、入力信号配線3の高さ方向の長さを長くする方法がある。しかしこの場合には、スタンダードセル内で1層配線と接続可能な配線はビット配線のみであり、トランジスタのソース拡散層の電極配線と短絡する。短絡させないためには、スタンダードセルの幅を余分に、1本の配線が配置できるように大きくする必要がある。このように設計自由度を優先させると、図の水平方向の幅を配線1本分大きくする必要があり、セルサイズが大きくなるという問題が発生する。
上記したように、従来はスタンダードセル内では1層配線と接続可能な配線はビット配線のみであった。そのためセルサイズを優先した場合には、入力信号配線3に接続可能な1層配線のトラックが限定されることになり、設計自由度が下がってしまうという問題点がある。また、接続の自由度を優先した場合には、スタンダードセルサイズが大きくなるという問題点がある。
本発明は、セルサイズが小さく、かつ接続の自由度を向上できるスタンダードセルを用いた半導体装置を提供するものである。
本発明の1つの視点によれば、メモリ回路と周辺回路を備えた半導体装置として、前記周辺回路を複数の回路ブロックに分割し、前記回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、前記メモリ回路におけるメモリセルトランジスタと容量下部電極を接続するために使用される容量コンタクトパッド配線を、前記スタンダードセルにおける入力信号配線として用いることを特徴とする半導体装置が得られる。
さらに本発明の他の視点によれば、メモリ回路を備えた半導体装置の周辺回路に使用されるスタンダードセルとして、前記スタンダードセルは、高さ方向と、高さ方向に直交する幅方向とを有する矩形であり、それぞれが基本論理回路として機能するように構成され、スタンダードセルの高さ方向の1辺には幅方向にビット配線を用いて形成されたウェルコンタクト配線と1層配線を用いて形成されたセル電源配線が配線され、高さ方向の残りの他辺には幅方向にビット配線を用いて形成されたサブコンタクト配線と1層配線を用いて形成されたセルGND配線が配線され、スタンダードセルを構成する内部素子が、少なくともメモリ回路で使用されるビット配線と、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線と、を用いて接続され、スタンダードセルの入力信号配線が、前記容量コンタクトパッド配線を用いて、高さ方向に配線され、さらに入力トランジスタのゲート電極に接続されていることを特徴とするスタンダードセルが得られる。
本発明によれば、スタンダードセル内の入力信号配線として、容量コンタクトパッド配線を使用する。容量コンタクトパッド配線を使用することで、セルサイズの縮小、かつ入力配線の自由度を向上できる。
本発明の実施形態について、図面を参照して詳細に説明する。図3に本発明のスタンダードセルの導電配線を説明するための断面図、図4にスタンダードセルの1例の(A)平面図、(B)断面図をそれぞれ示す。
図3の断面図には、本発明に関係する半導体装置における導電層と、その導電層を接続するプラグを示している。半導体基板には拡散層11が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極12が形成される。拡散層11と、ゲート電極12とはコンタクトプラグ13を介してビット配線14に接続される。またこのとき、図に示すように、容量コンタクトパッド配線16に接続するためのコンタクトプラグ13aが、同時に拡散層11とゲート電極12上にも形成される。さらにコンタクトプラグ13aに連続して容量コンタクトプラグ15を形成し、容量コンタクトパッド配線16に接続する。
さらにビット配線14と容量コンタクトパッド配線16は、第1スルホールプラグ17を介して1層配線18に接続される。また図示していないが、ビット配線14、容量コンタクトパッド配線16と接続される1層配線18は、第2スルホールプラグを介してさらに上層の2層配線に接続することができる。スタンダードセルの導電層は下側から上側に順に、拡散層11、ゲート電極12、ビット配線14、容量コンタクトパッド配線16、1層配線18、さらには2層配線(不図示)と配置されている。上下の導電層は、プラグを介してそれぞれを接続される。ビット配線14は、例えばタングステン(W)を用いて、形成することができる。
本発明の容量コンタクトパッド配線16は、DRAMにおけるメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を、スタンダードセルの内部配線として使用するものである。例えばメモリ回路は、メモリセルトランジスタの拡散層からコンタクトプラグ、容量コンタクトプラグを介して容量コンタクトパッド配線に接続される。さらに容量コンタクトパッド配線は、容量下部電極に接続され、容量絶縁膜、容量上部電極が積層され、記憶素子となる容量が形成される。このメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線は、例えばタングステン等の金属からなる低抵抗導電層とする。従来のメモリ回路の容量コンタクトパッド配線は、材質として多結晶シリコンが使用されていた。そのため容量コンタクトパッド配線の抵抗値が高いことからメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線としてのみ使用され、スタンダードセルの内部配線としては使用されていなかった。
しかしながら、本発明においては、メモリ回路の容量コンタクトパッド配線の材質を多結晶シリコンから、低抵抗の金属からなる低抵抗導電層とする。このように容量コンタクトパッド配線の材質を金属に変更することで抵抗値を低減させる。そのため、今までメモリセルトランジスタと容量下部電極を接続するためのみに使用されていた容量コンタクトパッド配線を、メモリ回路以外の周辺回路におけるスタンダードセルの内部配線として利用することが可能となる。容量コンタクトパッド配線を、メモリ回路と周辺回路の両方の配線として使用する。
このように従来のメモリ回路の容量コンタクトパッド配線の材質を変更することで、本発明の構成とすることができる。しかも容量コンタクトパッド配線16は、その下側にある拡散層、ゲート電極、及び上側にある1層配線と自由に接続できる。本発明においては、容量コンタクトパッド配線16を入力信号配線として用いることで、セルサイズが縮小可能で、かつ配線の自由度が高いスタンダードセル、及びこれらのスタンダードセルを備えた半導体装置が得られる。
図4に本発明におけるスタンダードセルの1例として、図1、2と同様にCMOS構成のインバータ回路を示す。図4(A)は平面図、4(B)は断面図である。図4のスタンダードセルを図1と比較する。図1の従来例においては、入力信号配線3がビット配線で構成され、コンタクトプラグを介してゲート電極に接続されていた。このときの入力信号配線3の長さはトランジスタのソース拡散層の電極と短絡しないように短い配線となる。このように入力信号配線3とトランジスタのソース拡散層の電極配線とは、同じビット配線であることから短絡しないように配線する必要がある。
一方、本発明の図4に示すスタンダードセルの入力信号配線3は、トランジスタのソース拡散層の電極配線であるビット配線とは異なる容量コンタクトパッド配線16を用いて配線する。従って、ビット配線との短絡を心配する必要がなく、ビット配線と重ねて配線することができる。そのため入力信号配線3は、スタンダードセルの高さ方向(図の垂直方向)の大部分を占有するように、長い配線として配線することができる。入力信号配線3は容量コンタクトパッド配線16で構成され、容量コンタクトプラグ15とコンタクトプラグ13aとを介して、下層のゲート電極12に接続される。
図4(A)のスタンダードセルにおけるX−X線に沿った断面図を図4(B)に示す。図4(B)において点線として示している1層配線18a、第1スルホールプラグ17aは、図4(A)に図示されていない。一般的なスタンダードセルでは、下層の拡散層、トランジスタ、ゲート電極配線、ビット配線、容量コンタクトパッド配線等を使用して、1つの基本論理回路を構成する。その後、それぞれの基本論理回路を構成するスタンダードセル間の入力及び出力配線を、上層配線である1層配線又は2層配線等で配線する。しかしこれらは特に限定されることなく、下層のゲート配線でスタンダードセル間の入力及び出力配線とすることもできる。
ここでは、図4(A)に示すように、スタンダードセルの図の上側領域にP−MOS、下側領域にN―MOSが配置されている。これらのトランジスタのゲート電極、ソース拡散層、ドレイン拡散層の構成や、セル電源配線1とセルGND配線2の構成は図1と同様であり、入力信号配線3に関係する部分が図1と異なっている。本発明の入力信号配線3は容量コンタクトパッド配線16から構成され、そのため容量コンタクトプラグ15、コンタクトプラグ13aを介してトランジスタのゲート電極12に接続される。このトランジスタはスタンダードセルへの信号が入力される入力トランジスタである。ここではスタンダードセルがインバータ回路であることから、P−MOS及びN―MOSがともに入力トランジスタであり、かつ出力トランジスタを兼ねる。
また入力信号配線3の長さは長く、図2の入力信号配線3と同様な長さで、図の垂直(縦、高さ)方向に配線されている。このように、本発明のスタンダードセルは、図1と同様にセルサイズがスリムで縮小されており、かつ入力信号配線3の長さは図2と同様に長い。すなわち本発明のスタンダードセルは、セルサイズが縮小され、配線自由度が高いという図1と図2のセルの長所をともに備えている。
このスタンダードセルは、1層配線からなるセル電源配線1とセルGND配線2が図の水平方向に配置接続されている。スタンダードセル内の接続は、ビット配線14と容量コンタクトパッド配線16を用いて配線されている。スタンダードセルとして基本論理回路(図ではインバータ回路)を構成する。その後、この図の垂直方向に配線された入力信号配線3は、1層配線18a、第1スルホールプラグ17aを用いて、他のスタンダードセルからの出力配線と接続される。他のスタンダードセルからの出力配線は、主として、図の水平方向に配線される1層配線を用いて配線される。
図4(B)に、図4(A)のX−X線に沿った断面図を示す。図4(B)に示すように例えば、他のスタンダードセルからの出力が1層配線18aを用いて配線されているとする。この1層配線18aの1つが、第1スルホールプラグ17aを介して容量コンタクトパッド配線16に接続される。容量コンタクトパッド配線16は、容量コンタクトプラグ15とコンタクトプラグ13aを介してトランジスタのゲート電極12に接続されている。トランジスタのソース電極11aは、コンタクトプラグ13を介して上部のビット配線14に接続されている。ビット配線14は、さらに第1スルホールプラグ17を介して上部の1層配線18から形成されたセルGND配線2に接続されている。また図示していないが、このスタンダードセルの出力は、例えばビット配線から第1スルホールプラグを介して1層配線に引き出され、次段のスタンダードセルの入力に接続される。
スタンダードセルを用いた設計においては、例えば電源関係の配線を図の水平方向の1層配線とし、セル内部の論理回路は、下層の配線(例えば、ビット配線と容量コンタクトパッド配線)を用いて構成する。そして、スタンダードセル内の入出力配線は図の垂直方向に配線され、この入出力配線に対して、水平方向の1層配線、又は垂直方向の2層配線を用いて配線する。このようにスタンダードセル間を配線する配線の方向を規定している。さらにセル内の配線は上層のどの配線に主として接続されるかで、その配線方向を設定する。例えば、セルの入力信号配線は水平方向の1層配線と接続される場合が多いことから、図の垂直方向に配線し、水平方向に配線される1層配線と接続しやすくする。このように各導電層の配線の方向を決めることでコンピュータを用いた自動設計が可能となり、設計の効率化が図られる。勿論、設計者による人手設計の場合には、配線方向等を規制することなく、最小のセルサイズになるように、配線することができる。
本発明では、容量コンタクトパッド配線の材料を多結晶シリコンから低抵抗の金属に変更し、その容量コンタクトパッド配線をスタンダードセルの入力信号配線に用いる。このようにスタンダードセルの内部配線として従来から使用されているビット配線の他に、容量コンタクトパッド配線も使用する。容量コンタクトパッド配線を使用することから、ビット配線と重なって配線することが可能となる。そのためスタンダードセルのサイズは縮小され、かつ入力信号配線の長さが長くでき、配線の自由度が高くできる。本発明においては、セルサイズが小さく、かつ配線の自由度が高いスタンダードセル、及びこのスタンダードセルを備えた半導体装置が得られる。
以上、本発明のスタンダードセルについて説明した。次に実施例として、半導体装置に使用される複数のスタンダードセルを配置したセルブロックにつき説明する。
(第1の実施例)
本発明の第1の実施例について、図5を参照して詳細に説明する。図5には複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図(A)と、スタンダードセル間の信号配線を説明する配線図(B)を示す。また図5おいては、説明のために、例えば、セル電源配線1(1層配線18)のように、回路における配線名と、用いられた配線層名を併記することがある。
本発明の第1の実施例について、図5を参照して詳細に説明する。図5には複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図(A)と、スタンダードセル間の信号配線を説明する配線図(B)を示す。また図5おいては、説明のために、例えば、セル電源配線1(1層配線18)のように、回路における配線名と、用いられた配線層名を併記することがある。
図5(A)には、複数のスタンダードセル(a、b、c、d、e)が水平方向に規則的に配置され、セルブロックを構成している。それぞれのスタンダードセル(a、b、c、d、e)は、高さが同じで、その幅は異なっていても同じであっても良く、それぞれの水平方向(横、幅)の境界線を重ねて最小ピッチで、配置される。このように同じ高さのスタンダードセルを、同じ高さになるように規則的に配置することで、セル電源配線1とセルGND配線2等の共通配線は連続した配線となる。このように、ユーザー回路図に応じて、同じ高さを有するスタンダードセルをセルブロックとして複数配置し、接続する。図5(B)には、スタンダードセルdは、基本論理回路の出力回路部の一部分のみ示し、スタンダードセルeの基本論理回路は、前述したインバータ回路を示している。
ここで、スタンダードセルdのセル出力信号配線4と、スタンダードセルeのセル入力信号配線3とをセル間信号配線5を用いて接続する場合を、図5(B)を参照して説明する。スタンダードセルdのセル出力信号配線4は、P−MOS及びN−MOSのドレイン拡散層を、ビット配線14を用いて接続し、図の垂直方向に配線されている。セル出力信号配線4は、第1スルホールプラグ17を介して上層のセル間信号配線5に引き出される。セル間信号配線5は、1層配線18を用いて形成され、図の水平方向に、スタンダードセルdからスタンダードセルeへ配線される。
セル間信号配線5は、第1スルホールプラグ17を介して、下層のスタンダードセルeのセル入力信号配線3に接続される。セル入力信号配線3は、容量コンタクトパッド配線16を用いて形成され、図の垂直方向に配線されている。このようにスタンダードセルdのセル出力信号配線4からの出力信号を、第1スルホールプラグ17とセル間信号配線5に用いて、スタンダードセルeのセル入力信号配線3に接続する。セル入力信号配線3は、図4において示したようにトランジスタのゲート電極に接続されている。その他のスタンダードセルd、eの構成は図4と同様であり、その説明は省略する。
図に示すように、セル出力信号配線4とセル入力信号配線3とは図の垂直方向に配線され、セル間信号配線5は図の水平方向に配線されている。このときセル間信号配線5は、セル出力信号配線4及びセル入力信号配線3と第1スルホールプラグを介して接続される。そのため入出力信号配線が短い場合には、セル間信号配線5の配置位置が制限される。一方、入出力信号配線が長い場合には、その配線の長さの範囲で自由にセル間信号配線5を、配線できることで、配線トラックは多くなり、配線の自由度が高くなる。
本実施例においては、スタンダードセルのセル出力信号配線及びセル入力信号配線は垂直方向に長く配線されていることから、セル間信号配線の配線トラックとしては垂直方向の大部分が利用可能であり、配線自由度が大きく、自由に配線することができる。このように、セル入力信号配線として容量コンタクトパッド配線を用いることで、スタンダードセルのセルサイズが縮小でき、かつ配線自由度が大きく、自由に配線することができるスタンダードセル、そのスタンダードセルを備えた半導体装置が得られる。
(第2の実施例)
本発明の第2の実施例について、図6を参照して詳細に説明する。本実施例はセル棚間の配線として容量コンタクトパッド配線を使用し、1つのスタンダードセルの出力が異なる棚に配置された2つのスタンダードセルに入力される実施例である。図6(A)に従来のセル棚間の接続を説明するセル配置図、図6(B)に本発明に係るセル棚間の接続を説明するセル配置図、図6(C)に本発明に係るセル棚間を接続する配線図を示す。
本発明の第2の実施例について、図6を参照して詳細に説明する。本実施例はセル棚間の配線として容量コンタクトパッド配線を使用し、1つのスタンダードセルの出力が異なる棚に配置された2つのスタンダードセルに入力される実施例である。図6(A)に従来のセル棚間の接続を説明するセル配置図、図6(B)に本発明に係るセル棚間の接続を説明するセル配置図、図6(C)に本発明に係るセル棚間を接続する配線図を示す。
本実施例では、スタンダードセルブロックはセルGND配線2を中心として上下の2段に配置されている。上下のそれぞれの段は、同じ高さのスタンダードセルで構成され、棚と呼ばれる。異なる棚の高さは同じであっても、異なっていてもよい。上側の棚はセル電電配線1を上側とし、セルGND配線2が下側に配置され、下側の棚は、スタンダードセルの高さ方向が反転され、セルGND配線2が上側とし、セル電電配線1が下側に配置されている。中心のセルGND配線2は共有されることで、配線本数を少なく、セルブロックを縮小することができる。
図6(A)の従来例では、セル出力信号配線4から取り出されたセル間接続配線5は、同じ棚のスタンダードセルのセル入力信号配線3に接続されるとともに、セル棚間接続配線6に分岐され、異なる上側の棚のセル入力信号配線3に接続される。ここではセル間接続配線5は、1層配線を用いて水平方向に配線され、セル棚間接続配線6は、2層配線を用いて棚間を横切って垂直方向に配線される。
図6(B)、(C)に示す本実施例は、セル出力信号配線4から取り出されたセル間接続配線5は、同じ棚のスタンダードセルのセル入力信号配線3に接続されるとともに、そのセル入力信号配線3を経由して、さらにセル棚間接続配線6として、異なる上側の棚のセル入力信号配線3に接続される。ここではセル間接続配線5は、1層配線を用いて水平方向に配線され、セル棚間接続配線6は、セル入力信号配線3と同じ容量コンタクトパッド配線を用いて棚間を横切って図の垂直(縦、高さ)方向に配線される。
図6(C)にその詳細配線図を示す。今までの説明においては、その説明を省略していたが、図6(C)に示すようにセル電源配線1及びセルGND配線2の下層には、それぞれウェルコンタクト配線7及びサブコンタクト配線8が配置されている。ウェルコンタクト配線7はウェル領域のバイアスを供給する配線であり、サブコンタクト配線8は基板にバイアスを供給する配線であり、ともにビット配線を用いて配線されている。
そのため従来の図6(A)では、ビット配線からなるセル入力信号配線3をそのまま伸ばし、棚間を横切るような配線した場合にはサブコンタクト配線8と短絡する。また1層配線からなるセル間接続配線5をそのまま伸ばし、棚間を横切るような配線した場合にはセルGND配線2と短絡する。そのため一旦、2層配線に引き出し、垂直方向に棚間を横切るような配線した後で、再びセル入力信号配線3に接続することになる。又は、サブコンタクト配線を切断し、セル棚間接続配線を配線することになる。
一方、本発明の図6(C)では、セル入力信号配線3は、1層配線及びビット配線と異なる容量コンタクトパッド配線を用いることから、棚間を自由に横切ることができる。そのためセル出力信号配線4から取り出されたセル間接続配線5は、同じ棚のスタンダードセルのセル入力信号配線3に接続する。そのセル入力信号配線3をセル棚間接続配線6として延長し、棚間を横切って上側の棚のセル入力信号配線3に接続することができる。この場合、サブコンタクト配線を切断する必要がない。
本実施例では、セル入力信号配線は、容量コンタクトパッド配線を用いることから、棚間を自由に横切ることができる。セル入力信号配線をセル棚間接続配線として延長し、棚間を横切って上側の棚のセル入力信号配線に接続することができる。このようにセル棚間接続配線として容量コンタクトパッド配線を使用することで、直接にセル棚を接続できる。セル棚の接続に2層配線を使用しないことから、1層配線トラックを確保することができ、配線の自由度をより高めることができる。
(第3の実施例)
本発明の第3の実施例について、図7を参照して詳細に説明する。本実施例は、第1の実施例において、さらにセル出力信号配線として容量コンタクトパッド配線を用いた実施例である。図7(A)には、複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図、図7(B)にはその配線図を示す。
本発明の第3の実施例について、図7を参照して詳細に説明する。本実施例は、第1の実施例において、さらにセル出力信号配線として容量コンタクトパッド配線を用いた実施例である。図7(A)には、複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図、図7(B)にはその配線図を示す。
図7(A)は第1の実施例における図5(A)と同様であり、その説明は省略する。図7(B)は、第1の実施例の図5(B)に比較し、スタンダードセルdのセル出力信号配線、セル間接続配線、スタンダードセルeのセル入力信号配線、セル出力信号配線が、それぞれ変更されている。以下、第1の実施例からの変更部分のみ説明し、同様の部分についての説明は省略する。
スタンダードセルdのセル出力信号配線4は、容量コンタクトパッド配線が用いられ、コンタクトプラグを介してP−MOSとN−MOSのドレイン拡散層に接続されている。スタンダードセルdのセル出力信号配線4は、そのまま容量コンタクトパッド配線からなるセル間接続配線5に連続している。さらに連続して、スタンダードセルeのセル入力信号配線3となる。スタンダードセルeのセル出力信号配線4も、容量コンタクトパッド配線から構成され、コンタクトプラグを介してP−MOSとN−MOSのドレイン拡散層に接続されている。スタンダードセルeのセル出力信号配線4も、次段のスタンダードセルのセル入力信号配線に接続されることになる(不図示)。
本実施例においては、容量コンタクトパッド配線をスタンダードセルのセル出力信号配線及びセル入力信号配線に使用する。さらに隣接するスタンダードセル間のセル間接続配線としても容量コンタクトパッド配線を使用する。このようにセル入力信号配線、セル出力信号配線、セル間接続配線として容量コンタクトパッド配線を使用することで、コンパクトに、直接セル間を接続できる。セル間の接続に1層配線を使用しないことから、1層配線トラックを確保することができ、配線の自由度をより高めることができる。
本発明では、容量コンタクトパッド配線の材料を多結晶シリコンから低抵抗の金属に変更し、その容量コンタクトパッド配線をスタンダードセルの入力信号配線としても用いる。このようにスタンダードセルの内部配線として従来から使用されているビット配線の代わりに容量コンタクトパッド配線を使用する。容量コンタクトパッド配線を使用することから、ビット配線と重なって配線することが可能となる。そのためスタンダードセルのサイズは縮小され、かつ入力信号配線の長さが長くでき、配線の自由度が高くできる。
さらに、容量コンタクトパッド配線は、セル出力信号配線、セル間接続配線、セル棚間の接続配線として使用できる。容量コンタクトパッド配線を、セル間接続配線、セル棚間の接続配線として使用することで、1層配線、2層配線トラックを確保することができ、より配線の自由度を高めることができる。本発明においては、セルサイズが小さく、かつ配線の自由度が高いスタンダードセル、及びこのスタンダードセルを備えた半導体装置が得られる。
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
1 セル電源配線
2 セルGND配線
3 セル入力信号配線
4 セル出力信号配線
5 セル間接続配線
6 セル棚間接続配線
7 ウェルコンタクト配線
8 サブコンタクト配線
11 拡散層
11a ソース拡散層
11b ドレイン拡散層
12 ゲート電極
13、13a コンタクトプラグ
14 ビット配線
15 容量コンタクトプラグ
16 容量コンタクトパッド配線
17、17a 第1スルホールプラグ
18、18a 1層配線
a、b、c、d、e スタンダードセル
2 セルGND配線
3 セル入力信号配線
4 セル出力信号配線
5 セル間接続配線
6 セル棚間接続配線
7 ウェルコンタクト配線
8 サブコンタクト配線
11 拡散層
11a ソース拡散層
11b ドレイン拡散層
12 ゲート電極
13、13a コンタクトプラグ
14 ビット配線
15 容量コンタクトプラグ
16 容量コンタクトパッド配線
17、17a 第1スルホールプラグ
18、18a 1層配線
a、b、c、d、e スタンダードセル
Claims (10)
- メモリ回路と周辺回路を備えた半導体装置であって、
前記周辺回路を複数の回路ブロックに分割し、前記回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、
前記メモリ回路におけるメモリセルトランジスタと容量下部電極を接続するために使用される容量コンタクトパッド配線を、前記スタンダードセルにおける入力信号配線として用いることを特徴とする半導体装置。 - 前記スタンダードセルの入力信号配線が、スタンダードセルの高さ方向に配線されていることを特徴とする請求項1に記載の半導体装置。
- 前記スタンダードセルの入力信号配線が、容量コンタクトプラグ及びコンタクトプラグを介してスタンダードセルの入力トランジスタのゲート電極に接続されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記容量コンタクトパッド配線は、タングステン(W)を用いて形成されることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記スタンダードセルの入力信号配線が、第1スルホールプラグを介して、他のスタンダードセルからの出力信号配線である上層の第1配線に接続されていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記スタンダードセルの入力信号配線から、隣接する異なる棚のスタンダードセルの入力信号配線までのセル棚間接続配線として、容量コンタクトパッド配線を用いることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
- 容量コンタクトプラグ及びコンタクトプラグを介して出力トランジスタの拡散層に接続された容量コンタクトパッド配線を用いて、スタンダードセルの出力信号配線を形成することを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 1つのスタンダードセルの出力信号配線と、同じ棚で隣接するスタンダードセルの入力信号配線とを接続するセル間接続配線を、容量コンタクトパッド配線を用いて構成することを特徴とする請求項7に記載の半導体装置。
- メモリ回路を備えた半導体装置の周辺回路に使用されるスタンダードセルであって、
前記スタンダードセルは、高さ方向と、高さ方向に直交する幅方向とを有する矩形であり、それぞれが基本論理回路として機能するように構成され、
スタンダードセルの高さ方向の1辺には幅方向にビット配線を用いて形成されたウェルコンタクト配線と1層配線を用いて形成されたセル電源配線が配線され、高さ方向の残りの他辺には幅方向にビット配線を用いて形成されたサブコンタクト配線と1層配線を用いて形成されたセルGND配線が配線され、
スタンダードセルを構成する内部素子が、少なくともメモリ回路で使用されるビット配線と、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線と、を用いて接続され、
スタンダードセルの入力信号配線が、前記容量コンタクトパッド配線を用いて、高さ方向に配線され、さらに入力トランジスタのゲート電極に接続されていることを特徴とするスタンダードセル。 - スタンダードセルの出力信号配線が、前記容量コンタクトパッド配線を用いて、矩形の高さ方向に配線されていることを特徴とする請求項9に記載のスタンダードセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009266280A JP2011114014A (ja) | 2009-11-24 | 2009-11-24 | 半導体装置 |
Applications Claiming Priority (1)
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JP2009266280A JP2011114014A (ja) | 2009-11-24 | 2009-11-24 | 半導体装置 |
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JP2011114014A true JP2011114014A (ja) | 2011-06-09 |
Family
ID=44236145
Family Applications (1)
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JP2009266280A Withdrawn JP2011114014A (ja) | 2009-11-24 | 2009-11-24 | 半導体装置 |
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Country | Link |
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JP (1) | JP2011114014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015050462A (ja) * | 2013-08-30 | 2015-03-16 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体装置 |
CN107025920A (zh) * | 2015-11-09 | 2017-08-08 | 三星电子株式会社 | 具有可定制的标准单元逻辑的集成电路存储器设备 |
-
2009
- 2009-11-24 JP JP2009266280A patent/JP2011114014A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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CN107611125A (zh) * | 2013-08-30 | 2018-01-19 | 三星电子株式会社 | 半导体器件及其制造方法 |
CN107611125B (zh) * | 2013-08-30 | 2021-02-09 | 三星电子株式会社 | 半导体器件及其制造方法 |
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