以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
まず、本実施の形態におけるLCDドライバの外観構成について説明する。図1は、LCDドライバを構成する半導体チップCHPの表面を示す平面図である。図1において、半導体チップCHPは、例えば細長い長方形状(矩形形状)に形成された半導体基板1を有しており、その主面には、例えば液晶表示装置等の表示装置を駆動するLCDのドライバが形成されている。
半導体チップCHPは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち1つの長辺(図1では下側の辺)に沿ってバンプ電極BP1が配置されている。これらのバンプ電極BP1は、一直線上に配置されている。バンプ電極BP1は、半導体チップCHPの内部に形成されている半導体素子および配線からなる集積回路(LSI(Large Scale Integration)に接続する外部接続端子として機能する。特に、バンプ電極BP1は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
次に、一対の長辺のうちもう1つの長辺(図1では上側の辺)に沿ってバンプ電極BP2が配置されている。これらのバンプ電極BP2は、長辺に沿って2列に配置されており、長辺に沿った2列が千鳥状に配置されている。これにより、バンプ電極BP2を高密度に配置することができる。これらのバンプ電極BP2も半導体基板1の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極BP2は、集積回路からの出力信号用のバンプ電極である。
このように半導体チップCHPの外周を構成する一対の長辺には、バンプ電極BP1とバンプ電極BP2が形成されていることになる。このとき、バンプ電極BP1の数に比べてバンプ電極BP2の数が多くなっているため、バンプ電極BP1は長辺に沿って一直線状に形成されているのに対し、バンプ電極BP2は長辺に沿って千鳥状に配置されている。これは、バンプ電極BP1がLCDドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極BP2がLCDドライバから出力される出力信号用のバンプ電極であるからである。すなわち、LCDドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極BP1の数はそれほど多くならない。これに対し、LCDドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極BP2の数が多くなるのである。つまり、出力信号用のバンプ電極BP2は、液晶表示素子を構成する個々のセル(画素)に対して設けられているため、セルの個数に相当する数だけバンプ電極BP2が必要となるのである。したがって、入力信号用のバンプ電極BP1に比べて出力信号用のバンプ電極BP2は数が多くなる。このため、入力信号用のバンプ電極BP1は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極BP2は、長辺に沿って千鳥状に配置して数を増やしている。
なお、図1では、半導体チップCHPを構成する一対の長辺に沿ってバンプ電極BP1とバンプ電極BP2を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。
半導体チップCHPの外観構成は上記のようになっており、以下に、半導体チップCHPに形成されている集積回路により実現されるLCDドライバの機能について説明する。図2は、LCDドライバの機能を示す機能ブロック図である。図2において、本実施の形態における半導体チップCHPは、I/O回路2、SRAM(Static Random Access Memory)3、ワードドライバ4、SRAM制御部5、LCD制御部6およびアナログ部9を有している。
I/O回路2は、半導体チップCHPに入出力されるデータのやりとりを行なう機能を有しており、SRAM3はデータを記憶する記憶回路の一例である。SRAM3は、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバ4は、アレイ(行列)状に配置されているSRAM3の行を選択する機能を有しており、SRAM制御部5は、SRAM3へのデータの書き込みや読み出しを制御する機能を有している。つまり、SRAM制御部5は、SRAM3の読み出しや書き込みを制御するためのアドレスデコーダやリード/ライト制御回路から構成されている。
LCD制御部6は、LCDドライバ(半導体チップCHP)の外部に搭載されるマイコンとのアクセス信号や、SRAM3およびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路7やクロック信号を生成するクロック回路8などを備えている。さらに、アナログ部9は、例えば、SRAM3に記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能(レベルシフト機能)などを有している。すなわち、アナログ回路9には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
LCDドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図2に示すように、長方形をした半導体チップCHPの長辺方向に並ぶように配置されている。LCDドライバを構成する各機能ブロックは、それぞれ、半導体基板1上に形成されているMISFETとMISFET上に形成されている多層配線から構成されている。このとき、例えば、SRAM制御部5やLCD制御部6は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。SRAM制御部5やLCD制御部6は、デジタル回路から形成されているが、このデジタル回路を構成しているMISFETは、動作電圧の絶対値が低い低耐圧MISFETから構成されている。つまり、SRAM制御部5やLCD制御部6は、論理回路(ロジック回路)から構成されており、集積度を向上させている。このため、MISFETの微細化が進み、このMISFETの微細化に伴ってMISFETの動作電圧の絶対値も低くなっているのである。したがって、SRAM制御部5やLCD制御部6は、LCDドライバの中で最も動作電圧の絶対値が低い低耐圧MISFETが使用されている。例えば、LCD制御部6に使用されているMISFETの動作電圧の絶対値は、1.5V程度である。
一方、アナログ部9はアナログ回路から構成されているが、このアナログ回路を構成するMISFETは、LCDドライバの中で動作電圧の絶対値が比較的に高い高耐圧MISFETから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧(数十V)の電圧を液晶表示セルに印加する機能を有しているからである。このように、LCDドライバを構成する半導体チップCHPには、動作電圧の絶対値が異なる複数種類のMISFETが形成されており、特に、SRAM制御部5やLCD制御部6では、最も動作電圧の絶対値が低い低耐圧MISFETが使用されている。これに対し、アナログ部9では、比較的動作電圧の絶対値が高い高耐圧MISFETが使用されている。
次に、LCDドライバの簡単な動作について説明する。まず、LCDドライバ(半導体チップCHP)の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、I/O回路2を介してLCD制御部6に入力する。シリアルデータを入力したLCD制御部6では、クロック回路8で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをSRAM3に記憶するために、SRAM制御部5に対して制御信号を出力する。SRAM制御部5では、LCD制御部6からの制御信号を入力すると、ワードドライバ4を動作させて、SRAM3にパラレルデータである画像データを記憶させる。そして、所定のタイミングで、SRAM3に記憶されている画像データを読み出し、アナログ部9に出力する。アナログ部9では、画像データ(パラレルデータ)の電圧レベルを変換してLCDドライバから出力する。LCDドライバから出力された画像データ(パラレルデータ)は、個々の液晶表示セルに印加されて画像が表示される。このようにLCDドライバによって、液晶表示装置に画像を表示することができる。
続いて、LCDドライバを構成する半導体チップCHPに形成されている多層配線のレイアウトについて説明する。本実施の形態では、多層配線のレイアウトに特徴があるが、まず、本発明者が検討した技術における多層配線のレイアウトについて説明し、かつ、その問題点を説明した後に、本実施の形態における多層配線のレイアウトについて説明する。
図3〜図8は、本願発明の第1比較検討例であって、本発明者が検討した技術における最上層配線のレイアウトを示す図である。このとき、半導体チップCHPに形成されている多層配線の層数を5層としている。半導体チップCHPの表面には、図1に示すように、バンプ電極BP1、BP2が形成されており、このバンプ電極BP1、BP2の一層下層に絶縁膜を介して最上層配線が形成されている。図3では、最上層配線である配線L5が図示されている。配線L5は、半導体チップCHPの長辺方向に延在するように配置されている。すなわち、配線L5は、複数本存在し、複数の配線L5が並行して半導体チップCHPの長辺方向に沿って配置されている。
なお、図3〜8の説明において、SRAM制御部5およびLCD制御部6では、配線L4〜L1を自動レイアウト設計によってレイアウトする場合を例示している。その他の機能ブロックの配線L4〜L1については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
ここで、図3では、SRAM制御部5の形成領域と、LCD制御部6の形成領域が図示されている。図3を見てわかるように、配線L5は、半導体チップCHPの長辺方向に沿って延在しているが、LCD制御部6には配置されないようになっている。つまり、SRAM制御部5の形成領域には、配線L5が形成されているが、LCD制御部6の形成領域には、配線L5が形成されていない。
配線L5は、主に電源電圧を供給する電源配線から構成されている。複数の配線L5には、信号を伝達する信号配線も含まれているが、配線L5は電源電圧を供給する電源配線の本数のほうが信号を伝達する信号配線の本数よりも多くなっている。このように配線L5には、電源配線が多く形成されているため、半導体チップCHPの長辺方向に沿って形成されている。つまり、半導体チップCHPの長辺方向に沿って各機能ブロックが配置されているので、半導体チップCHPの長辺方向に配置された各機能ブロックに電源電圧を供給しやすいように、配線L5は半導体チップCHPの長辺方向に沿って配置されているのである。配線L5となっている電源配線には、SRAM制御部5やLCD制御部6で使用する1.5V程度の電源電圧を供給する電源配線のほか、アナログ回路9で使用する比較的高電圧の電源電圧を供給する電源配線や、アナログ回路9で生成された比較的高電圧の電源電圧を他の機能ブロックに供給する電源配線、基準電位(GND電圧)を供給する電源配線などが含まれている。
続いて、配線L5の一層下層に形成されている配線L4のレイアウトについて説明する。図4は、配線L4のレイアウトを示す図である。図4に示すように、配線L4も上層に形成されている配線L5と同様に、半導体チップCHPの長辺方向に沿って形成されている。つまり、配線L4は複数存在し、複数の配線L4が並行して半導体チップCHPの長辺方向に延在している。そして、配線L5とは異なり、SRAM制御部5の形成領域だけでなくLCD制御部6の形成領域にも配線L4が配置されている。この配線L4は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L4によって、各機能ブロックで生成された信号が伝達できるようになっている。例えば、LCD制御部6で生成された制御信号は、配線L4によってSRAM制御部5に伝達することが可能なようになっている。
次に、配線L4の一層下層に形成されている配線L3のレイアウトについて説明する。図5は、配線L3のレイアウトを示す図である。図5に示すように、配線L3は、上層に形成されている配線L4とは異なり、半導体チップCHPの短辺方向に沿って配置されている。すなわち、配線L3は複数存在し、複数の配線L3が並行して半導体チップCHPの短辺方向に延在している。この配線L3は、例えば、SRAM制御部5の形成領域だけでなくLCD制御部6の形成領域にも配置されており、半導体チップCHPの大部分の領域に形成されている。この配線L3は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L3によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L3も配線L4と同様に主に信号配線として機能し、配線L3と配線L4とは、例えば、プラグによって電気的に接続されている。このようにして、配線L3および配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。
ここで、配線L3が配線L4と異なり半導体チップCHPの短辺方向に配置されているのは、以下に示す理由による。上述したように、配線L4は半導体チップCHPの長辺方向に延在しているので、配線L4の一層下層に形成される配線L3も半導体チップCHPの長辺方向に配置すると、配線L3と配線L4とは互いに並行するように配置されることになる。すると、配線L3と配線L4との間のカップリングが問題となるのである。つまり、配線間のカップリングは、配線同士が並行に配置されていると大きくなる一方、配線同士が直交するように配置していると小さくすることができる。このことから、配線L3を半導体チップCHPの短辺方向に配置しているのである。この結果、配線L4と配線L3とは、互いに交差する(直交する)ことになるので、配線L4と配線L3のカップリングを低減することができる。配線L4や配線L3は主に信号配線として機能することから、配線L4と配線L3のカップリングを低減することにより、配線L4や配線L3を伝達する信号にカップリングによるノイズが発生することを低減できる。以上の理由から、配線L3を半導体チップCHPの短辺方向に沿って配置しているのである。
続いて、配線L3の一層下層に形成されている配線L2のレイアウトについて説明する。図6は、配線L2のレイアウトを示す図である。図6に示すように、配線L2は、上層に形成されている配線L3とは異なり、半導体チップCHPの長辺方向に沿って配置されている。すなわち、配線L2は複数存在し、複数の配線L2が並行して半導体チップCHPの長辺方向に延在している。この配線L2は、例えば、SRAM制御部5の形成領域だけでなくLCD制御部6の形成領域にも配置されており、半導体チップCHPの大部分の領域に形成されている。この配線L2は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L2によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L2も配線L3や配線L4と同様に主に信号配線として機能し、配線L2と配線L3とは、例えば、プラグによって電気的に接続されている。このようにして、配線L2〜配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。
配線L2を半導体チップCHPの長辺方向に沿って配置しているのは、配線L3とのカップリングを考慮しているためである。配線L3は、半導体チップCHPの短辺方向に沿って配置しているので、配線L2も配線L3と同様に、半導体チップCHPの短辺方向に沿って配置すると、配線L2と配線L3が並行に配置されることになり、配線L2と配線L3とのカップリングが大きくなるからである。ここで、配線L2と配線L4とはともに半導体チップCHPの長辺方向に沿って配置されることになるので、カップリングが問題となる可能性がある。しかし、配線間のカップリングは、配線間の位置関係だけでなく、配線間の距離にも依存する。いまの場合、配線L2と配線L4との間には、配線L3が配置されているため、配線L2と配線L4との間の距離は配線L2と配線L3との距離よりも離れていることになる。配線間のカップリングは、配線間の距離が小さいほど大きくなるので、配線L2と配線L4とのカップリングは、配線L2と配線L3とのカップリングに比べて無視できるほど小さくなる。したがって、配線L2と配線L3のカップリングを低減する観点から、配線L2を半導体チップCHPの長辺方向に沿って配置しているのである。このように、配線L2から配線L4を交互に直交するように配置することにより、配線間のカップリングを低減することができる。
次に、配線L2の一層下層に形成されている配線L1のレイアウトについて説明する。図7は、配線L1のレイアウトを示す図である。図7に示すように、配線L1は、上層に形成されている配線L2とは異なり、半導体チップCHPの短辺方向に沿って配置されている。すなわち、配線L1は複数存在し、複数の配線L1が並行して半導体チップCHPの短辺方向に延在している。この配線L1は、例えば、SRAM制御部5の形成領域だけでなくLCD制御部6の形成領域にも配置されており、半導体チップCHPの大部分の領域に形成されている。この配線L1は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L1によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L1も配線L2〜配線L4と同様に主に信号配線として機能し、配線L1と配線L2とは、例えば、プラグによって電気的に接続されている。このようにして、配線L1〜配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。このとき、配線L1は半導体チップCHPの短辺方向に沿って配置されていることから、配線L2との間のカップリングを低減できる配置となっている。
さらに、配線L1の下層に形成されているウェルのレイアウトについて説明する。つまり、配線L1の下層にはMISFETが形成されるが、このMISFETが形成されるウェルのレイアウトについて図面を参照しながら説明する。図8は、SRAM制御部5とLCD制御部6に形成されているウェルのレイアウトを示す図である。図8では、図示されていないが、SRAM制御部5およびLCD制御部6の他の領域にも同様のレイアウトをしたウェルが形成されている。図8に示すように、2領域のp型ウェルPWLと2領域のn型ウェルNWLが半導体チップCHPの長辺方向に沿って交互に配列されている。そして、例えば、1つのp型ウェルPWLにおいて、半導体チップCHPの短辺方向に並ぶように複数のnチャネル型MISFETが形成されている。同様に、1つのn型ウェルNWLにおいて、半導体チップCHPの短辺方向に並ぶように複数のpチャネル型MISFETが形成されている。
このようにして、本発明者が検討した技術によれば、まず、LCDドライバを構成する半導体チップCHPにおいて、半導体チップCHPに形成されるすべての機能ブロックにわたり、半導体基板1に2領域のp型ウェルPWLと2領域のn型ウェルNWLが半導体チップCHPの長辺方向に沿って交互に配列される(図8参照)。そして、個々のウェルに複数のMISFETが半導体チップCHPの短辺方向に並ぶように配置される。そして、第1層配線を構成する配線L1が半導体チップCHPの短辺方向に沿って延在し(図7参照)、第2層配線を構成する配線L2が半導体チップCHPの長辺方向に沿って延在している(図6参照)。同様に、第3層配線を構成する配線L3は半導体チップCHPの短辺方向に沿って延在し(図5参照)、第4層配線を構成する配線L4は半導体チップCHPの長辺方向に沿って延在している。このように配線L1〜配線L4は、平面的に互いに交差するように配置されている。ただし、配線L4上に形成される配線L5は、配線L4と同様に、半導体チップCHPの長辺方向に沿って延在するように配置されている。つまり、配線L5と配線L4とは並行するように配置されている。
図9は、本願発明の第2比較検討例であって、本発明者が検討したLCDドライバにおいて、最上層配線を構成する配線L5と配線L5の一層下層に形成される配線L4との配置関係を示す図である。
なお、図9〜図11の説明において、SRAM制御部5およびLCD制御部6では、配線L4〜L1を自動レイアウト設計によってレイアウトする場合を例示している。その他の機能ブロックの配線L4〜L1については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
図9において、半導体チップCHPの長辺方向に沿って延在している実線が配線L5であり、半導体チップCHPの長辺方向に沿って延在している破線が配線L4を示している。図9に示すように、配線L5と配線L4は両方とも長辺方向に沿って延在しているため、配線L5と配線L4とは、並行状態にあり、カップリングが懸念される。
そこで、図9に示す本発明者が検討しているLCDドライバでは、LCD制御部6上に配線L5を設けないようにレイアウトしている。これにより、LCD制御部6においては、配線L5と配線L4とのカップリングによるノイズ発生を低減しているのである。以下に、LCD制御部6上にだけ配線L5を配置していない理由について説明する。
上述したように配線L4は、下層に配置される配線L3とのカップリングを低減する観点から、半導体チップCHPの長辺方向に沿って延在するように配置される。このとき、配線L4上に形成される配線L5を配線L4と平面的に交差するように配置することにより、配線L4と配線L5とのカップリングを低減することが考えられる。しかし、配線L5は、主に電源配線として機能する配線であり、半導体チップCHPの長辺方向に並んで配置されている各機能ブロックに効率よく電源電圧を供給する観点から、半導体チップCHPの長辺方向に延在させるように配置する必要がある。このため、配線L4と配線L5が平面的に並行することになり、カップリングが問題となる。このカップリングは、例えば、I/O回路2という機能ブロックとLCD制御部6という機能ブロックを考えると、LCD制御部6でのカップリングが大きな問題となるのである。
これは、例えば、I/O回路2を構成している多層配線(配線L1〜配線L4)は、設計者によって寄生容量やカップリングが低減されるようにレイアウト設計されている。このため、たとえ、I/O回路2において、配線L4と配線L5が平面的に並行するように配置されても、カップリングを低減するように配線L4がレイアウト設計されていることから、それほど配線L4と配線L5のカップリングが問題とはなりにくいのである。
これに対し、LCD制御部6を構成している多層配線(配線L1〜配線L4)は、論理回路を効率よく配置するために、コンピュータによる自動設計によって配線のレイアウトが決められているのである。つまり、配線間の寄生容量やカップリングをそれほど考慮せずに効率よく密に配置するように配線のレイアウトが決定されているのである。この場合であっても、配線L1〜配線L4は平面的に交差するようにレイアウト設計されるので、配線L1〜配線L4間のカップリングはそれほど問題とならない。一方、LCD制御部6に配線L5を通過させると、配線L4と配線L5とのカップリングが問題となる。つまり、配線L4が配線間の寄生容量やカップリングをそれほど考慮せずに配置されていることから、配線L4上に配線L4と並行するように配線L5を設けると、配線L4と配線L5とのカップリングが問題となるのである。また、SRAM制御部5も自動設計によって配線レイアウトされ、配線L4は配線L5と平行に配置されるが、SRAM制御部5に含まれるSRAMのデコーダなどは比較的ノイズに強いという特性を持っているので、LCD制御部6よりはカップリングの問題は低い。
さらに、LCD制御部6には、リセット回路7やクロック回路8が形成されている。例えば、リセット回路7が配線間のカップリングによって誤動作すると、液晶表示画面が不必要にリセットされて乱れる、または、消えてしまうという不具合が生じるおそれがある。さらに、クロック回路8では、タイミングの基準となるクロック信号を生成しているが、このクロック信号にカップリングによるノイズが生じると、タイミングをとることができなくなりLCDドライバの動作に多大な悪影響を及ぼすことになる。このように、LCD制御部6には、ノイズによる誤動作が発生すると重大な問題に至る重要な回路が形成されているので、カップリングによるノイズの発生を極力抑制する必要がある。特に、LCD制御部6は集積化が進んでおり、その結果、低い動作電圧で駆動するMISFETを用いたデジタル回路として形成されている。LCD制御部6はデジタル回路から構成されているので、ノイズに対して耐性があると考えるかもしれないが、近年では、LCDドライバの小型化に伴い、MISFETの集積化も進んでいる。MISFETを高集積化して微細化することは、MISFETの駆動電圧が低下することを意味している。つまり、LCD制御部6はデジタル回路から構成されているが、LCD制御部6を構成するMISFETの微細化に伴って駆動電圧が低下していることから、デジタル信号の「1」と「0」を区別するしきい値電圧の値も低くなってきている。このため、LCD制御部6は、小さなノイズに対しても誤動作するおそれが高くなっているのである。
以上のことから、本発明者が検討しているLCDドライバでは、図9に示すように、LCD制御部6に最上層配線である配線L5を形成しないようにしている。これにより、LCD制御部6では、配線L4と配線L5が平面的に並行するように配置されないことから、配線L4と配線L5とのカップリングを低減することができる。つまり、LCD制御部6のように寄生容量やカップリングをそれほど考慮せずに効率よくコンピュータでレイアウト設計される領域においては、配線L4と平面的に並行する配線L5を配置しないことで、配線L4と配線L5とのカップリングを低減する手法がとられている。
本発明者が検討しているLCDドライバでは、レイアウト設計上、自動レイアウト設計による配線レイアウトを行う際に、最上層配線を構成する配線L5と配線L5の一層下層に形成される配線L4が平面的に並行するように配置されることが前提となる。このような前提条件のもと、本発明者が検討している技術では、寄生容量やカップリングの影響をあまり考慮せずに、効率よくレイアウト設計されているLCD制御部6での配線L5と配線L4とのカップリングを抑制するため、LCD制御部6に配線L5を配置しないという手法を採用しているのである。
ところが、近年、LCDドライバの小型化が要求されており、特に、LCDドライバの短辺方向の縮小化が行なわれてきている。この場合、上述したように、本発明者が検討している技術では、LCD制御部6に電源配線として機能する配線L5を配置しないことで、配線L5と配線L4とのカップリングを対策しているが、このカップリング対策が困難になるのである。すなわち、LCDドライバの短辺が縮小化されることから、図10に示すように、電源配線である配線L5を配置するスペースを確保することが難しくなり、LCD制御部6にも電源配線である配線L5を配置する構成をとるようになってきている。
この場合、LCD制御部6において、配線L5と配線L4とのカップリングが問題として顕在化することになる。図11は、半導体チップCHPの短辺を縮小化した場合における配線L5(実線)と配線L4(破線)との位置関係を示す図である。図11に示すように、LCD制御部6において、LCD制御部6に配線L5が配置され、かつ、配線L4が効率よく密にレイアウトされている結果、配線L4と配線L5とのカップリングが問題となることがわかる。
ここで、配線L4と配線L5との間にもう一層配線層を追加することが考えられる。つまり、配線L4と配線L5との間に、配線L4および配線L5と平面的に交差する方向(例えば、半導体チップCHPの短辺方向)へ延在する配線を設けることが考えられる。このように配線を追加すれば、互いに平面的に並行する配線L4と配線L5とのカップリングを低減できると考えられる。しかし、このような対策では、LCDドライバの配線層が一層増加することになる。この場合、カップリングを低減するために、すべての配線層のレイアウト設計をやり直す必要があり、新たなレイアウト設計する必要があり時間もコストもかかることになる。そして、たとえ、新たなレイアウト設計が実現できても、配線層が一層多くなることから、LCDドライバの製造工程も複雑になり、歩留まりも低下すると考えられる。さらに、LCDドライバのコストが上昇することが懸念される。したがって、配線L4と配線L5との間に新たな配線層を追加する手法は、妥当ではないと考えられる。
そこで、LCDドライバの短辺を縮小化することを実現するには、カップリング対策よりも効率のよいレイアウト設計を優先させる自動レイアウト設計手法が使用される機能ブロック(例えば、LCD制御部6)での配線L5と配線L4とのカップリングを低減する工夫が必要となる。以下に示す本実施の形態におけるLCDドライバでは、LCDドライバの短辺を縮小化しても、配線間のカップリング対策を充分にとることができ、LCDドライバの信頼性向上を図ることができる技術的思想について説明する。図1および図12〜22に、上述した第1比較検討例および第2比較検討例を基にした本実施の形態を示す。なお、図12〜22の説明において、SRAM制御部5およびLCD制御部6では、配線L4〜L1は自動レイアウト設計によって配線のレイアウトが行なわれている場合を例示している。その他の機能ブロックの配線L4〜L1については、自動レイアウト設計を用いて配線のレイアウトを行ってもよいし、設計者によりレイアウトを行ってもよい。
本実施の形態におけるLCDドライバでは、半導体チップCHPに形成されている多層配線の層数を5層としている。半導体チップCHPの表面には、図1に示すように、バンプ電極BP1、BP2が形成されており、このバンプ電極BP1、BP2の一層下層に絶縁膜を介して最上層配線が形成されている。図12では、最上層配線である配線L5が図示されている。配線L5は、半導体チップCHPの長辺方向に延在するように配置されている。すなわち、配線L5は、複数本存在し、複数の配線L5が並行して半導体チップCHPの長辺方向に沿って配置されている。ここで、図12では、SRAM制御部5の形成領域と、LCD制御部6の形成領域が図示されている。図12を見てわかるように、配線L5は、半導体チップCHPの長辺方向に沿って延在しており、SRAM制御部5だけでなくLCD制御部6にも配線L5が形成されていることがわかる。この配線L5は本発明者が検討した技術と同様に、主に電源配線として機能する配線である。すなわち、配線L5は複数存在し、複数の配線L5は信号を伝達する信号配線の本数よりも電源電圧を各機能ブロックに供給する電源配線の本数が多くなっている。
続いて、配線L5の一層下層に形成されている配線L4のレイアウトについて説明する。図13は、配線L4のレイアウトを示す図である。図13に示すように、半導体チップCHPの大部分の領域では、配線L4も上層に形成されている配線L5と同様に、半導体チップCHPの長辺方向に沿って形成されている。このように配線L4が半導体チップCHPの長辺方向に沿って延在している領域は、LCDドライバを構成する機能ブロックのうち、設計者によって寄生容量やカップリングの低減が考慮されて配線のレイアウトが決定されている領域であり、例えば、I/O回路2などの機能ブロックが該当する。この機能ブロックでは、配線L4と配線L5のカップリングが及ぼす影響が少ないことから、従来通り、配線L4と配線L5の両方とも、半導体チップCHPの長辺方向に延在するように構成している。
これに対し、例えば、LCD制御部6のように、コンピュータによって効率よく自動的にレイアウト設計がなされる機能ブロックでは、図13に示すように、配線L4を半導体チップCHPの短辺方向に延在するように配置する。つまり、本実施の形態におけるLCDドライバでは、配線L4を機能ブロックによって方向を変えている点に特徴がある。具体的には、設計者によって寄生容量やカップリングの低減が考慮されて配線のレイアウトが決定されているLCDドライバの大部分の機能ブロックでは、配線L4を半導体チップCHPの長辺方向に沿って延在するように配置する。一方、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線L4を半導体チップCHPの短辺方向に延在するように配置する。この結果、例えば、LCD制御部6では、配線L5とこの配線L5の一層下層に形成される配線L4の配置位置が平面的に交差する(直交する)ようになる。このため、配線L5と配線L4とのカップリングを低減することができる。以上のことから、LCD制御部6のように自動レイアウト設計により配線を効率よく配置する機能ブロックにおいて、配線L5と配線L4とのカップリングを低減することができる。
本実施の形態の特徴は、LCD制御部6における配線L4のレイアウトを半導体チップCHPの短辺方向に沿って延在させることにより、LCD制御部6での配線L5と配線L4とのカップリングを低減することにある。さらに、本実施の形態の特徴は、LCD制御部6のように、コンピュータによって効率よく自動的にレイアウト設計がなされる機能ブロックだけ、配線L4の延在方向を90度変えていることにある。例えば、配線L5と配線L4との間のカップリングを低減するため、配線L4の延在方向をすべての機能ブロックで半導体チップCHPの短辺方向に変えることも考えられるが、この場合、配線L4のレイアウトをすべて変更する必要があり、コストも時間もかかることになる。そこで、本実施の形態では、配線L5と配線L4との間のカップリングの影響を受けやすい機能ブロックだけ、配線L4のレイアウトを変更している。このため、例えば、SRAM制御部5のようにLCD制御部6以外の機能ブロックでは、従来と同様に配線L4をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線L4のレイアウトを変更することにより、LCDドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏するのである。
なお、本実施の形態では、LCD制御部6においてのみ、配線L4の延在方向を半導体チップCHPの短辺方向としているが、必ずしもLCD制御部6に限られるものではなく、配線L5と配線L4との間のカップリングの影響を受けやすい機能ブロックであれば、同様なレイアウトを行うことができる。
なお、配線L4は複数存在し、複数の配線L4は、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L4によって、各機能ブロックで生成された信号が伝達できるようになっている。例えば、LCD制御部6で生成された制御信号は、配線L4によってSRAM制御部5に伝達することが可能なようになっている。
次に、配線L4の一層下層に形成されている配線L3のレイアウトについて説明する。図14は、配線L3のレイアウトを示す図である。図14に示すように、配線L3は、半導体チップCHPの大部分の領域で上層に形成されている配線L4とは異なり、半導体チップCHPの短辺方向に沿って配置されている。すなわち、配線L4が半導体チップCHPの長辺方向に沿って延在している領域では、配線L4の一層下層に形成されている配線L3は、半導体チップCHPの短辺方向に沿って延在するように配置されている。これは、配線L4と配線L3との間のカップリングを防止するためである。例えば、SRAM制御部5では、半導体チップCHPの短辺方向に沿って延在するように配線L3が配置されている。
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線L3を半導体チップCHPの長辺方向に延在するように配置する。具体的には、LCD制御部6では、配線L3を半導体チップCHPの長辺方向に沿って延在するように配置している。LCD制御部6では、配線L3の一層上層に形成される配線L4が半導体チップCHPの短辺方向に沿って延在するように配置されているからである。つまり、LCD制御部6では、最上層配線である配線L5とのカップリングを低減するため、配線L5の一層下層に形成されている配線L4を配線L5と平面的に交差するように配置している。この結果、LCD制御部6では、配線L4を半導体チップCHPの短辺方向に配置している。このことから、LCD制御部6で配線L4の一層下層に形成されている配線L3をLCD制御部6以外の機能ブロックと同様に半導体チップCHPの短辺方向に沿って延在させるように配置すると、LCD制御部6では、配線L4と配線L3が平面的に並行するように配置されることになり、配線L4と配線L3とのカップリングが顕在化する。したがって、本実施の形態では、LCD制御部6に配置される配線L3を、半導体チップCHPの長辺方向に沿って延在するように配置しているのである。このため、半導体チップCHPに配置される配線L3は、例えば、SRAM制御部5では半導体チップCHPの短辺方向に沿って延在するように配置され、LCD制御部6では半導体チップCHPの長辺方向に沿って延在するように配置される。すなわち、配線L3は、半導体チップCHPの短辺方向に沿って延在するものと、半導体チップCHPの長辺方向に沿って延在するものが存在することになる。
本実施の形態では、LCD制御部6での配線L5と配線L4との間のカップリングを防止するため、LCD制御部6に配置される配線L4の方向を、他の機能ブロックに配置される配線L4の方向と直交するように配置している。LCD制御部6での配線L5と配線L4との間のカップリングを防止するためには、配線L4の延在方向を配線L5の延在方向と直交するように配置すれば充分と考えられる。しかし、LCD制御部6の配線L4の延在方向を、他の機能ブロックに配置される配線L4の延在方向と直交させる結果、配線L4の一層下層に形成される配線L3においても、LCD制御部6と他の機能ブロックとの間で配線L3の延在方向を90度変える必要があるのである。これは、LCD制御部6と他の機能ブロックの両方で、配線L4と配線L3との間のカップリングを抑制する必要があるからである。
つまり、本実施の形態では、LCD制御部6において、配線L4の延在方向を配線L5の延在方向と直交させることに本質的な意義があるが、この構成をとることにより、LCD制御部6では、配線L4の一層下層に形成されている配線L3と配線L4とのカップリングを防止するため、LCD制御部6と他の機能ブロックとの間で配線L3の延在方向を90度変える必要があるのである。すなわち、LCD制御部6において、配線L4の延在方向を変えることは、配線L4の配置にとどまらず、配線L4の一層下層に形成されている配線L3の延在方向にも影響を及ぼすのである。
この配線L3は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L3によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L3も配線L4と同様に主に信号配線として機能し、配線L3と配線L4とは、例えば、プラグによって電気的に接続されている。このようにして、配線L3および配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。
次に、配線L3の一層下層に形成されている配線L2のレイアウトについて説明する。図15は、配線L2のレイアウトを示す図である。図15に示すように、配線L2は、半導体チップCHPの大部分の領域で上層に形成されている配線L3とは異なり、半導体チップCHPの長辺方向に沿って配置されている。すなわち、配線L3が半導体チップCHPの短辺方向に沿って延在している領域では、配線L3の一層下層に形成されている配線L2は、半導体チップCHPの長辺方向に沿って延在するように配置されている。これは、配線L3と配線L2との間のカップリングを防止するためである。例えば、SRAM制御部5では、半導体チップCHPの長辺方向に沿って延在するように配線L2が配置されている。
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線L2を半導体チップCHPの短辺方向に延在するように配置する。具体的には、LCD制御部6では、配線L2を半導体チップCHPの短辺方向に沿って延在するように配置している。LCD制御部6では、配線L2の一層上層に形成される配線L3が半導体チップCHPの長辺方向に沿って延在するように配置されているからである。
LCD制御部6では、配線L3の一層下層に形成されている配線L2と配線L3とのカップリングを防止するため、LCD制御部6と他の機能ブロックとの間で配線L2の延在方向を90度変える必要があるのである。すなわち、LCD制御部6において、配線L4の延在方向を変えることは、配線L4の配置にとどまらず、配線L2の延在方向にも影響を及ぼすのである。
この配線L2は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L2によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L2も配線L3や配線L4と同様に主に信号配線として機能し、配線L2と配線L3とは、例えば、プラグによって電気的に接続されている。このようにして、配線L2〜配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。
次に、配線L2の一層下層に形成されている配線L1のレイアウトについて説明する。図16は、配線L1のレイアウトを示す図である。図16に示すように、配線L1は、半導体チップCHPの大部分の領域で上層に形成されている配線L2とは異なり、半導体チップCHPの短辺方向に沿って配置されている。すなわち、配線L2が半導体チップCHPの長辺方向に沿って延在している領域では、配線L2の一層下層に形成されている配線L1は、半導体チップCHPの短辺方向に沿って延在するように配置されている。これは、配線L2と配線L1との間のカップリングを防止するためである。例えば、SRAM制御部5では、半導体チップCHPの短辺方向に沿って延在するように配線L1が配置されている。
これに対し、寄生容量やカップリングの影響よりもコンピュータによって効率よく自動的にレイアウト設計をすることを優先する機能ブロックでは、配線L1を半導体チップCHPの長辺方向に延在するように配置する。具体的には、LCD制御部6では、配線L1を半導体チップCHPの長辺方向に沿って延在するように配置している。LCD制御部6では、配線L1の一層上層に形成される配線L2が半導体チップCHPの短辺方向に沿って延在するように配置されているからである。
LCD制御部6では、配線L2の一層下層に形成されている配線L1と配線L2とのカップリングを防止するため、LCD制御部6と他の機能ブロックとの間で配線L1の延在方向を90度変える必要があるのである。すなわち、LCD制御部6において、配線L4の延在方向を変えることは、配線L4の配置にとどまらず、配線L1の延在方向にも影響を及ぼすのである。
この配線L1は複数形成されており、電源電圧を供給する電源配線の本数よりも、信号を伝達する信号配線の本数が多くなるように設定されている。したがって、この配線L1によって、各機能ブロックで生成された信号が伝達できるようになっている。つまり、配線L1も配線L2〜配線L4と同様に主に信号配線として機能し、配線L1と配線L2とは、例えば、プラグによって電気的に接続されている。このようにして、配線L1〜配線L4を使用して各機能ブロックで生成された信号が伝達できるようになっている。
さらに、配線L1の下層に形成されているウェルのレイアウトについて説明する。つまり、配線L1の下層にはMISFETが形成されるが、このMISFETが形成されるウェルのレイアウトについて図面を参照しながら説明する。図17は、SRAM制御部5とLCD制御部6に形成されているウェルのレイアウトを示す図である。図17では、図示されていないが、SRAM制御部5およびLCD制御部6の他の領域(他の機能ブロック)にも同様のレイアウトをしたウェルが形成されるが省略している。図17に示すように、SRAM制御部5では、2領域のp型ウェルPWLと2領域のn型ウェルNWLが半導体チップCHPの長辺方向に沿って交互に配列されている。そして、例えば、1つのp型ウェルPWLにおいて、半導体チップCHPの短辺方向に並ぶように複数のnチャネル型MISFETが形成されている。同様に、1つのn型ウェルNWLにおいて、半導体チップCHPの短辺方向に並ぶように複数のpチャネル型MISFETが形成されている。
一方、LCD制御部6では、2領域のp型ウェルPWLと2領域のn型ウェルNWLが半導体チップCHPの短辺方向に沿って交互に配列されている。そして、例えば、1つのp型ウェルPWLにおいて、半導体チップCHPの長辺方向に並ぶように複数のnチャネル型MISFETが形成されている。同様に、1つのn型ウェルNWLにおいて、半導体チップCHPの長辺方向に並ぶように複数のpチャネル型MISFETが形成されている。
このように、LCD制御部6では、配線L1の延在方向を半導体チップCHPの長辺方向とするため、LCD制御部6と他の機能ブロックとの間でウェルの延在方向を90度変える必要があるのである。すなわち、LCD制御部6において、配線L4の延在方向を変えることは、配線L4の配置にとどまらず、ウェルの延在方向にも影響を及ぼすのである。
本実施の形態におけるLCDドライバは上記のように構成されており、以下に、本実施の形態の特徴である配線L5と配線L4との位置関係について図面を参照しながら説明する。図18は、本実施の形態における半導体チップにおいて、配線L5と配線L4とを図示している図である。図18において、配線L5は実線で示されており、配線L4は破線で示されている。
図18に示すように、半導体チップCHPの長辺方向に沿って配線L5が延在している。この配線L5は、設計者により寄生容量やカップリングの影響を考慮してレイアウト設計されている機能ブロックや、コンピュータによる自動レイアウト設計により効率よく配線がレイアウトされている機能ブロックの両方にわたって延在している。例えば、I/O回路2、SRAM制御部5やLCD制御部6に配線L5が延在している。
これに対し、配線L4は、半導体チップCHPの長辺方向に延在している配線と半導体チップCHPの短辺方向に延在している配線が混在している。具体的には、設計者により寄生容量やカップリングの影響を考慮してレイアウト設計されている機能ブロック(例えば、I/O回路2)では、配線L4を半導体チップCHPの長辺方向に延在するように配置している。これにより、例えば、I/O回路2では、配線L5と配線L4が平面的に並行するように配置されることになるが、設計者により、カップリングの影響を考慮して配線L4がレイアウトされているので、配線L5と配線L4とのカップリングはそれほど問題とはならない。
一方、コンピュータによる自動レイアウト設計により効率よく配線がレイアウトされている機能ブロック(例えば、LCD制御部6)では、配線L4を半導体チップCHPの短辺方向に延在するように配置している。これにより、例えば、LCD制御部6では、配線L5と配線L4が平面的に直交するように配置されることになり、配線L5と配線L4とのカップリングを低減することができる。
このように、半導体チップCHPの短辺の縮小化により、LCD制御部6のように自動レイアウト設計により配線を効率よく配置する機能ブロック上にも配線L5を配置する場合であっても、配線L5と配線L4とのカップリングを低減することができる。特に、本実施の形態では、例えば、I/O回路2やSRAM制御部5のようにLCD制御部6以外の機能ブロックでは、従来と同様に配線L4をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線L4のレイアウトを変更することにより、LCDドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏するのである。
ここで、図18に示すように、SRAM制御部5では配線L4が半導体チップCHPの長辺方向に沿って延在している一方、LCD制御部6では配線L4が半導体チップCHPの短辺方向に沿って延在している。このとき、SRAM制御部5とLCD制御部6とは、信号のやりとりを行なうため、SRAM制御部5とLCD制御部6とを配線で電気的に接続する必要がある。ところが、例えば、SRAM制御部5の配線L4とLCD制御部6の配線L4とは交差しているので、どのように電気的に接続するかが問題となる。そこで、本実施の形態では以下に示すようにして、SRAM制御部5とLCD制御部6とを電気的に接続している。つまり、SRAM制御部5の配線L4とLCD制御部6の配線L4とは交差しているが、LCD制御部6の配線L4に一層下層に形成されている配線L3は、半導体チップCHPの長辺方向に沿って延在している。すなわち、LCD制御部6の配線L3とSRAM制御部5の配線L4とは、ともに、半導体チップCHPの長辺方向に沿って延在しており、互いに平面的に並行している。このことから、LCD制御部6の配線L4とLCD制御部6の配線L3とをプラグで接続し、さらに、LCD制御部6の配線L3と同じ方向に延在しているSRAM制御部5の配線L4とをプラグで接続することにより、SRAM制御部5とLCD制御部6とを電気的に接続することができる。
次に、本実施の形態におけるLCDドライバに形成されているSRAM制御部5の模式的なレイアウト構成について説明する。図19は、SRAM制御部5に形成されているMISFETおよび多層配線のレイアウトの一例を示す図である。図19において、紙面の左右方向が半導体チップの短辺方向を示しており、紙面の上下方向が半導体チップの長辺方向を示している。
図19に示すように、n型ウェルNWLとp型ウェルPWLが半導体チップの長辺方向に並ぶように配置されている。具体的には、2領域のn型ウェルNWLと2領域のp型ウェルPWLが交互に半導体チップの長辺方向に配置されている。そして、個々のウェルは半導体チップの短辺方向に延在している。例えば、n型ウェルNWLには、半導体チップの短辺方向に並ぶように複数のnチャネル型MISFETが配置され、p型ウェルPWLには、半導体チップの短辺方向に並ぶように複数のpチャネル型MISFETが配置されている。
2領域のn型ウェルNWLと2領域のp型ウェルPWLの境界には配線L1が形成されており、この配線L1は半導体チップの短辺方向に延在するように形成されている。そして、配線L1にはnチャネル型MISFETのソース領域Sとプラグを介して接続するものやpチャネル型MISFETのソース領域Sとプラグを介して接続するものが存在する。一方、互いに隣接するnチャネル型MISFETとpチャネル型MISFETは、それぞれのドレイン領域Dが配線で接続され、これらのドレイン領域はプラグを介して配線L2と電気的に接続されている。配線L2は、半導体チップCHPの長辺方向に沿って延在しており、配線L1と配線L2とは互いに平面的に交差する位置関係となっている。
さらに、nチャネル型MISFETのソース領域Sとドレイン領域Dの間にはゲート電極Gが形成されており、このゲート電極Gは、nチャネル型MISFETと隣接するpチャネル型MISFETのゲート電極Gとしても機能する。すなわち、ゲート電極Gは、pチャネル型MISFETのソース領域Sとドレイン領域Dとの間にも配置されている。
配線L2は配線L3とプラグを介して接続されており、配線L3は半導体チップの短辺方向に沿って延在するように配置されている。さらに、配線L3は配線L4とプラグを介して接続されており、配線L4は半導体チップの長辺方向に沿って延在している。このように、SRAM制御部5では、配線L1〜配線L4が交互に交差する位置関係で配置されている。さらに、半導体チップCHPの長辺方向に沿って配線L5が延在している。このとき、配線L5と配線L4とは互いに並行する位置関係にあるが、SRAM制御部5に含まれるSRAMのデコーダなどは比較的ノイズに強いという特性を持っているので、配線L5と配線L4とのカップリングはあまり問題とはならない。以上のようにして、SRAM制御部5にMISFETと多層配線が配置されている。
続いて、SRAM制御部5に形成されているMISFETと多層配線の模式的な断面構造について説明する。図20は、SRAM制御部5に形成されているMISFETと多層配線とを示す断面図である。図20において、紙面左右方向が半導体チップの短辺方向であり、紙面を貫く方向が半導体チップの長辺方向である。図20に示すように、半導体基板1には、素子分離領域STIが形成されており、素子分離領域STIで分離された活性領域(アクティブ領域)に複数のMISFETQが形成されている。そして、複数のMISFETQを覆うように絶縁膜10が形成されており、この絶縁膜10にプラグPLG1が形成されている。絶縁膜10上には、第1層配線である配線L1が形成されており、配線L1は、半導体チップCHPの短辺方向に延在している。
次に、配線L1を覆うように絶縁膜11が形成されており、絶縁膜11にプラグPLG2が形成されている。プラグPLG2が形成された絶縁膜11上には第2層配線となる配線L2が形成されている。配線L2は、半導体チップの長辺方向に延在している。
さらに、配線L2を覆うように絶縁膜12が形成されており、絶縁膜12にプラグPLG3が形成されている。プラグPLG3が形成された絶縁膜12上には第3層配線となる配線L3が形成されている。配線L3は、半導体チップの短辺方向に延在している。
続いて、配線L3を覆うように絶縁膜13が形成されており、絶縁膜13にプラグPLG4が形成されている。プラグPLG4が形成された絶縁膜13上には第4層配線となる配線L4が形成されている。配線L4は、半導体チップの長辺方向に延在している。
そして、配線L4を覆うように絶縁膜14が形成されており、絶縁膜14にプラグPLG5が形成されている。プラグPLG5が形成された絶縁膜14上には最上層配線となる配線L5が形成されている。配線L5は、半導体チップの長辺方向に延在している。
以上にようにして、配線L1〜配線L4が互いに平面的に交差するように配置されており、配線L4と配線L5はともに半導体チップCHPの長辺方向に沿って延在するように配置されている。
最上層配線となる配線L5を覆うように絶縁膜15が形成されており、絶縁膜15に開口部が形成されている。この開口部は配線L5に達するように形成され、開口部内を埋め込むようにチタン膜16、パラジウム膜17および金膜18が形成されている。このチタン膜16、パラジウム膜17および金膜18は、開口部から絶縁膜15上にはみ出しておりバンプ電極BPを形成している。以上のようにして、SRAM制御部5にMISFETと多層配線が形成されている。
なお、絶縁膜10〜絶縁膜15は、例えば、酸化シリコン膜から構成されており、配線L1〜配線L5は、例えば、アルミニウム膜から構成されている。また、配線L1〜配線L5は、ダマシン配線のような銅を主体とする導電膜で形成してもよい。すなわち、各絶縁膜10〜絶縁膜15に、溝を形成した後に、溝の内部および外部に銅を主体とする導電膜を形成する。その後、CMP法等で溝の外部の導電膜を研磨することで、溝内部に導電膜を埋め込む構造とすることもできる。なお、このようなダマシン配線構造は、後述の図22における説明でも同様である。
次に、本実施の形態におけるLCDドライバに形成されているLCD制御部6の模式的なレイアウト構成について説明する。図21は、LCD制御部6に形成されているMISFETおよび多層配線のレイアウトの一例を示す図である。図21において、紙面の左右方向が半導体チップの短辺方向を示しており、紙面の上下方向が半導体チップの長辺方向を示している。
図21に示すように、n型ウェルNWLとp型ウェルPWLが半導体チップの短辺方向に並ぶように配置されている。具体的には、2領域のn型ウェルNWLと2領域のp型ウェルPWLが交互に半導体チップの短辺方向に配置されている。そして、個々のウェルは半導体チップの長辺方向に延在している。例えば、n型ウェルNWLには、半導体チップの長辺方向に並ぶように複数のnチャネル型MISFETが配置され、p型ウェルPWLには、半導体チップの長辺方向に並ぶように複数のpチャネル型MISFETが配置されている。
2領域のn型ウェルNWLと2領域のp型ウェルPWLの境界には配線L1が形成されており、この配線L1は半導体チップの長辺方向に延在するように形成されている。そして、配線L1にはnチャネル型MISFETのソース領域Sとプラグを介して接続するものやpチャネル型MISFETのソース領域Sとプラグを介して接続するものが存在する。一方、互いに隣接するnチャネル型MISFETとpチャネル型MISFETは、それぞれのドレイン領域Dが配線で接続され、これらのドレイン領域はプラグを介して配線L2と電気的に接続されている。配線L2は、半導体チップCHPの短辺方向に沿って延在しており、配線L1と配線L2とは互いに平面的に交差する位置関係となっている。
さらに、nチャネル型MISFETのソース領域Sとドレイン領域Dの間にはゲート電極Gが形成されており、このゲート電極Gは、nチャネル型MISFETと隣接するpチャネル型MISFETのゲート電極Gとしても機能する。すなわち、ゲート電極Gは、pチャネル型MISFETのソース領域Sとドレイン領域Dとの間にも配置されている。
配線L2は配線L3とプラグを介して接続されており、配線L3は半導体チップの長辺方向に沿って延在するように配置されている。さらに、配線L3は配線L4とプラグを介して接続されており、配線L4は半導体チップの短辺方向に沿って延在している。このように、LCD制御部6では、配線L1〜配線L4が交互に交差する位置関係で配置されている。さらに、半導体チップCHPの長辺方向に沿って配線L5が延在している。このとき、配線L5と配線L4とは互いに直交する位置関係にあるので、配線L5と配線L4との間のカップリングを低減することができる。以上のようにして、LCD制御部6にMISFETと多層配線が配置されている。
続いて、LCD制御部6に形成されているMISFETと多層配線の模式的な断面構造について説明する。図22は、LCD制御部6に形成されているMISFETと多層配線とを示す断面図である。図22において、紙面左右方向が半導体チップの長辺方向であり、紙面を貫く方向が半導体チップの短辺方向である。図22に示すように、半導体基板1には、素子分離領域STIが形成されており、素子分離領域STIで分離された活性領域(アクティブ領域)に複数のMISFETQが形成されている。そして、複数のMISFETQを覆うように絶縁膜10が形成されており、この絶縁膜10にプラグPLG1が形成されている。絶縁膜10上には、第1層配線である配線L1が形成されており、配線L1は、半導体チップCHPの長辺方向に延在している。
次に、配線L1を覆うように絶縁膜11が形成されており、絶縁膜11にプラグPLG2が形成されている。プラグPLG2が形成された絶縁膜11上には第2層配線となる配線L2が形成されている。配線L2は、半導体チップの短辺方向に延在している。
さらに、配線L2を覆うように絶縁膜12が形成されており、絶縁膜12にプラグPLG3が形成されている。プラグPLG3が形成された絶縁膜12上には第3層配線となる配線L3が形成されている。配線L3は、半導体チップの長辺方向に延在している。
続いて、配線L3を覆うように絶縁膜13が形成されており、絶縁膜13にプラグPLG4が形成されている。プラグPLG4が形成された絶縁膜13上には第4層配線となる配線L4が形成されている。配線L4は、半導体チップの短辺方向に延在している。
そして、配線L4を覆うように絶縁膜14が形成されており、絶縁膜14にプラグPLG5が形成されている。プラグPLG5が形成された絶縁膜14上には最上層配線となる配線L5が形成されている。配線L5は、半導体チップの長辺方向に延在している。
以上のようにして、配線L1〜配線L4が互いに平面的に交差するように配置されており、配線L4と配線L5は互いに平面的に直交するように配置されている。したがって、LCD制御部6では、配線L4と配線L5との間のカップリングを低減することができる。
最上層配線となる配線L5を覆うように絶縁膜15が形成されており、絶縁膜15に開口部が形成されている。この開口部は配線L5に達するように形成され、開口部内を埋め込むようにチタン膜16、パラジウム膜17および金膜18が形成されている。このチタン膜16、パラジウム膜17および金膜18は、開口部から絶縁膜15上にはみ出しておりバンプ電極BPを形成している。以上のようにして、SRAM制御部5にMISFETと多層配線が形成されている。
なお、絶縁膜10〜絶縁膜15は、例えば、酸化シリコン膜から構成されており、配線L1〜配線L5は、例えば、アルミニウム膜から構成されている。また、上述したように、配線L1〜L5は、銅を主体とするダマシン配線構造とすることもできる。
以上のようにLCD制御部6のように自動レイアウト設計により配線を効率よく配置する機能ブロック上にも配線L5を配置する場合であっても、配線L5と配線L4とのカップリングを低減することができる。したがって、LCD制御部6にも最上層配線である配線L5を配置することができ、半導体チップの縮小化を推進することができる。特に、本実施の形態において、例えば、I/O回路2やSRAM制御部5のようにLCD制御部6以外の機能ブロックでは、従来と同様に配線L4をレイアウトしている。このように本実施の形態では、必要最小限の範囲で配線L4のレイアウトを変更することにより、LCDドライバの短辺の縮小化に伴うカップリングの低減とコストの上昇の抑制を両立できる顕著な効果を奏する。
なお、本実施の形態では、LCD制御部6においてのみ、配線L4の延在方向を半導体チップCHPの短辺方向とした場合を例示したが、必ずしもLCD制御部6に限られるものではなく、配線L5と配線L4との間のカップリングの影響を受けやすい機能ブロックであれば、同様なレイアウトを行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。