CN103715183A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件，将提高半导体器件内部的布线板和第二半导体芯片的电源和接地的抗扰性。第一半导体芯片安装在布线板上，第二半导体芯片安装在位于第一半导体芯片之上的中央部分。第二半导体芯片的电源和接地系统的底表面电极通过在第一半导体芯片的中央部分形成的芯片通路通向在布线板的中央部分形成的它们相应的外部耦合电极。电源和接地系统底表面电极、通路以及外部耦合电极在电源和接地系统之间分别彼此离散地排列。

Description

半导体器件
相关申请的交叉引用
2012年9月28日提交的日本专利申请No.2012-215860的公开，包括说明书、附图以及摘要，以引用方式整体合并于此。
技术领域
本发明涉及其中多个半导体芯片堆叠地安装在布线板上的半导体器件中的布线板以及半导体芯片的与电源和接地系统相关的外部耦合电极的布局，并且涉及例如如果应用到数据处理设备等时有效的技术，诸如微计算机芯片及其外围芯片等安装在封装中的SiP（系统级封装）。
背景技术
在例如专利文献1中描述了称为SiP的数据处理设备。在同一文献描述的SiP中，微计算机芯片被表面安装形成有底表面焊球的累积型布线板的表面之上，同步DRAM（动态随机存取存储器）芯片设置于微计算机芯片之上。同步DRAM芯片的背表面固定地粘贴到微计算机芯片的表面。暴露到同步DRAM芯片的表面的电极焊盘通过导线键合（wire bonding）耦合到布线板表面的外周围边缘中设置的指定电极。通过导线键合耦合的路径被配置为用于获得微计算机芯片对同步DRAM芯片的访问的地址、命令、数据和选通信号的路径，并用作电源和接地系统的电源路径。
在例如专利文献2中描述了SiP中的信号的质量。在同一文献中，描述了用于在耦合SiP内的多个半导体芯片的布线板中的布线上维持信号质量的设计。在文献中已经描述了例如在布线板内采用电源平面和接地平面以稳定电源和接地系统，并且使布线板的外部电源端子和外部接地端子彼此相邻。
[相关技术文献]
[专利文献]
[专利文献1]日本未审专利公开No.2006-093189
[专利文献2]日本未审专利公开No.2006-237385
发明内容
本发明人讨论了SIP构造的半导体器件中采用的半导体芯片的电极布局与其中采用的布线板的电极布局之间的关系。如专利文献1所述，当同步DRAM芯片的导线键合焊盘以及布线板的表面处的与其耦合的导线键合焊盘二者都置于它们相应的外周围边缘时，相对容易实现每个路径的小型化。然而，当同步DRAM芯片的外部端子以阵列形式置于其底表面时，布线板中延伸的布线在这种配置中变长，以使得这样的外部端子向布线板的外周围边缘向外引出，于是增大了阻抗。这导致噪声增大。一般已经进行了从外部将旁路电容器附连到电源和接地系统，并特别地进行稳定。因此，即使以BGA（球栅阵列）构造形成布线板的外部端子，与电源和接地系统相关的凸块（bump）电极也已被分配给它们对应的外周围边缘部分。这将导致电源和接地系统不稳定性的增大。如在专利文献2中那样，此时的布局中只有电源端子和接地端子相邻，这是不够的。
本发明的以上、其他目的和新颖特征将从说明书和附图的描述变得显然。
本申请公开的实施例中的典型实施例的概要将简要描述如下。
第一半导体芯片安装在布线板上，第二半导体芯片安装在位于第一半导体芯片之上的中央部分。第二半导体芯片中的电源和接地系统的底表面电极通过形成在第一半导体芯片的中央部分的芯片通路被引向形成在布线板的中央部分的它们对应的外部耦合电极。电源和接地系统的底表面电极、通路和外部耦合电极分别布置成基于电源和接地系统的一个单元或多个单元以所需组合配对。
本申请公开的实施例中的典型实施例所获得的有益效果将简要说明如下。
可以改善半导体器件内的布线板和第二半导体芯片的电源和接地的抗扰性。
附图说明
图1是示出根据第一实施例的半导体器件的示意性垂直截面结构的截面图；
图2是示出垂直截面构造的截面图，其中注意力集中在图1所示的半导体器件中电源和接地系统到同步DRAM芯片的供电路径；
图3是示出根据第二实施例的半导体器件的示意性垂直截面结构的截面图；
图4是示出根据第三实施例的半导体器件的示意性平面构造的平面图；
图5是示出在微计算机芯片表面处的同步DRAM的安装通道CHNL0到CHNL3以及安装通道CHNL0到CHNL3处的芯片间电极bmp的布局的说明图；
图6是示出置于微计算机芯片的底表面处的布局区域Fpad中的芯片安装电极pad的布局以及图4的芯片间电极bmp的布局的说明图；
图7是示出微计算机芯片的底表面处的功能分类形式的布局区域Fpad的说明图；
图8是示出在一安装通道CHNL0处芯片安装电极pad与它们相应的芯片间电极bmp的耦合的构造的说明图；
图9是示出在布线板的底表面处以阵列形式形成的诸如焊球之类的DRAM相关安装电极的第一布局构造的说明图；
图10是示出在布线板的底表面处以阵列形式形成的诸如焊球之类的DRAM相关安装电极的第二布局构造的说明图；
图11是示出在布线板的底表面处以阵列形式形成的诸如焊球之类的DRAM相关安装电极的第三布局构造的说明图；以及
图12是示出在布线板的底表面处以阵列形式形成的诸如焊球之类的DRAM相关安装电极的第四布局构造的说明图。
具体实施方式
1.实施例概要
首先将说明本申请中公开的典型实施例的概要。在对典型实施例的概要的描述中利用括号引用的附图的附图标记仅示出包括在具有该附图标记的组件的概念中的元素。
[1]<第一和第二芯片的接地/接地硅通路以使电容耦合和电感耦合彼此变强的方式布置在衬底中央部分>
如图1所示，根据典型实施例的半导体器件（1）具有布线板（30）、安装在布线板上的第一半导体芯片（10）、以及安装在位于第一半导体芯片上的中央部分的第二半导体芯片（20）。
(a)布线板具有以阵列形式设置于其底表面的多个外部耦合电极（32、32v以及32g）、以阵列形式设置于布线板顶表面的多个衬底电极（33、33v以及33g）（其节距小于外部耦合电极的节距）、以及用于将外部耦合电极和衬底电极分别彼此耦合的衬底内布线（31）。
(b)第一半导体芯片具有通过半导体集成电路技术集成的第一内部电路（11）、多个第一芯片底表面电极（12、12v和12g）（它们分别耦合到它们相应的衬底电极并耦合到第一内部电路的所需电路节点，并以阵列形式设置在第一半导体芯片的底表面处）、以及分别耦合到第一内部电路的所需电路节点并以阵列形式设置于第一半导体芯片的顶表面的多个第一芯片顶表面电极（13、13v以及13g）。
(c)第二半导体芯片具有通过半导体集成电路技术集成的第二内部电路（21）、多个第二芯片底表面电极（22、22v和22g）（它们分别耦合到它们相应的第一芯片顶表面电极并耦合到第二内部电路的所需电路节点，并以阵列形式设置在第二半导体芯片的底表面处）、以及分别耦合到第二内部电路的所需电路节点并以阵列形式布置在第二半导体芯片的顶表面的多个第二芯片顶表面电极（23、23v以及23g）。
(d)第二芯片底表面电极和第二芯片顶表面电极中与信号相关的相应电极（22和23）以及与电源和接地系统相关的相应电极（22v、23v、22g和23g）通过第二硅通路（24、24v和24g）耦合。电源系统的第二硅通路和接地系统的第二硅通路布置成基于一个单元或多个单元以所需组合配对。
(e)在第一芯片底表面电极和第一芯片顶表面电极内提供耦合到第二硅通路和用于电源和接地系统的电极（12v、12g、13v和13g）的信号相关的相应电极（12和13）。用于电源和接地系统的电极（12v、12g、13v和13g）集中在第一半导体芯片的中央部分。用于电源和接地系统的第一芯片底表面电极（12、12v和12g）和与其对应的第一芯片顶表面电极（13、13v和13g）通过第一硅通路（14、14v和14g）耦合。这些中的用于电源和接地系统的耦合路径（12v、13v、14v、12g、13g和14g）集中在中央部分。电源系统的第一硅通路和接地系统的第一硅通路布置成基于一个单元或多个单元以所需组合配对。
(f)在外部耦合电极和衬底电极内提供耦合到第一硅通路的电极（32、32v、32g、33、33v和33g）。在这些电极中，用于电源和接地系统的电极（32v、33v、32g和33g）集中在布线板的中央部分。二者都集中在中央部分的电源系统电极（32v和33v）和接地系统电极（32g和33g）排列成基于一个单元或多个单元以所需组合配对。
据此，第二半导体芯片的与电源和接地系统相关的第二芯片底表面电极通过形成在第一半导体芯片的中央部分的第一硅通路被引向形成在布线板的中央部分的它们相应的外部耦合电极。于是，可以使位于半导体器件内部的第二半导体芯片的电源和接地系统的布线路径有助于第二半导体芯片的电源和接地系统的低阻抗，无需将它们路由到布线板的外周围部分。此外，第二半导体芯片的用于电源和接地系统的第二硅通路、第一半导体芯片的耦合到第二硅通路的第一硅通路、以及布线板的耦合到第一硅通路的外部耦合电极以这样的方式排列，从而通过在电源和接地系统之间基于一个单元或多个单元以所需组合彼此配对，在电容耦合和电感耦合方面是强的。相应地，到第二半导体芯片的电源和接地之间的耦合变强。利用这些，可以改善其中第二半导体芯片层叠在第一半导体芯片上并安装在一个布线板上的半导体器件中的第二半导体芯片的电源和接地的抗扰性。这消除了对外部旁路电容器的需要。此外，在第二半导体芯片中，使电源和接地系统的第二芯片顶表面电极和第二芯片底表面电极被第二硅通路刺入。因此，可以类似地提高电源和接地的抗扰性，即使第二半导体芯片布置成多级层叠。
[2]<具有以多级层叠的多个第二半导体芯片>
在章节[1]描述的半导体器件中，第二半导体芯片布置为多级层叠。层叠的下第二半导体芯片中的第二芯片顶表面电极以及层叠的上第二半导体芯片中的第二芯片底表面电极分别彼此耦合。
据此，第一半导体芯片的上部可以在垂直方向上被有效地使用。在章节[1]描述的第二半导体芯片中，用于电源和接地系统的第二芯片顶表面电极和第二芯片底表面电极被第二硅通路刺入。因此，即使第二半导体芯片以多级彼此层叠，也能确保提高电源和地线的抗扰性的效果。
[3]<针对第二半导体芯片的数据系统、命令/地址系统等分类的电源和接地系统电极>
在章节[1]描述的半导体器件中，第二半导体芯片具有拉长的电极布局区域。第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。通过第二硅通路耦合的电源和接地系统的电极分为三种类型。第一类型包括用于向数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极（VDDQbmp和VSSbmp）。第二类型包括用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极（VDD2bmp和VSSbmp）。第三类型包括用于向其他电路提供电源和接地的其他电路系统电源和接地电极（VDD1bmp和VSSbmp）。数据系统电源和接地电极沿电极布局区域的长边中的一个排列。命令/地址系统电源和接地电极沿电极布局区域的长边中的另一个排列。其他电路系统电源和接地电极沿在电极布局区域的长边两端的短边排列。
据此，电源和接地系统电极布置在大致分开形式的数据输入/输出系统电极、命令/地址系统输入电极以及其他电极中。因此，可以提高大致分开的电极单元中的电源和接地的抗扰性。
[4]<其中能以沿X和Y方向线对称的形式分别耦合多达四个第二半导体芯片的第一芯片>
在章节[3]描述的半导体器件中，第一半导体芯片具有如下方式的四组第一芯片顶表面电极（CHNL0到CHNL3），即，四个电极布局区域在同一平面内相对于其纵向和横向方向以线对称阵列呈矩阵形式可耦合。四组第一芯片顶表面电极具有这样的关系：用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。
据此，用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域沿第二半导体芯片的纵向方向集中，在其横向方向上居中，由此使得可以抑制对其他电源和接地以及信号的影响。于是，用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极实现了数据输入/输出系统电路的电源和接地的抗扰性的进一步改善。
[5]<第二半导体芯片：同步DRAM>
在章节[4]描述的半导体器件中，第二半导体芯片是同步DRAM，具有512比特的数据输入/输出端子作为第二芯片底表面电极和第二芯片顶表面电极中的数据输入/输出系统电极。
据此，可以防止由于输入/输出数据比特数量大的同步DRAM的电源和接地系统噪声而造成的故障。
[6]<第一半导体芯片：微计算机>
在章节[5]描述的半导体器件中，第一半导体芯片是包括中央处理单元和对同步DRAM执行存储器接口控制的存储器控制器的微计算机。
据此，可以有助于使用其中电源和接地系统噪声已得到抑制的同步DRAM作为数据存储区域的微计算机的数据处理操作的可靠性改善。
[7]<第一和第二芯片的电源和接地电极置于衬底中央部分，使得电容耦合和电感耦合变大>
根据另一实施例的半导体器件具有布线板、安装在布线板上的第一半导体芯片、以及安装在位于第一半导体芯片上方的中央部分的第二半导体芯片。本半导体器件和章节[1]描述的半导体器件之间的观点的主要不同点在于，第一半导体芯片和第二半导体芯片中用于电源和接地的电容耦合和电感耦合变大的布局目标从硅通路改变到电极本身。
(a)布线板具有以阵列形式设置于布线板底表面的多个外部耦合电极、以阵列形式设置于布线板顶表面的多个衬底电极（其节距小于外部耦合电极的节距）、以及用于将外部耦合电极和衬底电极分别彼此耦合的衬底内布线。
(b)第一半导体芯片具有通过半导体集成电路技术集成的第一内部电路、多个第一芯片底表面电极（分别耦合到它们相应的衬底电极并耦合到第一内部电路的所需电路节点，且以阵列形式设置在第一半导体芯片的底表面）、以及分别耦合到第一内部电路的所需电路节点并以阵列形式设置于第一半导体芯片的顶表面的多个第一芯片顶表面电极。
(c)第二半导体芯片具有通过半导体集成电路技术集成的第二内部电路、多个第二芯片底表面电极（分别耦合到它们相应的第一芯片顶表面电极并耦合到第二内部电路的所需电路节点，且以阵列形式设置于第二半导体芯片的底表面）、以及分别耦合到第二内部电路的所需电路节点并以阵列形式设置于第二半导体芯片的顶表面的多个第二芯片顶表面电极。
(d)第二芯片底表面电极和第二芯片顶表面电极中用于电源和接地系统的相应电极通过第二硅通路耦合。通过第二硅通路耦合的电源系统电极和接地系统电极（22v、23v、22g和23g）排列成基于一个单元或多个单元以所需组合配对。
(e)在第一芯片底表面电极和第一芯片顶表面电极内，耦合到第二硅通路的电源和接地系统电极集中在第一半导体芯片的中央部分。集中在中央部分的相应电源和接地系统的第一芯片底表面电极以及与其对应的第一芯片顶表面电极通过第一硅通路耦合。通过第一硅通路分别耦合的电源系统电极（32v和33v）和接地系统电极（32g和33g）排列成基于一个单元或多个单元以所需组合配对。
(f)在外部耦合电极和衬底电极内，耦合到第一硅通路的与电源和接地系统相关的电极集中在布线板的中央部分。二者都集中在中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合配对。
据此，第二半导体芯片的与电源和接地系统相关的第二芯片底表面电极通过在第一半导体芯片的中央部分形成的第一芯片底表面电极和第一芯片顶表面电极被引向在布线板的中央部分形成的它们相应的外部耦合电极。于是，可以使位于半导体器件内部的第二半导体芯片的电源和接地系统的布线路径有助于第二半导体芯片的电源和接地系统的低阻抗，无需将它们路由到布线板的外周围部分。此外，第二半导体芯片的电源和接地系统的第二芯片底表面电极和第二芯片顶表面电极、耦合到第二芯片底表面和顶表面电极的第一半导体芯片的第一芯片底表面电极和第一芯片顶表面电极、以及耦合到第一芯片底表面和顶表面电极的布线板的外部耦合电极分别排列成基于电源和接地系统的一个单元或多个单元以所需组合配对，并以电容耦合和电感耦合彼此变大的方式配置。于是，到第二半导体芯片的电源和接地之间的耦合变强。利用这些，可以改善其中第二半导体芯片层叠在第一半导体芯片上并安装在一布线板上的半导体器件中的第二半导体芯片的电源和接地的抗扰性。这消除了对外部旁路电容器的需要。此外，在第二半导体芯片中，使用于电源和接地系统的第二芯片顶表面电极和第二芯片底表面电极被第二硅通路刺入。因此，可以类似地提高电源和接地的抗扰性，即使第二半导体芯片布置成多级层叠。
[8]<具有多级层叠的多个第二半导体芯片>
在章节[7]描述的半导体器件中，第二半导体芯片布置成多级层叠。层叠的下第二半导体芯片中的第二芯片顶表面电极以及层叠的上第二半导体芯片中的第二芯片底表面电极分别彼此耦合。
据此，第一半导体芯片的上部可以在垂直方向上被有效地使用。在章节[1]描述的第二半导体芯片，用于电源和接地系统的第二芯片顶表面电极和第二芯片底表面电极被第二硅通路刺入。因此，即使第二半导体芯片以多级彼此层叠，也能确保提高电源和接地的抗扰性的效果。
[9]<针对第二半导体芯片的数据系统、命令/地址系统等分类的电源和接地系统电极>
在章节[8]描述的半导体器件中，第二半导体芯片具有拉长的电极布局区域。第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。通过第二硅通路耦合的电源和接地系统的电极被分类为用于向数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向其他电路提供电源和接地的其他电路系统电源和接地电极。数据系统电源和接地电极沿电极布局区域的长边之一排列。命令/地址系统电源和接地电极沿电极布局区域的长边中的另一个排列。其他电路系统电源和接地电极沿在电极布局区域的长边两端的短边排列。
据此，电源和接地系统电路置于大致分开形式的数据输入/输出系统电路、命令/地址系统输入电路以及其他电路中。因此，可以提高大致分开的电路单元中的电源和接地的抗扰性。
[10]<其中可沿X和Y方向以线对称形式分别耦合多达四个第二半导体芯片的第一芯片>
在章节[9]描述的半导体器件中，第一半导体芯片具有如下形式的四组第一芯片顶表面电极，即，在同一平面内关于其纵向和横向方向成线对称阵列地以矩阵形式可耦合四个电极布局区域。四组第一芯片顶表面电极具有这样的关系：用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。
据此，用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。因此，可以进一步提高数据输入/输出系统电路的电源和接地的抗扰性。
[11]<第二半导体芯片：同步DRAM>
在章节[9]描述的半导体器件中，第二半导体芯片是具有512比特（bit）的数据输入/输出端子作为第二芯片底表面电极和第二芯片顶表面电极中的数据输入/输出系统电极的同步DRAM。
据此，可以防止由于输入/输出数据比特数量大的同步DRAM的电源和接地系统噪声所引起的故障。
[12]<第一半导体芯片：微计算机>
在章节[10]描述的半导体器件中，第一半导体芯片是包括中央处理单元和对同步DRAM执行存储器接口控制的存储器控制器的微计算机。
据此，可以有助于改善使用其中电源和接地系统噪声已经被抑制的同步DRAM作为数据存储区域的微计算机的数据处理操作的可靠性。
[13]<第一芯片到第二芯片的电源和接地硅通路布置在衬底中央部分，使得电容耦合和电感耦合变大>
根据再一实施例的半导体器件具有布线板、安装在布线板上的第一半导体芯片、以及安装在位于第一半导体芯片上方的中央部分的第二半导体芯片。本半导体器件与章节[1]描述的半导体器件之间的观点的主要不同点在于，应参考第二芯片底表面电极作为第二半导体芯片中的电源和接地系统电极，而不参考第二芯片顶表面电极。
(a)布线板具有以阵列形式设置于布线板的底表面的多个外部耦合电极、以阵列形式设置于布线板的顶表面的多个衬底电极（其节距小于外部耦合电极的节距）、以及用于将外部耦合电极和衬底电极分别彼此耦合的衬底内布线。
(b)第一半导体芯片具有通过半导体集成电路技术集成的第一内部电路、多个第一芯片底表面电极（分别耦合到它们相应的衬底电极并耦合到第一内部电路的所需电路节点，且以阵列形式设置在第一半导体芯片的底表面）、以及分别耦合到第一内部电路的所需电路节点并以阵列形式设置于第一半导体芯片的顶表面的多个第一芯片顶表面电极。
(c)第二半导体芯片具有通过半导体集成电路技术集成的第二内部电路、以及多个第二芯片底表面电极，它们分别耦合到它们相应的第一芯片顶表面电极并耦合到第二内部电路的所需电路节点，且以阵列形式布置在第二半导体芯片的底表面处。
(d)第二芯片底表面电极中的电源和接地系统电极排列成基于一个单元或多个单元以所需组合配对。
(e)在第一芯片底表面电极和芯片顶表面电极内，耦合到电源和接地系统第二芯片底表面电极的电源和接地系统电极集中在第一半导体芯片的中央部分中。集中在中央部分的电源和接地系统的第一芯片底表面电极以及与其对应的第一芯片顶表面电极通过第一硅通路耦合。用于电源系统的第一硅通路和用于接地系统的第一硅通路布置成基于一个单元或多个单元以所需组合配对。
(f)在外部耦合电极和衬底电极内，耦合到第一硅通路的与电源和接地系统相关的电极集中在布线板的中央部分中。二者都集中在布线板的中央部分中的电源系统电极和接地系统电极布置成基于一个单元或多个单元以所需组合配对。
据此，第二半导体芯片的与电源和接地系统相关的第二芯片底表面电极通过在第一半导体芯片的中央部分形成的第一硅通路被引向在布线板的中央部分形成的它们相应的外部耦合电极。于是，可以使位于半导体器件内部的第二半导体芯片的电源和接地系统的布线路径有助于第二半导体芯片的电源和接地系统的低阻抗，而无需将它们路由到布线板的外周围部分。此外，第二半导体芯片中的电源和接地系统的第二芯片底表面电极、第一半导体芯片的耦合到第二芯片底表面电极的第一硅通路、以及布线板的耦合到第一硅通路的外部耦合电极分别布置成基于相应的电源和接地系统的一个单元或多个单元以所需组合配对，并且以电容耦合和电感耦合彼此变大的方式配置。于是，那些通向第二半导体芯片的电源和接地之间的耦合变强。利用这些，可以改善其中第二半导体芯片层叠在第一半导体芯片上并安装在一个布线板上的半导体器件中的第二半导体芯片的电源和接地的抗扰性。这消除了对外部旁路电容器的需要。
[14]<针对第二半导体芯片的数据系统、命令/地址系统等分类的电源和接地系统电极>
在章节[13]描述的半导体器件中，第二半导体芯片具有拉长的电极布局区域。第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路以及其他电路。通过第二硅通路耦合的电源和接地系统的电极被分类为用于向数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向其他电路提供电源和接地的其他电路系统电源和接地电极。数据系统电源和接地电极沿电极布局区域的长边之一排列。命令/地址系统电源和接地电极沿电极布局区域的长边中的另一个排列。其他电路系统电源和接地电极沿在电极布局区域的长边两端的短边排列。
据此，电源和接地系统电路置于大致分开形式的数据输入/输出系统电路、命令/地址系统输入电路以及其他电路中。因此，可以提高大致分开的电路单元中的电源和接地的抗扰性。
[15]<其中可沿X和Y方向以线对称形式分别耦合多达四个第二半导体芯片的第一芯片>
在章节[14]描述的半导体器件中，第一半导体芯片具有如下形式的四组第一芯片顶表面电极，即，在同一平面内关于其纵向和横向方向成线对称阵列以矩阵形式可耦合的四个电极布局区域。四组第一芯片顶表面电极具有这样的关系：用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。
据此，用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。因此，可以进一步提高数据输入/输出系统电路的电源和接地的抗扰性。
[16]<第二半导体芯片：同步DRAM>
在章节[15]描述的半导体器件中，第二半导体芯片是同步DRAM，其具有512比特的数据输入/输出端子作为第二芯片底表面电极和第二芯片顶表面电极中的数据输入/输出系统电极。
据此，可以防止由于输入/输出数据比特数量大的同步DRAM的电源和接地系统噪声而引起的故障。
[17]<第一半导体芯片：微计算机>
在章节[16]描述的半导体器件中，第一半导体芯片是包括中央处理单元和对同步DRAM执行存储器接口控制的存储器控制器的微计算机。
据此，可以有助于改善使用其中电源和接地系统噪声已经被抑制的同步DRAM作为数据存储区域的微计算机的数据处理操作的可靠性。
[18]<第一芯片到第二芯片的电源和接地电极布置在衬底中央部分，使得电容耦合和电感耦合变大>
根据又一实施例的半导体器件具有布线板、安装在布线板上的第一半导体芯片，以及芯片面积小于第一半导体芯片且安装在位于第一半导体芯片上方的中央部分的第二半导体芯片。本半导体器件和章节[17]描述的半导体器件之间的观点的主要不同点在于，第一半导体芯片和第二半导体芯片中的电源和接地的离散布局目标从硅通路转变到电极本身。
(a)布线板具有以阵列形式设置在布线板的底表面的多个外部耦合电极、以阵列形式设置在布线板的顶表面的多个衬底电极（其节距小于外部耦合电极的节距）、以及用于将外部耦合电极和衬底电极分别彼此耦合的衬底内布线。
(b)第一半导体芯片具有通过半导体集成电路技术集成的第一内部电路、多个第一芯片底表面电极（分别耦合到它们相应的衬底电极并耦合到第一内部电路的所需电路节点，且以阵列形式设置在第一半导体芯片的底表面处）、以及分别耦合到第一内部电路的所需电路节点并以阵列形式设置于第一半导体芯片的顶表面处的多个第一芯片顶表面电极。
(c)第二半导体芯片具有通过半导体集成电路技术集成的第二内部电路、以及多个第二芯片底表面电极，第二芯片底表面电极分别耦合到它们相应的第一芯片顶表面电极并耦合到第二内部电路的所需电路节点，且以阵列形式设置在第二半导体芯片的底表面上。
(d)第二芯片底表面电极中的电源和接地系统电极布置成基于一个单元或多个单元以所需组合配对。
(e)在第一芯片底表面电极和芯片顶表面电极内，耦合到电源和接地系统第二芯片底表面电极的电源和接地系统电极集中在第一半导体芯片的中央部分中。集中在中央部分的相应电源和接地系统的第一芯片底表面电极以及与其对应的第一芯片顶表面电极通过第一硅通路耦合。分别通过第一硅通路耦合的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合配对。
(f)在外部耦合电极和衬底电极内，耦合到第一硅通路的电极集中在布线板的中央部分。集中在中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合配对。
据此，第二半导体芯片的与电源和接地系统相关的第二芯片底表面电极通过在第一半导体芯片的中央部分形成的第一芯片底表面电极和第一芯片顶表面电极通向在布线板的中央部分形成的它们相应的外部耦合电极。于是，可以使位于半导体器件内的第二半导体芯片的电源和接地系统的布线路径有助于第二半导体芯片的电源和接地系统的低阻抗，而无需将它们路由到布线板的外周围部分。此外，第二半导体芯片的电源和接地系统的第二芯片底表面电极、第一半导体芯片的耦合到第二芯片底表面电极的第一芯片底表面电极和第一芯片顶表面电极、以及布线板的耦合到第一芯片底表面电极和第一芯片顶表面电极的外部耦合电极分别排列成基于相应的电源和接地系统的一个单元或多个单元以所需组合配对，并以电容耦合和电感耦合彼此变大的方式配置。于是，那些通向第二半导体芯片的电源和接地之间的耦合变强。利用这些，可以改善其中第二半导体芯片层叠在第一半导体芯片上并安装在一个布线板上的半导体器件中的第二半导体芯片的电源和接地的抗扰性。这消除了对外部旁路电容器的需要。
[19]<针对第二半导体芯片的数据系统、命令/地址系统等分类的电源和接地系统电极>
在章节[18]描述的半导体器件中，第二半导体芯片具有拉长的电极布局区域。第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。通过第二硅通路耦合的电源和接地系统的电极被分类为用于向数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向其他电路提供电源和接地的其他电路系统电源和接地电极。数据系统电源和接地电极沿电极布局区域的长边中的一个排列。命令/地址系统电源和接地电极沿电极布局区域的长边中的另一个排列。其他电路系统电源和接地电极沿在电极布局区域的长边两端的短边排列。
据此，电源和接地系统电路置于大致分开形式的数据输入/输出系统电路、命令/地址系统输入电路以及其他电路中。因此，可以提高大致分开的电路单元中的电源和接地的抗扰性。
[20]<其中在X和Y方向以线对称形式分别可耦合多达四个第二半导体芯片的第一芯片>
在章节[19]描述的半导体器件中，第一半导体芯片具有如下方式的四组第一芯片顶表面电极，在同一平面内关于其纵向和横向方向成线对称阵列以矩阵形式可耦合的四个电极布局区域。四组第一芯片顶表面电极具有这样的关系：用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的所述数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。
根据此，用于向第二半导体芯片的数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极的布局区域分别被用于向命令/地址系统输入电路提供电源和接地的数据系统电源和接地电极的布局区域夹着。因此，可以进一步提高数据输入/输出系统电路的电源和接地的抗扰性。
[21]<第二半导体芯片：同步DRAM>
在章节[20]描述的半导体器件中，第二半导体芯片是同步DRAM，其具有512比特的数据输入/输出端子作为第二芯片底表面电极和第二芯片顶表面电极中的数据输入/输出系统电极。
根据此，可以防止由于输入/输出数据比特数量大的同步DRAM的电源和接地系统噪声而造成的故障。
[22]<第一半导体芯片：微计算机>
在章节[21]描述的半导体器件中，第一半导体芯片是包括中央处理单元和对同步DRAM执行存储器接口控制的存储器控制器的微计算机。
根据此，可以有助于改善使用其中电源和接地系统噪声已经被抑制的同步DRAM作为数据存储区域的微计算机的数据处理操作的可靠性。
2.实施例的进一步详细描述
将进一步详细地说明各实施例。
<<第一实施例>>
图1示出了根据第一实施例的半导体器件的示意性垂直截面结构。同一图中示出的半导体器件1是称为例如SiP的数据处理设备。第一半导体芯片10和位于第一半导体芯片上方的中央部分的第二半导体芯片20顺序安装在布线板30上，整体用树脂40密封。
安置布线板30作为例如用于将第一半导体芯片10和第二半导体芯片20安装在系统板或主板（未示出）上方的内插衬底。布线板30包括分别通过绝缘层利用多个布线层形成的累积衬底等。
多个外部耦合电极32、32v和32g以阵列形式设置在布线板30的底表面（也描述为下表面）。外部耦合电极32、32v和32g配置为例如从覆盖布线板的最下的表面层的布线层的阻焊剂暴露某些布线层。外部耦合电极32、32v和32g分别包括例如pad电极，并形成有焊球34以形成BGA。外部耦合电极32、32v和32g中的每个的节距，即焊球34的节距，是例如400μm。可以根据需要确定外部耦合电极32、32v和32g以及焊球34的电极材料。
多个衬底电极33、33v和33g分别以阵列形式设置在布线板30的表面（也描述为顶表面），其节距小于外部耦合电极32、32v和32g中的每个的节距。衬底电极33、33v和33g配置为例如从覆盖布线板的最下的表面层的布线层的阻焊剂暴露某些布线层。衬底电极33、33v和33g中的每个的节距是例如100μm。
在布线板30的布线层中形成用于在外部耦合电极32、32v和32g与它们相应的衬底电极33、33v和33g之间进行耦合的衬底内布线31。图1中只示出了一些衬底内布线31。
虽然没有特别的限制，但是第一半导体芯片10包括用于便携式终端上的移动通信的基带处理以及其应用处理的微计算机芯片。第二半导体芯片20包括同步DRAM芯片，其配置用于第一半导体芯片10的数据处理的工作存储器或缓冲存储器等。下面，在本说明书中，第一半导体芯片10也称为微计算机芯片10，第二半导体芯片20也称为同步DRAM芯片20。
微计算机芯片10具有例如通过CMOS集成电路制造技术集成在单晶硅衬底上的第一内部电路11。第一内部电路11具有例如执行程序的CPU、其中存储CPU的程序和数据的内部存储器、执行密码计算等的加速器、对同步DRAM芯片20执行存储器接口控制的存储器控制器、定时器以及其他输入/输出电路等。响应于来自CPU等的访问指示，存储器控制器生成同步DRAM访问所需的选通信号，并因此生成访问定时，以控制同步DRAM芯片20的操作。
同步DRAM芯片20具有例如通过CMOS集成电路制造技术集成在单晶硅衬底上的第二内部电路21。第二内部电路21具有例如数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。命令/地址输入电路与时钟信号同步地输入命令和地址。其他电路响应于输入的命令生成内部定时，与内部定时同步地解码输入的地址信号，使用解码的信号从存储器阵列选择存储器单元，以及执行关于所选存储器单元的数据读写。数据输入/输出系统电路与数据选通信号（数据选通信号与时钟信号同步）同步地向外部输出从存储器阵列读取的数据，并从外面输入将要写到存储器阵列的数据。
微计算机芯片10具有多个第一芯片底表面电极12、12v和12g作为外部耦合电极，它们分别耦合到布线板30的衬底电极33、33v以及33g，并耦合到第一内部电路11的所需电路节点，且它们以阵列形式设置在其底表面中。例如，微凸块15用于衬底电极33、33v和33g与第一芯片底表面电极12、12v和12g之间的耦合。微凸块15通过例如向电极表面应用镀镍和镀焊料来形成。所形成的微凸块15通过热处理来熔化，由此耦合它们相对的电极。微凸块的布置节距是例如100μm左右。
分别耦合到第一内部电路11的所需电路节点的多个第一芯片顶表面电极13、13v和13g以阵列形式布置在微计算机芯片10的上或顶表面。顶表面电极的排列节距是例如50μm左右。
同步DRAM芯片20具有作为外部耦合电极的多个第二芯片底表面电极22、22v和22g以及多个第二芯片顶表面电极23、23v和23g。第二芯片底表面电极22、22v和22g耦合到它们相应的第一芯片顶表面电极13、13v和13g，并耦合到第二内部电路21的所需电路节点，由此以阵列形式设置在底表面。例如，微凸块25用于第一芯片顶表面电极13、13v和13g与第二芯片底表面电极22、22v和22g之间的耦合。微凸块25例如与微凸块15相同地形成。所形成的微凸块25通过热处理来熔化，由此耦合它们相对的电极。微凸块的排列节距是例如50μm左右。
第二芯片顶表面电极23、23v和23g分别耦合到第二内部电路21的所需电路节点并以阵列形式设置于顶表面或上表面。尽管甚至将在第二实施例中描述第二芯片顶表面电极23、23v和23g，但是它们是考虑了其中同步DRAM芯片20安装为多级彼此垂直重叠的实施例的那些。
从用于在布线板30上安装微计算机芯片10和同步DRAM芯片20的外部耦合电极的配置显见的是，键合导线不需用于它们的耦合。这是因为，表面安装是使用微凸块来执行的。这里特别地，采用所谓的TSV（贯通硅通路）技术，半导体芯片的正面和背面表面的相应电极使用硅通路耦合。由于同步DRAM芯片20是以垂直堆叠形式堆积地安装相同端子配置的芯片的那些，因此对应于第二芯片底表面电极22、22v和22g以及第二芯片顶表面电极23、23v和23g的所有信号端子、电源端子和接地端子原理上使用它们相应的硅通路来彼此耦合。
同步DRAM芯片20和微计算机芯片10的耦合包括信号系统的耦合以及电源和接地系统的耦合。由于只有微计算机芯片10执行对DRAM芯片20的访问，因此在对同步DRAM芯片20执行存储器接口控制的存储器控制器的输入和输出端子之间执行信号系统的耦合。由于通过SoC的布线层来耦合，因此信号（数据、命令和地址系统）不耦合到衬底电极。另一方面，这是因为电源和接地系统必须通过电路衬底30从半导体器件1外提供电源和接地。相应地，同步DRAM芯片20处的信号系统以及电源和接地系统的第二芯片底表面电极22、22v和22g以及第二芯片顶表面电极23、23v和23g通过用于每个相应的电极的第二硅通路24、24v和24g来耦合。甚至在微计算机芯片10处，耦合到第二硅通路24、24v和24g的第一芯片顶表面电极13、13v和13g与它们相应的第一芯片底表面电极12、12v和12g分别通过第一硅通路14、14v和14g耦合。通过它们相应的衬底电极33v和33g以及外部耦合电极32v和32g，给第一芯片底表面电极12v和12g提供同步DRAM芯片20和微计算机芯片10的存储器控制器所需的电源和接地。提供给那些的电源被部分地提供以用于例如数据输入/输出系统电路、命令/地址系统输入电路以及其他电路中的每一个。将根据另一实施例详细地描述它们的配置。
将更详细地描述用于提供同步DRAM芯片20和微计算机芯片10的存储器控制器所需的电源和接地的路径。
用于耦合同步DRAM芯片20中的第二芯片底表面电极和第二芯片顶表面电极中的用于信号以及电源和接地系统的相应电极22和23、22v和23v以及22g和23g的第二硅通路24、24v和24g以一方式排列，使得用于电源系统的第二硅通路24v和用于接地系统的第二硅通路24g基于一个单元或多个单元以所需组合彼此配对。在本说明书中，基于一个单元或多个单元以所需组合彼此配对的第二硅通路布置旨在，作为其结果，增大电容耦合和电感耦合。如图1所示，例如，并不意味着用于接地系统的第二硅通路24g不可避免地集中放置在用于电源系统的第二硅通路24v旁边。意味着，第二硅通路布置为基于电源和接地的一个单元或多个单元以所需组合彼此配对，换言之，用于电源和接地的电极等彼此离散地排列。
利用同步DRAM芯片20与微计算机芯片10的布置关系，耦合到同步DRAM芯片20的第二硅通路24v和24g的电源和接地系统的电极12v、12g、13v和13g沿微计算机芯片10的长布置区域的中央长边聚集或集中。聚集在微计算机芯片10的中央部分的电源和接地系统的第一芯片底表面电极12v和12g、以及它们相应的第一芯片顶表面电极13v和13g通过第一硅通路14v和14g彼此耦合。甚至在第一硅通路14v和14g的情况下，如第二硅通路24g和24v那样，电源系统的第一硅通路14v和接地系统的第一硅通路14g以这样的方式排列，使得电容耦合和电感耦合彼此变大。
耦合到第一硅通路14v和14g的与电源和接地系统相关的外部耦合电极32v和32g以及衬底电极33v和33g根据第一硅通路14v和14g的布置而聚集在布线板30的中央部分。已经聚集在中央部分的用于电源系统的电极32v和33v以及用于接地系统的电极32g和33g以这样的方式排列，以便电容耦合和电感耦合彼此增大。
图2示出垂直截面结构，注意其中到图1所示的半导体器件1中的同步DRAM芯片20的电源和接地系统的供电路径。就图形绘制而言，相应的部分在尺寸方面与图1中的那些不同，并从图中省略了模制树脂和焊球34。这里特别地，布线板30示为具有对应于九个层的布线层。如上所述，同步DRAM芯片20的内部电路21中的每个都包括数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。用于数据输入/输出系统电路的电源、用于命令/地址系统输入电路的电源、用于其他电路的电源、以及这些公用的接地分别示为VDDQ、VDD2、VDD1和VSS。图1所示的衬底内布线31是通过布线层的布线以及布线层之间的通路形成的。
根据第一实施例，产生了下列操作效果。
(1)同步DRAM芯片20的与电源和接地系统相关的第二芯片底表面电极22v和22g通过在微计算机芯片10的中央部分形成的第一硅通路14v和14g通向在布线板30的中央部分形成的外部耦合电极32v和32g。如此，可以使得用于位于半导体器件1内部的同步DRAM芯片的电源和接地系统的布线路径有助于同步DRAM芯片20的电源和接地系统的低阻抗，无需将它们路由到布线板30的外周围部分。
(2)此外，通路和电极以使电容耦合和电感耦合在电源和接地系统之间彼此变大的方式排列。首先，它们是同步DRAM芯片20的电源和接地系统的第二硅通路24v和24g。其次，它们是微计算机芯片10的耦合到第二硅通路24v和24g的第一硅通路14v和14g。然后，它们是分别耦合到第一硅通路14v和14g的外部耦合电极32v和32g。如此，到同步DRAM芯片20的电源和接地路径之间的耦合变强。
(3)利用这些，可以改善其中同步DRAM芯片20叠加在微计算机芯片10上并安装在一个布线板30上方的半导体器件1中同步DRAM芯片20的电源和接地的抗扰性。这使得可以消除对外部旁路电容器的需要。
(4)此外，在同步DRAM芯片20中，与电源和接地系统相关的第二芯片顶表面电极23、23v和23g以及第二芯片底表面电极22、22v和22g被第二硅通路24、24v和24g刺入。因此，可以类似地提高电源和接地的抗扰性，尽管第二半导体芯片20以多级彼此重叠。
<<第二实施例>>
图3示出根据第二实施例的半导体器件的示意性垂直截面结构。相同图形示出的半导体器件1A与图1所示的半导体器件1的不同之处在于，多个同步DRAM芯片20安装在微计算机芯片10上方。这里，还一起示出了在其上安装了半导体器件1A的系统板或主板50。图3特别示出了同步DRAM芯片20的导电路径，主要示出了到同步DRAM芯片20的电源和接地系统的供电路径。相同附图标记分别附连到与图1和2具有相同功能的组件，将省略它们的详细描述。
在图3中，每个都被示为第二半导体芯片的同步DRAM芯片20以多个芯片的垂直堆积安装在示为第一半导体芯片的微计算机芯片10上。即，在图1的结构中，相同类型的同步DRAM芯片20中的每一个都进一步层叠在同步DRAM芯片20上，最后通过用树脂40密封来形成。上和下同步DRAM芯片20之间的耦合通过使用微凸块25耦合垂直地彼此相对的第二芯片顶表面电极23、23v和23g和第二芯片底表面电极22、22v和22g来执行。虽然图中未示出，但是每个同步DRAM芯片20的其他规定的第二芯片底表面电极22和第二芯片顶表面电极23也通过用于每个相应电极的第二硅通路来耦合。特别地，由于例如提供了在相应的同步DRAM芯片之间共同耦合与地址、命令和数据系统相关的电极的安装结构，因此，命令中包括的多个比特的解码结果将被用作同步DRAM芯片20的芯片使能（chip enable）。诸如在微计算机芯片10上在其中央部分安装多个同步DRAM芯片20之类的其他结构与图1相同，因此将省略对它们的详细描述。
根据第二实施例的半导体器件1A可以在垂直方向上有效使用微计算机芯片10的上部。如第一实施例所述，同步DRAM芯片20的第二芯片底表面电极22v和22g以及第二芯片顶表面电极23v和23g通过用于每个相应电极的第二硅通路24v和24g来耦合。因此，即使同步DRAM芯片20以多级彼此叠置，也可保证提高电源和接地的抗扰性的效果。虽然图中未示出，但是由于同步DRAM芯片20的其他第二芯片底表面电极22和第二芯片顶表面电极23也通过用于每个相应电极的第二硅通路来耦合，因此可保证同步DRAM芯片20可以容易地通过经由微凸块25层叠它们来安装。如此，可以不使用导线键合。
图4示出根据第三实施例的半导体器件的平面示意图。相同图形所示的半导体器件1A通过在微计算机芯片10上层叠和安装四个同步DRAM芯片来构造。这里将作为示例示出微计算机芯片10和同步DRAM芯片20的比较详细的电极布置或布局。这里，大致正方形的微计算机芯片10作为第一半导体芯片安装在大致正方形的布线板30上方。同步DRAM芯片20中的每一个都具有与第一半导体芯片的芯片面积几乎相等的芯片面积，放置在第一半导体芯片的上面中部，并且作为第二半导体芯片层叠在微计算机芯片10上方，并在其上安装为四个。它们整体用树脂密封。
这里，在图4中，为方便起见，bmp甚至表示用于耦合微计算机芯片10和同步DRAM芯片20的电极以及与其耦合的凸块中的任何一个的电极（也简单描述为芯片间电极）。这里，电极是例如图1的同步DRAM芯片20中的电极22、22v和22g以及图1的微计算机芯片10中的13、13v和13g。凸块是例如图1的微凸块25。为方便起见，pad甚至表示用于耦合布线板30和微计算机芯片10的电极（在图1的布线板30的表面中形成的安装电极33、33v和33g以及在图1的微计算机芯片10的底表面形成的电极12、12v和12g）以及与其耦合的凸块（图1的微凸块15）中的任何一个的电极（也简单描述为芯片安装电极）。为方便起见，bga甚至表示以阵列方式在布线板30的底表面形成的电极中的与每一同步DRAM芯片20相关的电源和接地系统等的电极（图1的外部耦合电极32v和32g）以及与其耦合的凸块（图1的焊球34）中的任何一个的电极（也简单描述为DRAM相关的安装电极）。
在图4中，Fbmp表示当在平面中观看半导体器件1A时芯片间电极bmp的布局的区域，Fpad表示当在平面中观看半导体器件1A时芯片安装电极pad的布局的区域。Fbga表示当在平面中观看半导体器件1A时DRAM相关的安装电极bga。虽然图中未特别示出，但是，只耦合到微计算机芯片10的诸多焊球在布线板30的底表面布置在DRAM相关的安装电极bga周围。它们整体形成阵列状布置。微计算机芯片10表面处的芯片间电极bmp已经被准备作为分别对同步DRAM芯片20的电极特定的安装通道CHNL0到CHNL3。
图5示出微计算机芯片10的表面处的同步DRAM20的安装通道CHNL0到CHNL3以及在安装通道CHNL0到CHNL3处的芯片间电极bmp的布局。在图6中，示出了在微计算机芯片10的底表面处置于布局区域Fpad中的芯片安装电极pad的布局以及图4的芯片间电极bmp的布局。图7是说明图，以功能上分类的形式示出微计算机芯片10的底表面处的布局区域Fpad。图8示出在微计算机芯片10的底表面处从一个安装通道的芯片间电极bmp到芯片安装电极pad的耦合的结构。
如第一实施例所述，对于第二内部电路21中的每一个，同步DRAM芯片20具有例如数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路。如图5所示，与每个同步DRAM芯片20相关的芯片间电极bmp大致按以下方式划分。数据系统电源电极VDDQbmp和接地电极VSSbmp被分配以向数据输入/输出系统电路提供电源和接地。命令/地址系统电源电极VDD2bmp和接地电极VSSbmp被分配以向命令/地址系统输入电路提供电源和接地。其他电路系统电源电极VDD1bmp和接地电极VSSbmp被分配以向其他电路提供电源和接地。剩余的芯片间电极bmp被分配给地址、数据、命令、时钟、选通信号、测试和NC（其他）。
命令/地址系统电源电极VDD2bmp和接地电极VSSbmp沿同步DRAM芯片20的长边中的外周边上的一个排列。与命令/地址系统电源电极VDD2bmp和接地电极VSSbmp相比，数据系统电源电极VDDQbmp和接地电极VSSbmp沿同步DRAM芯片20的安装通道CHNL0和CHNL1以及CHNL1到CHNL3的长边中的所述长边靠近作为其他边的相对边排列。其他电路系统电源电极VDD1bmp和接地电极VSSbmp沿同步DRAM芯片20的在长边两端的短边排列（安装通道CHNL0到CHNL3）。
从图5的芯片间电极bmp的布局可以看出，微计算机芯片1具有这样方式的电极布局区域，使得四个安装通道CHNL0到CHNL3可以彼此耦合，同步DRAM芯片20沿它们的纵向和横向方向线性地对称，以同一平面的CNTR为中心。特别地，安装通道CHNL0到CHNL3的布局具有下列关系。即，意味着这样的关系，其中用于向每个同步DRAM芯片20的数据输入/输出系统电路提供电源和接地的数据系统电源电极VDDQbmp和接地电极VSSbmp的布局区域被用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源电极VDD2bmp和接地电极VSSbmp的布局区域夹着。
示出了排列于微计算机芯片10的底表面的布局区域Fpad中的芯片安装电极pad的布局以及图4的芯片间电极bmp的布局。从图6显见，芯片安装电极pad的布局基于芯片间电极bmp的布局设置为这样的布局。即，设置在微计算机芯片10的底表面的芯片安装电极pad按如下方式排列。分别耦合到用于向同步DRAM芯片20的数据输入/输出电路提供电源的数据系统电源电极VDDQbmp的数据系统电源电极VDDQpad在区域Fpad的中央部分沿其纵向排列。分别耦合到用于向命令/地址系统输入电路提供电源的命令/地址系统电源电极VDD2bmp的命令/地址系统电源电极VDD2pad沿区域Fpad的纵向边排列，从而在两纵向边的命令/地址系统电源电极VDD2pad之间插入数据系统电源电极VDDQpad。分别耦合到用于向其他电路提供电源和接地的其他电路系统电源电极VDD1bmp的其他电路系统电源电极VDD1pad沿区域Fpad的两短边排列。分别耦合到接地电极VSSbmp的接地电极VSSpad以分散方式布置在数据系统电源电极VDDQpad、命令/地址系统电源电极VDD2pad和其他电路系统电源电极VDD1pad的相应电极布置中。
图7是说明图，以功能分类形式示出微计算机芯片10的底表面的布局区域Fpad。
在图7中，Fpad_VDDQ/GND表示数据系统电源电极VDDQpad和接地电极VSSpad的布局区域。Fpad_VDD2/GND表示命令/地址系统电源电极VDD2pad和接地电极VSSpad的布局区域。Fpad_VDD1/GND表示其他电路系统电源电极VDD1pad和接地电极VSSpad的布局区域。Fpad_I/O信号表示同步DRAM芯片20的芯片安装电极的每一信号和时钟系统电极的布局区域。这耦合到分配给地址、数据、时钟和选通信号（其他）的芯片间电极bmp。
图8示出在一个安装通道CHNL0处芯片安装电极pad和它们相应的芯片间电极bmp的耦合结构。Fbmp_VDDQ/GND表示向其分配数据系统电源电极VDDQbmp和接地电极VSSbmp的区域。Fbmp_VDD2/GND表示向其分配命令/地址系统电源电极VDD2bmp和接地电极VSSbmp的区域。Fbmp_VDD1/GND表示向其分配其他电路系统电源电极VDD1bmp和接地电极VSSbmp的区域。公共耦合到接地电极VSSpad和VSSbmp的接地干线VSSgl与命令/地址系统电源电极VDD2pad和接地电极VSSpad相邻地设置，沿安装通道CHNL0的纵向方向延伸。公共耦合到数据系统电源电极VDDQpad的数据系统电源干线VDDQgl与数据系统电源电极VDDQpad和接地电极VSSpad相邻地设置，沿安装通道CHNL0的纵向方向延伸。虽然图中未具体示出，但是，也以类似方式配置其他安装通道CHNL1、CHNL2和CHNL3。
图9部分地示出了在布线板30的底表面以阵列方式形成的诸如焊球之类的DRAM相关的安装电极bga的第一布局结构。基本上，数据系统电源电极VDDQbga被命令/地址系统电源电极VDD2bga沿区域Fbga的纵向方向从两侧夹着。从其纵向方向来看，其他电路系统电源电极VDD1bga排列在区域Fbga的两端。在图9中特别地，接地电极VSSbga以交替的沿区域Fbga的纵向方向的行布置。接地电极VSSbga的行与数据系统电源电极VDDQbga和命令/地址系统电源电极VDD2bga的相应电极行相邻地插置。
图10部分地示出在布线板30的底表面以阵列方式形成的诸如焊球之类的DRAM相关的安装电极的第二布局结构。第二布局结构在基本结构方面也与图9相同，即，数据系统电源电极VDDQbga被命令/地址系统电源电极VDD2bga沿区域Fbga的纵向方向从两侧夹着，在其纵向方向看，其他电路系统电源电极VDD1bga排列在区域Fbga的两端。两者之间的区别在于，接地电极VSSbga以之字（zigzag）形式排列在区域Fbga中。
图11部分地示出了在布线板30的底表面以阵列方式形成的诸如焊球之类的DRAM相关的安装电极的第三布局结构。虽然第三布局结构在基本结构方面也类似于上面的结构，但是接地电极VSSbga的主要布局不同。在其每个中并排排列两个接地电极VSSbga的对以分散方式排列。
图12部分地示出了在布线板30的底表面以阵列方式形成的诸如焊球之类的DRAM相关的安装电极的第四布局结构。虽然第四布局结构在基本结构方面也类似于上面的结构，但是接地电极VSSbga的主要布局不同。在其每个中并排排列两个接地电极VSSbga的对以分散方式排列。
根据第二实施例，产生了下列操作效果。
(1)第二实施例也类似于上面的实施例。即，用于同步DRAM芯片20的电源和接地系统的芯片间电极VDDQbmp、VDD1bmp、VDD2bmp和VSSbmp通过在微计算机芯片10的中央部分形成的硅通路（对应于14v和14g）通向在布线板30的中央部分形成的它们相应的DRAM相关的安装电极VDDQbga、VDD1bga、VDD2bga和VSSbga。如此，可以使得用于位于半导体器件1A内的同步DRAM芯片20的电源和接地系统的布线路径有助于同步DRAM芯片20的电源和接地系统的低阻抗，无需将它们路由到布线板30的外周围部分。
(2)进一步地，电源和接地系统排列成基于一个单元或多个单元以所需组合彼此配对，并以电容耦合和电感耦合变大的方式配置。即，首先，为同步DRAM芯片20的电源和接地系统提供第二硅通路（对应于24v和24g）。其次，提供微计算机芯片10的分别耦合到第二硅通路的第一硅通路（对应于14v和14g）。再者，提供布线板30的分别耦合到第一硅通路的DRAM相关的安装电极VDDQbga、VDDbga、VDD2bga和VSSbga。相应地，到每个同步DRAM芯片20的电源和接地路径之间的耦合变强。
(3)它们可以改善其中同步DRAM芯片20层叠在微计算机芯片10上并安装在一个布线板30上的半导体器件1A中的同步DRAM芯片20的电源和接地的抗扰性。这使得可以消除对外部旁路电容器的需要。
(4)同步DRAM芯片20彼此层叠以多级设置为耦合它们相应的芯片间电极。于是，可以通过有效使用微计算机芯片10的表面以及其垂直空间，同时维持同步DRAM芯片20的电源和接地的令人满意的抗扰性，来安装多个同步DRAM芯片20。
(5)由于电源和接地系统的电极置于同步DRAM芯片20的大致分开形式的数据输入/输出系统电路、命令/地址系统输入电路以及其他电路中，因此，可以提高大致分开的电路单元中的电源和接地的抗扰性。
(6)如图5到7所示，微计算机芯片10具有通道区CHNL0到CHNL3作为同一平面内关于纵向和横向方向呈线对称阵列的四个电极区域。四个通道区CHNL0到CHNL3具有这样的关系：同步DRAM芯片20的数据系统电源电极VDDQbmp和接地电极VSSbmp的布局区域当沿它们的纵向方向观看时是相应通道的间区（inter-region），分别被命令/地址系统电源电极VDD2bmp和接地电极VSSbmp的布局区域夹着。如此，可以进一步提高数据输入/输出系统电路的电源和接地的抗扰性。
(7)例如，即使同步DRAM芯片20是作为数据输入/输出系统电极，输入/输出数据比特数大的芯片（比如512比特），也可以阻止由于电源和接地系统的噪声而导致的故障。由于其中电源和接地系统噪声已经被抑制的同步DRAM芯片20用作数据存储区，因此微计算机芯片10可以有助于改善微计算机的数据处理操作的可靠性。
本发明不限于上述各实施例。毫无疑问，在不偏离其主旨的范围内，可以进行各种更改。
例如，层叠且安装在微计算机芯片上方的同步DRAM芯片的数量不限于一个或四个，而是可以相应地更改。安装的级数不限于一个或者四个，而是可以相应地更改。
当一片第二半导体芯片安装在第一半导体芯片上方而没有垂直地层叠在其上时，可以使用没有采用TSV结构的第二半导体芯片。例如，可以使用同步DRAM芯片，其中同步DRAM的电源和接地系统电极只设置在芯片的底表面。甚至在此情况下，如同上面的实施例，第二半导体芯片的电源和接地系统的第二芯片底表面电极通过在第一半导体芯片的中央部分形成的第一硅通路通向在布线板的中央部分形成的它们相应的外部耦合电极。相应地，可以使位于半导体器件内的第二半导体芯片的电源和接地系统的布线路径有助于第二半导体芯片的电源和接地系统的低阻抗，无需将布线路径路由到布线板的外周围部分。此外，第二半导体芯片的电源和接地系统的电极、第一半导体的耦合到相应电极的第一硅通路、以及布线板的耦合到第一硅通路的外部耦合电极在电源和接地系统之间彼此离散地排列。如此，到第二半导体芯片的电源和接地之间的耦合变强。利用这，可以改善其中第二半导体芯片层叠在第一半导体芯片上方并安装在一个布线板上方的半导体器件中的第二半导体芯片的电源和接地的抗扰性。这消除了对外部旁路电容器的需要。
甚至在使用未采用上面的TSV结构的第二半导体芯片来构造半导体器件的情况下，可以原样应用第二实施例中所描述的技术内容。
第一半导体芯片不限于微计算机芯片，而是可以是执行诸如图像处理或密码处理之类的数据处理的系统级芯片（SoC）结构的半导体器件，或者还可以进一步是具有其他功能的半导体芯片。第二半导体芯片不限于同步DRAM芯片，而可以是其他存储类型的存储器芯片，诸如SRAM，或者还可以进一步是除耦合到第一半导体芯片的存储器芯片以外的其他半导体芯片。
半导体器件可以与第一和第二半导体芯片一起配备有其他半导体芯片。
在本说明书中，通过分为三种类型，描述了通过第二硅通路耦合的电源和接地系统的电极。即，第一类型包括用于向数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极（VDDQbmp和VSSbmp）。第二类型包括用于向命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极（VDD2bmp和VSSbmp）。第三类型包括用于向其他电路提供电源和接地的其他电路系统电源和接地电极（VDD1bmp和VSSbmp）。接地系统电极由数据系统、地址命令系统和其他系统共享，没有个体化的附图标记。总起来说，接地系统电极可以由数据系统、地址命令系统和其他系统共享，没有特别的差别。进一步地，如果另外声明，一般可以考虑普通用途的电极。
电源和接地系统的底表面电极、通路和外部耦合电极分别以这样的方式排列，即，基于电源和接地系统的一个单元或其多个单元以所需组合配对。此形式不限于各实施例中所描述的那些，而是可以根据需要来修改。电源和地线可以以规则的之字形排列。
第二半导体芯片20中的置于顶部位置的芯片的顶表面可以隐藏在芯片内，而不暴露其电极。这是因为无需暴露它们。

Claims (20)

1.一种半导体器件，包括：
布线板；
安装在所述布线板之上的第一半导体芯片；以及
安装在位于所述第一半导体芯片之上的中央部分的第二半导体芯片，
其中，所述布线板包括：
以阵列形式设置在所述布线板的底表面的多个外部耦合电极；
以阵列形式设置在所述布线板的顶表面的多个衬底电极，所述衬底电极的节距小于所述外部耦合电极的节距；以及
用于将所述外部耦合电极和所述衬底电极分别彼此耦合的衬底内布线，
其中，所述第一半导体芯片包括：
通过半导体集成电路技术集成的第一内部电路；
多个第一芯片底表面电极，分别耦合到它们对应的衬底电极且耦合到所述第一内部电路的所需电路节点，所述第一芯片底表面电极以阵列形式设置在所述第一半导体芯片的底表面处；以及
多个第一芯片顶表面电极，分别耦合到所述第一内部电路的所需电路节点，并以阵列形式设置在所述第一半导体芯片的顶表面处，
其中，所述第二半导体芯片包括：
通过半导体集成电路技术集成的第二内部电路；
多个第二芯片底表面电极，分别耦合到它们对应的第一芯片顶表面电极且耦合到所述第二内部电路的所需电路节点，所述第二芯片底表面电极以阵列形式布置在所述第二半导体芯片的底表面处；以及
多个第二芯片顶表面电极，分别耦合到所述第二内部电路的所需电路节点并以阵列形式布置在所述第二半导体芯片的顶表面处，
其中，所述第二芯片底表面电极和所述第二芯片顶表面电极中的用于信号以及电源和接地系统的对应的电极通过第二硅通路耦合，用于电源系统的第二硅通路和用于接地系统的第二硅通路排列成基于一个单元或多个单元以所需组合彼此配对，
其中，在所述第一芯片底表面电极和所述第一芯片顶表面电极中，耦合到所述第二硅通路的所述电源和接地系统电极集中在所述第一半导体芯片的中央部分，集中在所述中央部分的所述电源和接地系统的所述第一芯片底表面电极以及与所述第一芯片底表面电极对应的所述第一芯片顶表面电极通过第一硅通路耦合，所述电源系统的第一硅通路和所述接地系统的第一硅通路排列成基于一个单元或多个单元以所需组合彼此配对，且
其中，在所述外部耦合电极和所述衬底电极中，耦合到所述第一硅通路的与所述电源和接地系统相关的电极集中在所述布线板的中央部分，集中在所述中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对。
2.根据权利要求1所述的半导体器件，
其中，所述第二半导体芯片布置成以多级层叠，且
其中，层叠的下第二半导体芯片中的所述第二芯片顶表面电极和层叠的上第二半导体芯片中的所述第二芯片底表面电极分别彼此耦合。
3.根据权利要求1所述的半导体器件，
其中，所述第二半导体芯片具有拉长的电极布局区域，
其中，所述第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路，
其中，通过所述第二硅通路耦合的电源和接地系统的电极分为用于向所述数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向所述命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向所述其他电路提供电源和接地的其他电路系统电源和接地电极，
其中，所述数据系统电源和接地电极沿所述电极布局区域的长边中的一个排列，
其中，所述命令/地址系统电源和接地电极沿所述电极布局区域的长边中的另一个排列，且
其中，所述其他电路系统电源和接地电极沿所述电极布局区域的在所述长边两端的短边排列。
4.根据权利要求3所述的半导体器件，
其中，所述第一半导体芯片具有如下方式的四组第一芯片顶表面电极，即，四个电极布局区域在同一平面内关于其纵向和横向方向以线对称阵列成矩阵形式是可耦合的，且
其中，所述四组第一芯片顶表面电极具有这样的关系：用于向所述第二半导体芯片的数据输入/输出系统电路提供电源和接地的所述数据系统电源和接地电极的布局区域分别被用于向所述命令/地址系统输入电路提供电源和接地的所述数据系统电源和接地电极的布局区域夹着。
5.根据权利要求4所述的半导体器件，其中，所述第二半导体芯片是同步DRAM，所述同步DRAM具有512比特的数据输入/输出端子作为所述第二芯片底表面电极和所述第二芯片顶表面电极中的所述数据输入/输出系统电极。
6.根据权利要求5所述的半导体器件，其中，所述第一半导体芯片是包括中央处理单元和对所述同步DRAM执行存储器接口控制的存储器控制器的微计算机。
7.一种半导体器件，包括：
布线板；
安装在所述布线板之上的第一半导体芯片；以及
安装在位于所述第一半导体芯片之上的中央部分的第二半导体芯片，
其中，所述布线板包括：
以阵列形式设置在所述布线板的底表面的多个外部耦合电极；
以阵列形式设置在所述布线板的顶表面的多个衬底电极，所述衬底电极的节距小于所述外部耦合电极的节距；以及
用于将所述外部耦合电极和所述衬底电极分别彼此耦合的衬底内布线，
其中，所述第一半导体芯片包括：
通过半导体集成电路技术集成的第一内部电路；
多个第一芯片底表面电极，分别耦合到它们相应的衬底电极且耦合到所述第一内部电路的所需电路节点，所述第一芯片底表面电极以阵列形式设置在所述第一半导体芯片的底表面处；以及
多个第一芯片顶表面电极，分别耦合到所述第一内部电路的所需电路节点且以阵列形式设置在所述第一半导体芯片的顶表面处，
其中，所述第二半导体芯片包括：
通过半导体集成电路技术集成的第二内部电路；
多个第二芯片底表面电极，分别耦合到它们相应的第一芯片顶表面电极且耦合到所述第二内部电路的所需电路节点，所述第二芯片底表面电极以阵列形式布置在所述第二半导体芯片的底表面处；以及
多个第二芯片顶表面电极，分别耦合到所述第二内部电路的所需电路节点且以阵列形式布置在所述第二半导体芯片的顶表面处，
其中，所述第二芯片底表面电极和所述第二芯片顶表面电极中的用于电源和接地系统的对应的电极通过第二硅通路耦合，通过所述第二硅通路耦合的电源和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对，
其中，在所述第一芯片底表面电极和所述第一芯片顶表面电极中，耦合到所述第二硅通路的电源和接地系统电极集中在所述第一半导体芯片的中央部分，集中在所述中央部分的相应电源和接地系统的所述第一芯片底表面电极和与所述第一芯片底表面电极对应的所述第一芯片顶表面电极通过第一硅通路耦合，分别通过所述第一硅通路耦合的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对，且
其中，在所述外部耦合电极和所述衬底电极中，耦合到所述第一硅通路的与所述电源和接地系统相关的电极集中在所述布线板的中央部分，集中在所述中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对。
8.根据权利要求7所述的半导体器件，
其中，所述第二半导体芯片布置成以多级层叠，且
其中，层叠的下第二半导体芯片中的所述第二芯片顶表面电极和层叠的上第二半导体芯片中的所述第二芯片底表面电极分别彼此耦合。
9.根据权利要求7所述的半导体器件，
其中，所述第二半导体芯片具有拉长的电极布局区域，
其中，所述第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路，
其中，通过所述第二硅通路耦合的所述电源和接地系统的电极分为用于向所述数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向所述命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向所述其他电路提供电源和接地的其他电路系统电源和接地电极，
其中，所述数据系统电源和接地电极沿所述电极布局区域的长边中的一个排列，
其中，所述命令/地址系统电源和接地电极沿所述电极布局区域的长边中的另一个排列，且
其中，所述其他电路系统电源和接地电极沿所述电极布局区域的在所述长边两端的短边排列。
10.根据权利要求9所述的半导体器件，
其中，所述第一半导体芯片具有如下方式的四组第一芯片顶表面电极，即，四个电极布局区域在同一平面内关于其纵向和横向方向以线对称阵列成矩阵形式是可耦合的，且
其中，所述四组第一芯片顶表面电极具有这样的关系：用于向所述第二半导体芯片的数据输入/输出系统电路提供电源和接地的所述数据系统电源和接地电极的布局区域分别被用于向所述命令/地址系统输入电路提供电源和接地的所述数据系统电源和接地电极的布局区域夹着。
11.根据权利要求10所述的半导体器件，其中，所述第二半导体芯片是同步DRAM，所述同步DRAM具有512比特的数据输入/输出端子作为所述第二芯片底表面电极和所述第二芯片顶表面电极中的所述数据输入/输出系统电极。
12.根据权利要求11所述的半导体器件，其中，所述第一半导体芯片是包括中央处理单元和对所述同步DRAM执行存储器接口控制的存储器控制器的微计算机。
13.一种半导体器件，包括：
布线板；
安装在所述布线板之上的第一半导体芯片；以及
安装在位于所述第一半导体芯片之上的中央部分的第二半导体芯片，
其中，所述布线板包括：
以阵列形式设置在所述布线板的底表面的多个外部耦合电极；
以阵列形式设置在所述布线板的顶表面的多个衬底电极，所述衬底电极的节距小于所述外部耦合电极的节距；以及
用于将所述外部耦合电极和所述衬底电极分别彼此耦合的衬底内布线，
其中，所述第一半导体芯片包括：
通过半导体集成电路技术集成的第一内部电路；
多个第一芯片底表面电极，分别耦合到它们相应的衬底电极且耦合到所述第一内部电路的所需电路节点，所述第一芯片底表面电极以阵列形式设置在所述第一半导体芯片的底表面处；以及
多个第一芯片顶表面电极，分别耦合到所述第一内部电路的所需电路节点且以阵列形式设置在所述第一半导体芯片的顶表面处，
其中，所述第二半导体芯片包括：
通过半导体集成电路技术集成的第二内部电路；以及
多个第二芯片底表面电极，分别耦合到它们对应的第一芯片顶表面电极且耦合到所述第二内部电路的所需电路节点，所述第二芯片底表面电极以阵列形式布置在所述第二半导体芯片的底表面处，
其中，所述第二芯片底表面电极中的电源和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对，
其中，在所述第一芯片底表面电极和所述第一芯片顶表面电极中，耦合到电源和接地系统的第二芯片底表面电极的电源和接地系统电极集中在所述第一半导体芯片的中央部分，集中在所述中央部分的所述电源和接地系统的第一芯片底表面电极和与所述第一芯片底表面电极对应的所述第一芯片顶表面电极通过第一硅通路耦合，用于电源系统的所述第一硅通路和用于接地系统的所述第一硅通路排列成基于一个单元或多个单元以所需组合彼此配对，且
其中，在所述外部耦合电极和所述衬底电极中，耦合到所述第一硅通路的与所述电源和接地系统相关的电极集中在所述布线板的中央部分，集中在所述布线板的中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对。
14.根据权利要求13所述的半导体器件，
其中，所述第二半导体芯片具有拉长的电极布局区域，
其中，所述第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路，
其中，通过所述第二硅通路耦合的所述电源和接地系统的电极分为用于向所述数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向所述命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向所述其他电路提供电源和接地的其他电路系统电源和接地电极，
其中，所述数据系统电源和接地电极沿所述电极布局区域的长边中的一个排列，
其中，所述命令/地址系统电源和接地电极沿所述电极布局区域的长边中的另一个排列，且
其中，所述其他电路系统电源和接地电极沿在所述电极布局区域的所述长边两端的所述电极布局区域的短边排列。
15.根据权利要求14所述的半导体器件，
其中，所述第一半导体芯片具有如下方式的四组第一芯片顶表面电极，即，四个电极布局区域在同一平面内关于其纵向和横向方向以线对称阵列成矩阵形式是可耦合的，且
其中，所述四组第一芯片顶表面电极具有这样的关系：用于向所述第二半导体芯片的数据输入/输出系统电路提供电源和接地的所述数据系统电源和接地电极的布局区域分别被用于向所述命令/地址系统输入电路提供电源和接地的所述数据系统电源和接地电极的布局区域夹着。
16.根据权利要求15所述的半导体器件，其中，所述第二半导体芯片是同步DRAM，所述同步DRAM具有512比特的数据输入/输出端子作为所述第二芯片底表面电极和所述第二芯片顶表面电极中的所述数据输入/输出系统电极。
17.根据权利要求16所述的半导体器件，其中，所述第一半导体芯片是包括中央处理单元和对所述同步DRAM执行存储器接口控制的存储器控制器的微计算机。
18.一种半导体器件，包括：
布线板；
安装在所述布线板之上的第一半导体芯片；以及
具有比所述第一半导体芯片小的芯片面积且安装在位于所述第一半导体芯片之上的中央部分的第二半导体芯片，
其中，所述布线板包括：
以阵列形式设置在所述布线板的底表面的多个外部耦合电极；
以阵列形式设置在所述布线板的顶表面的多个衬底电极，所述衬底电极的节距小于所述外部耦合电极的节距；以及
用于将所述外部耦合电极和所述衬底电极分别彼此耦合的衬底内布线，
其中，所述第一半导体芯片包括：
通过半导体集成电路技术集成的第一内部电路；
多个第一芯片底表面电极，分别耦合到它们相应的衬底电极且耦合到所述第一内部电路的所需电路节点，所述第一芯片底表面电极以阵列形式设置在所述第一半导体芯片的底表面处；以及
多个第一芯片顶表面电极，分别耦合到所述第一内部电路的所需电路节点且以阵列形式设置在所述第一半导体芯片的顶表面处，
其中，所述第二半导体芯片包括：
通过半导体集成电路技术集成的第二内部电路；以及
多个第二芯片底表面电极，分别耦合到它们对应的第一芯片顶表面电极且耦合到所述第二内部电路的所需电路节点，所述第二芯片底表面电极以阵列形式布置在所述第二半导体芯片的底表面处，
其中，所述第二芯片底表面电极中的电源和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对，
其中，在所述第一芯片底表面电极和所述第一芯片顶表面电极中，耦合到电源和接地系统的第二芯片底表面电极的电源和接地系统电极集中在所述第一半导体芯片的中央部分，集中在所述中央部分的所述电源和接地系统的第一芯片底表面电极和与所述第一芯片底表面电极对应的所述第一芯片顶表面电极通过第一硅通路耦合，分别通过所述第一硅通路耦合的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对，且
其中，在所述外部耦合电极和所述衬底电极中，耦合到所述第一硅通路的电极集中在所述布线板的中央部分，集中在所述中央部分的电源系统电极和接地系统电极排列成基于一个单元或多个单元以所需组合彼此配对。
19.根据权利要求18所述的半导体器件，
其中，所述第二半导体芯片具有拉长的电极布局区域，
其中，所述第二内部电路具有数据输入/输出系统电路、命令/地址系统输入电路、以及其他电路，且
其中，通过所述第二硅通路耦合的所述电源和接地系统的电极分为用于向所述数据输入/输出系统电路提供电源和接地的数据系统电源和接地电极、用于向所述命令/地址系统输入电路提供电源和接地的命令/地址系统电源和接地电极、以及用于向所述其他电路提供电源和接地的其他电路系统电源和接地电极，所述数据系统电源和接地电极沿所述电极布局区域的长边中的一个排列，所述命令/地址系统电源和接地电极沿所述电极布局区域的长边中的另一个排列，所述其他电路系统电源和接地电极沿所述电极布局区域的在所述长边两端的短边排列。
20.根据权利要求19所述的半导体器件，
其中，所述第一半导体芯片具有如下方式的四组第一芯片顶表面电极，即，四个电极布局区域在同一平面内关于其纵向和横向方向以线对称阵列成矩阵形式是可耦合的，所述四组第一芯片顶表面电极具有这样的关系：用于向所述第二半导体芯片的数据输入/输出系统电路提供电源和接地的所述数据系统电源和接地电极的布局区域分别被用于向所述命令/地址系统输入电路提供电源和接地的所述数据系统电源和接地电极的布局区域夹着。
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