JP2003204030A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003204030A JP2002000504A JP2002000504A JP2003204030A JP 2003204030 A JP2003204030 A JP 2003204030A JP 2002000504 A JP2002000504 A JP 2002000504A JP 2002000504 A JP2002000504 A JP 2002000504A JP 2003204030 A JP2003204030 A JP 2003204030A
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chip
external connection
wiring board
wiring
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Kenji Nishimoto
賢二 西本
Mitsuaki Katagiri
光昭 片桐
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ウエハプロセスで外部接続端子を形成したメ
モリチップを配線基板に実装する際、または実装した後
に、前記メモリチップの機能を変更することができるマ
ルチチップモジュールを提供する。 【解決手段】 電源電圧配線６およびグランド電位配線
６を含む配線６のパターンが異なる２種類のモジュール
基板を用意し、これら２種類のモジュール基板にメモリ
チップ２およびコントロールチップ３を実装することに
より、同一のメモリチップ２を使ってワード構成や動作
モードといった機能の異なる２種類のマルチチップモジ
ュールを実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、配線基板上にメモリチップ
を含む複数個の半導体チップを実装するマルチチップモ
ジュール(Multi Chip Module)に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】配線基板上にメモリチップや前記メモリ
チップの動作を制御するコントロールチップなどを実装
するマルチチップモジュールの製造工程では、配線基板
上にメモリチップを実装して両者をワイヤで結線する際
に、ワイヤの結線パターンを変更することによって、ワ
ード構成、動作モード、リフレッシュサイクルといった
メモリチップの機能を切り換える、いわゆるボンディン
グオプションが行われている。しかし、このボンディン
グオプション方式は、一旦メモリチップを配線基板に実
装した後には、機能の変更を行うことができない。
【０００３】特開平９−２９３９３８号公報には、リフ
レッシュサイクル、動作モード、ワード構成といったメ
モリの各種機能を配線基板上で切り換えることのできる
メモリモジュールが記載されている。これら機能の切り
換えは、メモリチップ上に形成された機能切り換え用ボ
ンディングパッドに、電源電圧、グランド電位、ノンコ
ネクト（オープン）のうちのいずれかの信号（機能切り
換え信号）を入力することによって行われる。
【０００４】配線基板上には、上記した機能切り換え信
号を任意に切り換える機能切り換え手段が設けられてお
り、この機能切り換え手段を使って機能切り換え信号を
任意に切り換えることにより、配線基板上に実装された
全てのメモリチップの各種機能を一括して切り換えるよ
うになっている。機能切り換え手段は、配線基板上に形
成された複数のランドとこれらのランド上に実装可能な
導通用チップとからなり、所定のランドに導通用チップ
を実装するか、またはしないかによって、機能切り換え
信号が決まるようになっている。
【０００５】一方、パッケージングプロセス（後工程）
をウエハプロセス（前工程）と一体化し、ウエハ状態で
パッケージング工程までを完了する、いわゆるウエハプ
ロセスパッケージ（Wafer Process Package;ＷＰＰ）、
あるいウエハレベル(Wafer Level)ＣＳＰなどと呼ばれ
る技術が知られている。この技術は、ウエハプロセスを
応用してパッケージングプロセスを処理するため、ウエ
ハから切断したチップ毎にパッケージングプロセスで処
理する従来方法に比べて工程数を低減したり、パッケー
ジサイズを小型化することができるという利点がある。
このウエハプロセスパッケージについては、例えば株式
会社 技術調査会発行（２０００年５月２８日発行）の
「エレクトロニクス実装技術：２０００臨時増刊号」８
１頁〜１１３頁などに記載がある。
【０００６】
【発明が解決しようとする課題】前記ウエハプロセスパ
ッケージは、ウエハプロセスで外部接続端子（半田バン
プ）を形成するので、ウエハをチップに分割した後に
は、リフレッシュサイクル、動作モード、ワード構成と
いったメモリの各種機能を変更することができない。そ
のため、機能毎に種類の異なるメモリチップを用意しな
ければならず、ウエハプロセスやチップの在庫管理が煩
雑になるという欠点がある。
【０００７】また、マルチチップモジュールは、メモリ
チップを配線基板に実装した後にユーザーがメモリの機
能を変更したい場合が生じるが、メモリチップがウエハ
プロセスパッケージの場合は、メモリチップを配線基板
に実装した後にメモリの機能を変更することができな
い。
【０００８】本発明の目的は、ウエハプロセスで外部接
続端子を形成したメモリチップを配線基板に実装する際
に、前記メモリチップの機能を変更することのできるマ
ルチチップモジュールを提供することにある。
【０００９】本発明の他の目的は、ウエハプロセスで外
部接続端子を形成したメモリチップを配線基板に実装し
た後に、前記メモリチップの機能を変更することのでき
るマルチチップモジュールを提供することにある。
【００１０】本発明の他の目的は、ウエハプロセスで外
部接続端子を形成したメモリチップを配線基板に実装し
たマルチチップモジュールの信頼性を向上させる技術を
提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。
【００１３】本発明の半導体装置は、配線基板上にメモ
リチップを含む複数個の半導体チップが実装されたマル
チチップモジュールであって、前記メモリチップは、複
数のメモリ素子を含む集積回路と、前記集積回路に電気
的に接続された複数個の電極と、前記集積回路を覆い、
かつ前記複数個の電極が露出されるように形成された絶
縁層と、前記絶縁層の上部に形成され、前記複数個の電
極のそれぞれに電気的に接続された複数本の配線と、前
記絶縁層の上部に形成され、前記複数本の配線のそれぞ
れに電気的に接続された複数個の外部接続端子とを有
し、前記複数個の外部接続端子は、入力信号の電圧レベ
ルに応じて前記集積回路の所定の機能を切り換える機能
切り換え用外部接続端子を含み、前記配線基板を通じて
前記メモリチップの前記機能切り換え用外部接続端子に
所定の電圧レベルの信号を供給することによって、前記
集積回路の所定の機能を切り換えるようにしたものであ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）図１（ａ）は、本実施形
態の半導体装置の上面側平面図、同図（ｂ）は、同じく
裏面側平面図、図２は、この半導体装置の断面図であ
る。
【００１６】図１、図２に示す半導体装置は、モジュー
ル基板（配線基板）１Ａの主面上に１個のメモリチップ
２と１個のコントロールチップ３とをフェイスダウン実
装したマルチチップモジュール（ＭＣＭ１）である。メ
モリチップ２とコントロールチップ３は、モジュール基
板１Ａの主面上に並んで配置されており、それぞれの主
面に形成された複数個の半田バンプ（バンプ電極）４を
介してモジュール基板１に電気的に接続されている。ま
た、メモリチップ２およびコントロールチップ３のそれ
ぞれとモジュール基板１Ａとの隙間には、アンダーフィ
ル樹脂（封止樹脂）５が充填されている。
【００１７】上記メモリチップ２は、例えば６４Ｍビッ
トの記憶容量を有するＤＲＡＭ(Dynamic Random Access
Memory)が形成されたシリコンチップであり、コントロ
ールチップ３は、高速マイクロプロセッサ（ＭＰＵ：超
小型演算処理装置）が形成されたシリコンチップであ
る。メモリチップ２およびコントロールチップ３は、後
述するようなウエハプロセスを応用して形成したＣＳＰ
(Chip Scale Package)、すなわちウエハ状態でパッケー
ジング工程までを完了した、いわゆるウエハプロセスパ
ッケージと称される構造を有している。
【００１８】上記メモリチップ２およびコントロールチ
ップ３が実装されたモジュール基板１Ａは、ガラス繊維
を含んだエポキシ樹脂（ガラスエポキシ樹脂）などの汎
用樹脂を主体として構成された多層配線基板であり、そ
の主面（上面）には、図１、図２に示さない配線６が形
成されている。メモリチップ２およびコントロールチッ
プ３のそれぞれの主面に形成された半田バンプ４は、モ
ジュール基板１Ａの主面に形成された配線６の一端部
（パッド）に電気的に接続されている。
【００１９】モジュール基板１Ａの下面には、マルチチ
ップモジュール（ＭＣＭ１）の外部接続端子を構成する
複数の半田バンプ７がエリアアレイ状に配置されてい
る。マルチチップモジュール（ＭＣＭ１）は、これらの
半田バンプ７を介して電子機器のマザーボード（実装基
板）などに実装される。
【００２０】図３は、上記メモリチップ２のデータ入出
力ピンＤＱとコントロールチップ３のデータ入出力ピン
ＤＱとを接続するモジュール基板１Ａの配線６を概念的
に示した平面図である。図示のように、メモリチップ２
の主面には、６４個のデータ入出力ピンＤＱ０〜ＤＱ６
３が形成されており、これら６４個のデータ入出力ピン
ＤＱ０〜ＤＱ６３のそれぞれは、モジュール基板１Ａの
配線６を介してコントロールチップ３の対応するデータ
入出力ピンＤＱ０〜ＤＱ６３に電気的に接続されてい
る。すなわち、このメモリチップ２のワード構成は、１
Ｍ×６４ビットである。
【００２１】また、上記メモリチップ２の主面には、モ
ジュール基板１Ａの電源電圧配線６（Ｖdd）に電気的に
接続された機能切り換え用のオプションピンＯＰ１が形
成されている。このオプションピンＯＰ１には、電源電
圧配線６（Ｖdd）を介して回路の電源電圧（Ｖdd）が入
力される。
【００２２】上記オプションピンＯＰ１は、メモリチッ
プ２のワード構成を切り換えるために使用される。すな
わち、メモリチップ２は、１Ｍ×６４ビットおよび２Ｍ
×３２ビットのワード構成が選択できるように構成され
ており、モジュール基板１Ａの電源電圧配線６（Ｖdd）
を通じてオプションピンＯＰ１に電源電圧（Ｖdd）が供
給されたときにはワード構成が×６４ビットとなり、グ
ランド電位（Ｖss）が供給されたときにはワード構成が
×３２ビットとなる。前述したように、メモリチップ２
のオプションピンＯＰ１にはモジュール基板１Ａの電源
電圧配線６（Ｖdd）が接続されているので、メモリチッ
プ２のワード構成は、×６４ビットとなる。
【００２３】図４は、メモリチップ２に形成されたオプ
ション切り換え回路の一例である。この回路は、オプシ
ョンピンＯＰ１に接続されたチップ内のボンディングパ
ッド（電極）ＢＯＰ１を通じて入力される電圧が電源電
圧（Ｖdd）かグランド電位（Ｖss）かによってハイレベ
ルまたはロウレベルの信号を出力するように構成されて
いる。この回路の後段には、ワード構成を１Ｍ×６４ビ
ットまたは２Ｍ×３２ビットに切り換える回路（図示せ
ず）が設けられており、オプション切り換え回路から供
給される信号がハイレベルかロウレベルかによってワー
ド構成が選択されるようになっている。
【００２４】図５は、上記メモリチップ２の実際のピン
配列の一例を示す平面図である。図示のように、メモリ
チップ２には、前述した６４個のデータ入出力ピンＤＱ
０〜ＤＱ６３やオプションピンＯＰ１の他、アドレス入
力ピンＡ０〜Ａ１５、電源電圧ピンＶdd、グランド電位
ピンＶss、第２のオプションピンＯＰ２など、合計１２
６個のピンが設けられている。
【００２５】上記第２のオプションピンＯＰ２は、メモ
リチップ２の動作モードを切り換えるために使用され
る。すなわち、メモリチップ２は、ＤＤＲモードおよび
ＳＤモードの読み出し方式が選択できるように構成され
ており、例えばオプションピンＯＰ２に電源電圧（Ｖd
d）が入力されたときにはＤＤＲモードで動作し、グラ
ンド電位（Ｖss）が入力されたときにはＳＤモードで動
作する。図示は省略するが、上記マルチチップモジュー
ル（ＭＣＭ１）は、メモリチップ２のオプションピンＯ
Ｐ２にモジュール基板１Ａの電源電圧配線６（Ｖdd）が
接続され、メモリチップ２がＤＤＲモードで動作するよ
うになっている。
【００２６】図６は、上記マルチチップモジュール（Ｍ
ＣＭ１）のモジュール基板１Ａとその主面上に実装され
たメモリチップ２のそれぞれの一部を示す拡大断面図で
ある。この図には、メモリチップ２に設けられたピンの
うち、データ入出力ピンＤＱ０、ＤＱ３２およびオプシ
ョンピンＯＰ１が示してある。
【００２７】図示のように、メモリチップ２は、その主
面のバンプランド９Ａに接続された半田バンプ４を介し
てモジュール基板１Ａの主面の配線６の一端部（パッド
６Ａ）に電気的に接続されている。メモリチップ２は、
１２６個のピンを備えており、これらのピンに対応する
バンプランド９Ａの全てに半田バンプ４が接続されてい
る。すなわち、メモリチップ２の主面に形成された半田
バンプ４の数は１２６個である。
【００２８】上記モジュール基板１Ａの内部には、電源
プレーン配線６Ｄおよびグランドプレーン配線６Ｓが形
成されている。電源プレーン配線６Ｄ、グランドプレー
ン配線６Ｓおよび前記配線６は、モジュール基板１Ａの
上下面を貫通するスルーホール８を介して、モジュール
基板１Ａの裏面のパッド６Ｂに電気的に接続されてい
る。また、パッド６Ｂには、マルチチップモジュール
（ＭＣＭ１）の外部接続端子を構成する半田バンプ７が
接続されている。
【００２９】モジュール基板１Ａの主面とメモリチップ
２との隙間には、両者の接続部を保護するためのアンダ
ーフィル樹脂５が充填されている。また、モジュール基
板１Ａの主面には、パッド６Ａが形成された領域を除
き、配線６を保護するためのソルダレジスト１０がコー
ティングされている。同様に、モジュール基板１Ａの裏
面には、パッド６Ｂが形成された領域を除き、ソルダレ
ジスト１０がコーティングされている。図示は省略する
が、コントロールチップ３も、その主面に形成された半
田バンプ４を介してモジュール基板１Ａの主面のパッド
６Ａに電気的に接続されている。また、モジュール基板
１Ａの主面とコントロールチップ３との隙間には、両者
の接続部を保護するためのアンダーフィル樹脂５が充填
されている。
【００３０】図７〜図９は、本実施形態の第２のマルチ
チップモジュール（ＭＣＭ２）を示している。このマル
チチップモジュール（ＭＣＭ２）は、前記第１のマルチ
チップモジュール（ＭＣＭ１）のモジュール基板１Ａと
は配線６のパターンが異なるモジュール基板１Ｂの主面
上に１個のメモリチップ２と１個のコントロールチップ
３とをフェイスダウン実装した構成になっている。
【００３１】上記モジュール基板１Ｂ上に実装されたメ
モリチップ２は、前記第１のマルチチップモジュール
（ＭＣＭ１）のモジュール基板１Ａ上に実装されたメモ
リチップ２と同一のもの、すなわち６４Ｍビットの記憶
容量を有するＤＲＡＭが形成されたシリコンチップであ
る。また、モジュール基板１Ｂ上に実装されたコントロ
ールチップ３は、前記モジュール基板１Ａ上に実装され
たコントロールチップ３と同一のもの、すなわち高速マ
イクロプロセッサ（ＭＰＵ）が形成されたシリコンチッ
プである。
【００３２】図１０は、上記メモリチップ２のデータ入
出力ピンＤＱとコントロールチップ３のデータ入出力ピ
ンＤＱとを接続するモジュール基板１Ｂの配線６を概念
的に示した平面図である。このマルチチップモジュール
（ＭＣＭ２）の場合、メモリチップ２のワード構成を選
択するオプションピンＯＰ１は、モジュール基板１Ｂの
グランド電位配線６（Ｖss）に接続されているため、オ
プションピンＯＰ１には回路のグランド電位（Ｖss）が
供給される。また、メモリチップ２に形成された前記６
４個のデータ入出力ピンＤＱ０〜ＤＱ６３のうち、モジ
ュール基板１Ｂの配線６を介してコントロールチップ３
の対応するデータ入出力ピンＤＱに接続されているの
は、３２個のデータ入出力ピンＤＱ０〜ＤＱ３１のみで
あり、モジュール基板１Ｂには、残り３２個のデータ入
出力ピンＤＱ３２〜ＤＱ６３とコントロールチップ３の
対応するデータ入出力ピンＤＱ３２〜ＤＱ６３とを接続
する配線６が形成されていない。すなわち、マルチチッ
プモジュール（ＭＣＭ２）は、メモリチップ２のワード
構成が×３２ビットとなるように構成されている。
【００３３】図１１は、モジュール基板１Ｂ上に実装さ
れたメモリチップ２の実際のピン配列の一例を示す平面
図である。ワード構成が×６４ビットであるときにはデ
ータ入出力ピンＤＱ３２〜ＤＱ６３となる３２個のピン
は、‘ｏｐｅｎ’で示してある。なお、図示は省略する
が、モジュール基板１Ｂは、メモリチップ２のオプショ
ンピンＯＰ２にグランド電位配線６（Ｖss）が接続され
るようになっている。従って、マルチチップモジュール
（ＭＣＭ２）は、メモリチップ２がＳＤモードで動作す
る。
【００３４】図１２は、上記マルチチップモジュール
（ＭＣＭ２）のモジュール基板１Ｂとその主面上に実装
されたメモリチップ２のそれぞれの一部を示す拡大断面
図である。図示のように、メモリチップ２は、その主面
のバンプランド９Ａに接続された半田バンプ４を介して
モジュール基板１Ｂの主面の配線６の一端部（パッド
６）に電気的に接続されている。
【００３５】モジュール基板１Ｂ上に実装されたメモリ
チップ２は、ワード構成が×３２ビットとなるので、ワ
ード構成が×６４ビットとなるときにはデータ入出力ピ
ンＤＱ３２〜ＤＱ６３を構成するｏｐｅｎピンからデー
タが出力されることはない。従って、これらのｏｐｅｎ
ピンに対応するバンプランド９Ａには半田バンプ４を接
続しなくとも回路の動作に支障はないが、本実施形態で
は、これら不使用のデータ入出力ピンＤＱ３２〜ＤＱ６
３（ｏｐｅｎピン）に対応するバンプランド９Ａにも半
田バンプ４を接続している。すなわち、メモリチップ２
は、不使用のデータ入出力ピンＤＱ３２〜ＤＱ６３（ｏ
ｐｅｎピン）を含む１２６個のピンの全てが半田バンプ
４を介してモジュール基板１Ｂのパッド６Ａに電気的に
接続されている。ただし、メモリチップ２のデータ入出
力ピンＤＱ３２〜ＤＱ６３（ｏｐｅｎピン）に電気的に
接続されたモジュール基板１Ｂのパッド６Ａには配線６
が接続されていない。すなわち、メモリチップ２のデー
タ入出力ピンＤＱ３２〜ＤＱ６３（ｏｐｅｎピン）に対
応するモジュール基板１Ｂのパッド６Ａは、それぞれが
孤立したパターンで形成されている。
【００３６】このように、本実施形態では、電源電圧配
線６（Ｖdd）およびグランド電位配線６（Ｖss）を含む
配線６のパターンが異なる２種類のモジュール基板１
Ａ、１Ｂを用意し、これら２種類のモジュール基板１
Ａ、１Ｂにメモリチップ２およびコントロールチップ３
を実装することによって、ワード構成や動作モードとい
った機能の異なる２種類のマルチチップモジュール（Ｍ
ＣＭ１、ＭＣＭ２）を実現しているので、ウエハプロセ
スにおいてワード構成や読み出し方式の異なる多種類の
メモリチップ２を用意する必要がない。すなわち、本実
施形態によれば、あらかじめ用意した複数種類のモジュ
ール基板１Ａ、１Ｂのそれぞれに同一のメモリチップ２
を実装することによって、機能の異なる複数種類のマル
チチップモジュール（ＭＣＭ１、ＭＣＭ２）を製造する
ことができる。
【００３７】次に、上記メモリチップ２の製造方法を説
明する。図１３は、完成状態のメモリチップ２の外観を
示す斜視図、図１４は、メモリチップ２の再配線パター
ンを示す斜視図、図１５は、再配線パターンの一部を拡
大して示す平面図、図１６は、図１５のＡ−Ａ線に沿っ
た断面図、図１７は、メモリチップ２の製造工程を示す
フロー図である。
【００３８】メモリチップ２の主面上には、複数（本実
施形態では１２６個）の半田バンプ４とこれら複数の半
田バンプ４間を絶縁する最上層保護膜１２とが形成され
ている。図示のように、半田バンプ４は、メモリチップ
２の主面上にエリアアレイ状に配置されている。
【００３９】メモリチップ２の主面の中央部には、最上
層配線１４の一部によって構成された複数のボンディン
グパッドＢＰが配置されている。最上層配線１４の上部
は、ボンディングパッドＢＰの上部を除き、表面保護
（パッシベーション）膜１３で覆われている。また、表
面保護膜１３の上部には、感光性ポリイミド樹脂膜１５
を介して再配線９が形成されている。さらに、再配線９
の上部は、その一端部であるバンプランド９Ａの上部を
除き、最上層保護膜１２で覆われている。
【００４０】再配線９の他端部は、前記感光性ポリイミ
ド樹脂膜１５に形成された開孔１６を通じてボンディン
グパッドＢＰに電気的に接続されている。また、再配線
９の一端部であるバンプランド９Ａの上部には、メモリ
チップ２の外部接続端子を構成する半田バンプ４が形成
されている。
【００４１】上記のように構成されたメモリチップ２を
製造するには、まず図１８〜図２０に示すような単結晶
シリコンからなる半導体ウエハ（以下、ウエハという）
１１を用意する。ここで図１８は、ウエハ１１の全体平
面図、図１９は、ウエハ１１のメモリチップ一個分の領
域（チップ領域１１Ａ）を示す平面図、図２０は、チッ
プ領域１１Ａの要部断面図である。
【００４２】図１８に示すように、ウエハ１１の主面
は、複数のチップ領域１１Ａに区画されており、それぞ
れのチップ領域１１Ａには、周知のウエハプロセスによ
ってＤＲＡＭが形成されている。図１９に示すように、
ＤＲＡＭは、複数のメモリセルアレイ（ＭＡＲＹ）とそ
れらの間に配置された周辺回路部（ＰＣ）とで構成され
ている。チップ領域１１Ａの中央部には、複数のボンデ
ィングパッドＢＰが配置されている。
【００４３】図２０に示すように、上記チップ領域１１
Ａの中央部に配置されたボンディングパッドＢＰは、ウ
エハ１１の表面を覆う表面保護（パッシベーション）膜
１３をエッチングして開孔し、最上層配線１４の一部を
露出させることによって形成されている。表面保護膜１
３は、例えば酸化シリコン膜と窒化シリコン膜とを積層
した絶縁膜で構成されている。また、最上層配線１４
（およびボンディングパッドＢＰ）は、例えばＡｌ合金
膜で構成されている。ウエハ１１の各チップ領域１１Ａ
にボンディングパッドＢＰを形成するまでの工程は、周
知のウエハプロセスによって行われる。
【００４４】次に、ボンディングパッドＢＰにプローブ
を当てて各チップ領域１１Ａの良、不良を判別する試験
（ウエハ検査およびプローブ検査）を行った後、ウエハ
１１の各チップ領域１１Ａに再配線９を形成する。再配
線９を形成するには、まず図２１および図２２に示すよ
うに、ウエハ１１の表面を覆っている表面保護膜１３の
上部に回転塗布法で感光性ポリイミド樹脂膜１５を形成
した後、ボンディングパッドＢＰの上部の感光性ポリイ
ミド樹脂膜１５に開孔１６を形成する。感光性ポリイミ
ド樹脂膜１５は、その下層の表面保護膜１３と共に、最
上層配線１４と再配線９とを絶縁する層間絶縁膜として
機能する。
【００４５】次に、図２３に示すように、開孔１６の底
部に露出したボンディングパッドＢＰの表面を含む感光
性ポリイミド樹脂膜１５の上部にメッキシード層１７を
形成する。メッキシード層１７は、例えばＣｒ（クロ
ム）膜とＣｕ膜からなる。
【００４６】次に、図２４に示すように、メッキシード
層１７の上部に、再配線形成領域を開孔したフォトレジ
スト膜１８を形成し、再配線形成領域のメッキシード層
１７の表面に電解メッキ法でメタル膜１９を形成する。
メタル膜１９は、例えばＣｕ膜とＮｉ（ニッケル）膜か
らなる。
【００４７】次に、フォトレジスト膜１８を除去した
後、その下部のメッキシード層１７をウェットエッチン
グで除去することにより、図２５および図２６に示すよ
うに、メタル膜１９によって構成される再配線９を形成
する。
【００４８】次に、図２７に示すように、再配線９の上
部に感光性ポリイミド樹脂膜からなる最上層保護膜１２
を形成し、続いて再配線９の一端（バンプランド９Ａ）
の上部の最上層保護膜１２を除去してバンプランド９Ａ
を露出させた後、図２８に示すように、バンプランド９
Ａの表面に無電解メッキ法を用いてＡｕメッキ層２３を
形成する。
【００４９】次に、図２９に示すように、バンプランド
９Ａ上に半田バンプ４を接続する。半田バンプ４は、例
えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および
０．５％のＣｕからなるＰｂ（鉛）フリー半田（溶融温
度＝２２０℃〜２３０℃）で構成され、その直径は、２
００μｍ〜４５０μｍ程度である。
【００５０】バンプランド９Ａ上に半田バンプ４を形成
するには、例えば図３０に示すように、バンプランド９
Ａの配置に対応する開孔３０が形成された半田印刷マス
ク３１をウエハ１１上に位置合わせして重ね、スキージ
３２によってバンプランド９Ａの表面に半田ペースト４
Ａを印刷する。その後、ウエハ１１を２４０℃程度の温
度で加熱し、半田ペースト４Ａをリフローさせることに
より、前記図２９に示すような球状の半田バンプ４とな
る。半田バンプ４は、上記した印刷法に代えてメッキ法
で形成することもできる。また、あらかじめ球状に成形
した半田ボールをバンプランド９Ａ上に供給し、その
後、ウエハ１１を加熱して半田ボールをリフローさせて
外部接続端子としてもよい。
【００５１】その後、ウエハ１１をバーンイン検査に付
してチップ領域１１Ａの良否を判定した後、図３１に示
すように、ダイシングブレード４０を使ってウエハ１１
の各チップ領域１１Ａを個片のメモリチップ２に切断、
分離する。そして、個々のメモリチップ２を選別試験に
付し、最終的な良否の判定を行う。この選別試験には、
ワード構成を１Ｍ×６４ビットにした場合でも２Ｍ×３
２ビットにした場合でもメモリチップ２が正常に動作す
ることを確認する試験や、読み出し方式をＤＤＲモード
にした場合でもＳＤモードにした場合でもメモリチップ
２が正常に動作することを確認する試験が含まれる。こ
こまでの工程により、前記図１３〜図１５に示すメモリ
チップ２が完成する。なお、回路の構成は異なるが、コ
ントロールチップ３も上記の方法に準じた方法で製造す
ることができる。
【００５２】上記の方法で製造したメモリチップ２およ
びコントロールチップ３をモジュール基板１Ａ、１Ｂに
実装するには、モジュール基板１Ａ、１Ｂのパッド６Ａ
上にフラックスを印刷した後、メモリチップ２およびコ
ントロールチップ３のそれぞれの主面に形成された半田
バンプ４をモジュール基板１Ａ、１Ｂのパッド６Ａ上に
位置決めし、加熱炉内で半田バンプ４をリフローさせ
る。次に、モジュール基板１Ａ、１Ｂとメモリチップ２
の隙間およびモジュール基板１Ａ、１Ｂとコントロール
チップ３の隙間に液状のアンダーフィル樹脂５を注入し
た後、加熱炉内でアンダーフィル樹脂５を硬化させる。
【００５３】ここで、ワード構成が２Ｍ×３２ビットと
なるモジュール基板１Ｂ上にメモリチップ２を実装した
後、モジュール基板１Ｂとメモリチップ２との隙間にア
ンダーフィル樹脂５を注入する際、ｏｐｅｎピンに対応
するバンプランド９Ａに半田バンプ４が接続されていな
い場合は、液状のアンダーフィル樹脂５の濡れ性がｏｐ
ｅｎピンの近傍で低下し、空隙（ボイド）が生じる虞れ
がある。しかし、本実施形態では、不使用のｏｐｅｎピ
ンに対応するバンプランド９Ａにも半田バンプ４を接続
するので、上記のような空隙の発生を防止することがで
きる。
【００５４】次に、メモリチップ２およびコントロール
チップ３が実装された上記モジュール基板１Ａ、１Ｂの
裏面に半田バンプ７を接続した後、選別試験を行ってモ
ジュール基板１Ａ、１Ｂの良否を判別することにより、
マルチチップモジュール（ＭＣＭ１、ＭＣＭ２）が完成
する。
【００５５】以上のように、本実施形態によれば、あら
かじめ用意した複数種類のモジュール基板１Ａ、１Ｂに
同一のメモリチップ２（および同一のコントロールチッ
プ３）を実装することにより、ワード構成や動作モード
などの機能が異なる複数種類のマルチチップモジュール
（ＭＣＭ１、ＭＣＭ２）を製造することができるので、
ウエハプロセスで製造するメモリチップ２の種類は１種
類で済む。すなわち、本実施形態によれば、前述したメ
モリチップ２の製造工程において、再配線９のパターン
を機能に応じて変更する必要がない。
【００５６】（実施の形態２）図３２は、モジュール基
板１Ｃの主面上に２個のメモリチップ２（２Ａ、２Ｂ）
と１個のコントロールチップ３Ａとをフェイスダウン実
装した本実施形態の第１のマルチチップモジュール（Ｍ
ＣＭ３）の概略平面図である。また、同図には、２個の
メモリチップ２（２Ａ、２Ｂ）のデータ入出力ピンＤＱ
とコントロールチップ３Ａのデータ入出力ピンＤＱとを
接続する配線６が概念的に示してある。
【００５７】このマルチチップモジュール（ＭＣＭ３）
のモジュール基板１Ｃに実装された２個のメモリチップ
２（２Ａ、２Ｂ）は、いずれも前記実施の形態１のメモ
リチップ２と同一のもの、すなわち６４Ｍビットの記憶
容量を有するＤＲＡＭが形成されたシリコンチップであ
る。これらのメモリチップ２（２Ａ、２Ｂ）は、オプシ
ョンピンＯＰ１に供給される電圧が電源電圧（Ｖdd）か
グランド電位（Ｖss）かによって、×６４ビットまたは
×３２ビットのワード構成が選択されるようになってい
る。
【００５８】上記マルチチップモジュール（ＭＣＭ３）
の場合、２個のメモリチップ２（２Ａ、２Ｂ）のオプシ
ョンピンＯＰ１は、配線６を介してコントロールチップ
３ＡのオプションピンＯＰ１に接続され、コントロール
チップ３Ａからグランド電位（Ｖss）が供給されるよう
になっている。すなわち、２個のメモリチップ２（２
Ａ、２Ｂ）のワード構成は、それぞれ×３２ビットであ
る。
【００５９】上記２個のメモリチップ２（２Ａ、２Ｂ）
のうち、メモリチップ２Ａは、６４個のデータ入出力ピ
ンＤＱ０〜ＤＱ６３のうち、３２個のデータ入出力ピン
ＤＱ０〜ＤＱ３１がモジュール基板１Ｃの配線６を介し
てコントロールチップ３Ａのデータ入出力ピンＤＱ０〜
ＤＱ３１に接続されている。また、残りのデータ入出力
ピンＤＱ３２〜ＤＱ６３は、モジュール基板１Ｃの配線
６を介してコントロールチップ３Ａのデータ入出力ピン
ＤＱ３２〜ＤＱ６３に接続されているが、ワード構成が
×３２ビットであるため、データ入出力ピンＤＱ３２〜
ＤＱ６３からデータが出力されることはない。
【００６０】一方、メモリチップ２Ｂは、６４個のデー
タ入出力ピンＤＱ０〜ＤＱ６３のうち、３２個のデータ
入出力ピンＤＱ０〜ＤＱ３１がモジュール基板１Ｃの配
線６を介してコントロールチップ３Ａのデータ入出力ピ
ンＤＱ３２〜ＤＱ６３に接続されている。すなわち、メ
モリチップ２Ｂの場合、出力される３２ビットのデータ
（ＤＱ０〜ＤＱ３１）は、データ（ＤＱ３２〜ＤＱ６
３）としてコントロールチップ３Ａに入力される。
【００６１】このように、マルチチップモジュール（Ｍ
ＣＭ３）は、それぞれが×３２ビットのワード構成を有
する２個のメモリチップ２（２Ａ、２Ｂ）を使って×６
４ビットのワード構成を実現している。
【００６２】図３３は、モジュール基板１Ｃの主面上に
１個のメモリチップ２と１個のコントロールチップ３Ｂ
とをフェイスダウン実装した本実施形態の第２のマルチ
チップモジュール（ＭＣＭ４）の概略平面図である。ま
た、同図には、メモリチップ２のデータ入出力ピンＤＱ
とコントロールチップ３Ｂのデータ入出力ピンＤＱとを
接続する配線６が概念的に示してある。
【００６３】このマルチチップモジュール（ＭＣＭ４）
のモジュール基板１Ｃは、前記第１のマルチチップモジ
ュール（ＭＣＭ３）のモジュール基板１Ｃと同一のもの
を使用している。また、モジュール基板１Ｃ上に実装さ
れた１個のメモリチップ２は、前記第１のマルチチップ
モジュール（ＭＣＭ３）のメモリチップ２Ａが実装され
た領域に実装されている。このメモリチップ２のオプシ
ョンピンＯＰ１は、配線６を介してコントロールチップ
３ＢのオプションピンＯＰ１に接続され、コントロール
チップ３Ｂから電源電圧（Ｖdd）が供給されるようにな
っている。従って、メモリチップ２のワード構成は、×
６４ビットとなり、６４個のデータ入出力ピンＤＱ０〜
ＤＱ６３のそれぞれは、モジュール基板１Ｃの配線６を
介してコントロールチップ３Ｂの対応するデータ入出力
ピンＤＱ０〜ＤＱ６３に電気的に接続されている。すな
わち、マルチチップモジュール（ＭＣＭ４）は、×６４
ビットのワード構成を有する１個のメモリチップ２を使
って×６４ビットのワード構成を実現している。
【００６４】マルチチップモジュール（ＭＣＭ３）は、
それぞれが×３２ビットのワード構成を有する２個のメ
モリチップ２（２Ａ、２Ｂ）を使って×６４ビットのワ
ード構成を実現している。
【００６５】本実施形態によれば、上記のような２種の
マルチチップモジュールＭＣＭ３、ＭＣＭ４を製造する
ことにより、×６４ビットのワード構成を維持したま
ま、コントロールチップ３Ａ、３Ｂのそれぞれが必要と
するメモリ容量に合わせたメモリ容量を実現することが
できる。
【００６６】このように本実施形態では、オプションピ
ンＯＰ１から出力される電圧レベルが異なる２種類のコ
ントロールチップ３Ａ、３Ｂのいずれかをモジュール基
板１Ｃ上に実装すると共に、モジュール基板１Ｃ上１個
または２個のメモリチップ２を実装することによって、
複数種類のマルチチップモジュール（ＭＣＭ３、ＭＣＭ
４）を製造するので、メモリチップ２の製造工程におい
て、再配線９のパターンを機能毎に変更する必要がな
い。また、モジュール基板１Ｃの種類も一種類で済む。
【００６７】なお、×３２ビットのワード構成を有する
２個のメモリチップ２（２Ａ、２Ｂ）をモジュール基板
１Ｃに実装する場合は、メモリチップ２とモジュール基
板１Ｃとの隙間に充填するアンダーフィル樹脂５の内部
に空隙（ボイド）が生じるのを防ぐために、不使用のｏ
ｐｅｎピン（データ入出力ピンＤＱ３２〜ＤＱ６３）に
対応するバンプランド（９Ａ）にも半田バンプ４を接続
することが望ましい。
【００６８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６９】前記実施の形態１では、メモリチップのオ
プションピンに供給する電圧レベルを切り換える方法と
して、オプションピンに接続される配線のパターンを変
えた２種類のモジュール基板を用意したが、例えばモジ
ュール基板を介してオプションピンに接続される配線の
パターンを変えた２種類のマザーボードを用意してもよ
い。この場合は、マルチチップモジュールをマザーボー
ドに実装する工程でマザーボードの種類を選択すればよ
いので、メモリチップをモジュール基板に実装した後に
機能の変更を行うことが可能となる。
【００７０】また、前記実施の形態２では、メモリチッ
プのオプションピンに供給する電圧レベルを切り換える
方法として、オプションピンに供給する電圧レベルを変
えた２種類のコントロールチップを用意したが、メモリ
チップのワード構成を×６４ビットに設定する回路を内
蔵したコントロールチップと、×３２ビットに設定する
回路を内蔵したコントロールチップとを用意してもよ
い。この場合は、機能毎に異なる種類のコントロールチ
ップを用意する必要があるが、モジュール基板は１種類
だけ用意すればよい。
【００７１】また、図３４に示すように、メモリチップ
２の用途によっては、ＮＣ（ノンコネクト）ピンを設け
る場合もある。ウエハプロセスパッケージの場合、ＮＣ
ピンには、バンプランド９Ａのみが形成され、ボンディ
ングパッドＢＰとバンプランド９Ａとを接続する再配線
９は形成されない。このようなＮＣピンを有するメモリ
チップ２を使用する場合においても、ＮＣピンを含む全
てのピンのバンプランド９Ａに半田バンプ４を接続する
ことにより、メモリチップとモジュール基板との隙間に
充填されるアンダーフィル樹脂５の内部に空隙（ボイ
ド）が生じるのを防ぐことができるので、マルチチップ
モジュールの信頼性が向上する。
【００７２】また、前記実施の形態１では、ワード構成
および動作モードの異なるマルチチップモジュールを製
造する場合について説明したが、例えばリフレッシュサ
イクルなど、上記以外の機能が異なる複数種類のマルチ
チップモジュールを製造する場合にも適用することがで
きる。また、メモリチップは、ＤＲＡＭに限定されるも
のではなく、ＳＲＡＭや不揮発性メモリなどの各種メモ
リを使用することができる。
【００７３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７４】メモリチップの機能切り換え用外部接続端
子に第１の電圧レベルの信号を供給する第１の配線基板
と、前記機能切り換え用外部接続端子に第２の電圧レベ
ルの信号を供給する第２の配線基板とを用意し、これら
２種類の配線基板にメモリチップを実装することによ
り、同一のメモリチップを使って機能の異なる複数種類
のマルチチップモジュールを実現することができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は、本発明の一実施の形態であ
る第１のマルチチップモジュールを示す平面図である。
【図２】本発明の一実施の形態である第１のマルチチッ
プモジュールを示す断面図である。
【図３】メモリチップのデータ入出力ピンとコントロー
ルチップのデータ入出力ピンとを接続するモジュール基
板の配線を概念的に示した平面図である。
【図４】メモリチップに形成されたオプション切り換え
回路の一例を示す図である。
【図５】メモリチップのピン配列を示す平面図である。
【図６】本発明の一実施の形態である第１のマルチチッ
プモジュールの要部拡大断面図である。
【図７】本発明の一実施の形態である第２のマルチチッ
プモジュールを示す平面図である。
【図８】本発明の一実施の形態である第２のマルチチッ
プモジュールを示す平面図である。
【図９】本発明の一実施の形態である第１のマルチチッ
プモジュールを示す断面図である。
【図１０】メモリチップのデータ入出力ピンとコントロ
ールチップのデータ入出力ピンとを接続するモジュール
基板の配線を概念的に示した平面図である。
【図１１】メモリチップのピン配列を示す平面図であ
る。
【図１２】本発明の一実施の形態である第２のマルチチ
ップモジュールの要部拡大断面図である。
【図１３】メモリチップの外観を示す斜視図である。
【図１４】メモリチップの再配線パターンを示す斜視図
である。
【図１５】図１４の要部拡大平面図である。
【図１６】図１５のＡ−Ａ線に沿った断面図である。
【図１７】メモリチップの製造工程を示すフロー図であ
る。
【図１８】メモリチップの製造方法を示す平面図であ
る。
【図１９】図１８の一部を拡大して示す平面図である。
【図２０】メモリチップの製造方法を示す要部断面図で
ある。
【図２１】メモリチップの製造方法を示す要部断面図で
ある。
【図２２】メモリチップの製造方法を示す要部平面図で
ある。
【図２３】メモリチップの製造方法を示す要部断面図で
ある。
【図２４】メモリチップの製造方法を示す要部断面図で
ある。
【図２５】メモリチップの製造方法を示す要部断面図で
ある。
【図２６】メモリチップの製造方法を示す要部平面図で
ある。
【図２７】メモリチップの製造方法を示す要部断面図で
ある。
【図２８】メモリチップの製造方法を示す要部断面図で
ある。
【図２９】メモリチップの製造方法を示す要部断面図で
ある。
【図３０】メモリチップの製造方法を示す斜視図であ
る。
【図３１】メモリチップの製造方法を示す斜視図であ
る。
【図３２】本発明の他の実施の形態である第１のマルチ
チップモジュールを示す平面図である。
【図３３】本発明の他の実施の形態である第２のマルチ
チップモジュールを示す平面図である。
【図３４】メモリチップのピン配列を示す平面図であ
る。
【符号の説明】
１Ａ、１Ｂ、１Ｃ モジュール基板 ２、２Ａ、２Ｂ メモリチップ ３、３Ａ、３Ｂ コントロールチップ ４ 半田バンプ ４Ａ 半田ペースト ５ アンダーフィル樹脂 ６ 配線 ６Ａ、６Ｂ パッド ６Ｖdd 電源電圧配線 ６Ｖss グランド電位配線 ７ 半田バンプ ８ スルーホール ９ 再配線 ９Ａ バンプランド １０ ソルダレジスト １１半導体ウエハ １１Ａ チップ領域 １２ 最上層保護膜 １３ 表面保護膜（パッシベーション膜） １４ 最上層配線 １５ 感光性ポリイミド樹脂膜 １６ 開孔 １７ メッキシード層 １８ フォトレジスト膜 １９ メタル膜 ２３ Ａｕメッキ層 ３０ 開孔 ３１ 半田印刷マスク ３２ スキージ ４０ ダイシングブレード ＢＰ ボンディングパッド ＤＱ データ入出力ピン ＭＡＲＹ メモリセルアレイ ＭＣＭ１〜ＭＣＭ４ マルチチップモジュール ＯＰ１、ＯＰ２ オプションピン ＰＣ 周辺回路部
フロントページの続き Ｆターム(参考） 5M024 AA74 BB30 GG20 LL02 LL11 LL16 LL17 LL19 PP01 PP02 PP04 PP05

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 配線基板上にメモリチップを含む複数個
    の半導体チップが実装されたマルチチップモジュール構
    造の半導体装置であって、 前記メモリチップは、複数のメモリ素子を含む集積回路
    と、前記集積回路に電気的に接続された複数個の電極
    と、前記集積回路を覆い、かつ前記複数個の電極が露出
    されるように形成された絶縁層と、前記絶縁層の上部に
    形成され、前記複数個の電極のそれぞれに電気的に接続
    された複数本の配線と、前記絶縁層の上部に形成され、
    前記複数本の配線のそれぞれに電気的に接続された複数
    個の外部接続端子とを有し、 前記複数個の外部接続端子は、入力信号の電圧レベルに
    応じて前記集積回路の所定の機能を切り換える機能切り
    換え用外部接続端子を含み、 前記配線基板を通じて前記メモリチップの前記機能切り
    換え用外部接続端子に所定の電圧レベルの信号を供給す
    ることによって、前記集積回路の所定の機能を切り換え
    るようにしたことを特徴とする半導体装置。
  2. 【請求項２】 前記配線基板は、前記メモリチップの前
    記機能切り換え用外部接続端子に第１の電圧レベルの信
    号を供給する第１の配線基板と、前記メモリチップの前
    記機能切り換え用外部接続端子に第２の電圧レベルの信
    号を供給する第２の配線基板とからなり、前記メモリチ
    ップを前記第１の配線基板または前記第２の配線基板の
    いずれか一方に実装することによって、前記集積回路の
    所定の機能を切り換えるようにしたことを特徴とする請
    求項１記載の半導体装置。
  3. 【請求項３】 前記第１の配線基板と、前記第２の配線
    基板は、前記メモリチップの前記機能切り換え用外部接
    続端子に接続される配線のパターンが互いに異なってい
    ることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記第１の配線基板上には、前記メモリ
    チップの前記機能切り換え用外部接続端子に前記第１の
    電圧レベルの信号を供給する第１の半導体チップが実装
    され、前記第２の配線基板上には、前記メモリチップの
    前記機能切り換え用外部接続端子に前記第２の電圧レベ
    ルの信号を供給する第２の半導体チップが実装されてい
    ることを特徴とする請求項２記載の半導体装置。
  5. 【請求項５】 前記配線基板が実装される実装基板をさ
    らに含み、前記実装基板は、前記配線基板を介して前記
    メモリチップの前記機能切り換え用外部接続端子に第１
    の電圧レベルの信号を供給する第１の実装基板と、前記
    配線基板を介して前記メモリチップの前記機能切り換え
    用外部接続端子に第２の電圧レベルの信号を供給する第
    ２の実装基板とからなり、前記配線基板を前記第１の実
    装基板または前記第２の実装基板のいずれか一方に実装
    することによって、前記集積回路の所定の機能を切り換
    えるようにしたことを特徴とする請求項１記載の半導体
    装置。
  6. 【請求項６】 前記第１の実装基板と、前記第２の実装
    基板は、前記配線基板を介して前記メモリチップの前記
    機能切り換え用外部接続端子に接続される配線のパター
    ンが互いに異なっていることを特徴とする請求項５記載
    の半導体装置。
  7. 【請求項７】 前記メモリチップの前記外部接続端子に
    はバンプ電極が接続され、前記メモリチップと前記配線
    基板との間には封止樹脂が充填されていることを特徴と
    する請求項１記載の半導体装置。
  8. 【請求項８】 前記メモリチップの前記外部接続端子
    は、前記配線基板に信号を出力しないオープン状態の外
    部接続端子を含み、前記オープン状態の外部接続端子に
    は前記バンプ電極が接続されていることを特徴とする請
    求項７記載の半導体装置。
  9. 【請求項９】 前記メモリチップの前記外部接続端子
    は、前記配線に電気的に接続されていないオープン状態
    の外部接続端子をさらに含み、前記オープン状態の外部
    接続端子には前記バンプ電極が接続されていることを特
    徴とする請求項７記載の半導体装置。
  10. 【請求項１０】 前記配線は銅を主体とする金属で構成
    され、前記外部接続端子は、前記メモリチップの主面上
    にエリアアレイ状に配置されていることを特徴とする請
    求項１記載の半導体装置。
  11. 【請求項１１】 前記集積回路の所定の機能は、ワード
    構成または動作モードを含むことを特徴とする請求項１
    記載の半導体装置。
  12. 【請求項１２】 前記メモリチップは、ＤＲＡＭが形成
    されたシリコンチップからなることを特徴とする請求項
    １記載の半導体装置。
  13. 【請求項１３】 以下の工程を有する半導体装置の製造
    方法： （ａ）複数のメモリ素子を含む集積回路と、前記集積回
    路に電気的に接続された複数個の電極と、前記集積回路
    を覆い、かつ前記複数個の電極が露出されるように形成
    された絶縁層と、前記絶縁層の上部に形成され、前記複
    数個の電極のそれぞれに電気的に接続された複数本の配
    線と、前記絶縁層の上部に形成され、前記複数本の配線
    のそれぞれに電気的に接続されると共に、入力信号の電
    圧レベルに応じて前記集積回路の所定の機能を切り換え
    る機能切り換え用外部接続端子を含む複数個の外部接続
    端子とを有する複数個のメモリチップを用意する工程
    と、（ｂ）前記メモリチップの前記機能切り換え用外部
    接続端子に第１の電圧レベルの信号を供給する第１の配
    線基板と、前記メモリチップの前記機能切り換え用外部
    接続端子に第２の電圧レベルの信号を供給する第２の配
    線基板とを用意する工程と、（ｃ）前記複数個のメモリ
    チップの一部を前記第１の配線基板に実装し、他の一部
    を前記第２の配線基板に実装することによって、前記機
    能の異なる複数種類のマルチチップモジュールを製造す
    る工程。
  14. 【請求項１４】 前記第１の配線基板と、前記第２の配
    線基板は、前記メモリチップの前記機能切り換え用外部
    接続端子に接続される配線のパターンが互いに異なって
    いることを特徴とする請求項１３記載の半導体装置の製
    造方法。
  15. 【請求項１５】 前記第１の配線基板上に、前記メモリ
    チップの前記機能切り換え用外部接続端子に前記第１の
    電圧レベルの信号を供給する第１の半導体チップを実装
    し、前記第２の配線基板上に、前記メモリチップの前記
    機能切り換え用外部接続端子に前記第２の電圧レベルの
    信号を供給する第２の半導体チップを実装する工程をさ
    らに含むことを特徴とする請求項１３記載の半導体装置
    の製造方法。
  16. 【請求項１６】 前記メモリチップと前記第１の配線基
    板との間、および前記メモリチップと前記第２の配線基
    板との間にそれぞれ封止樹脂を充填する工程をさらに含
    むことを特徴とする請求項１３記載の半導体装置の製造
    方法。
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