TW200305982A - Semiconductor device and its manufacturing method - Google Patents

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TW200305982A
TW200305982A TW091133943A TW91133943A TW200305982A TW 200305982 A TW200305982 A TW 200305982A TW 091133943 A TW091133943 A TW 091133943A TW 91133943 A TW91133943 A TW 91133943A TW 200305982 A TW200305982 A TW 200305982A
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TW
Taiwan
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memory chip
external connection
wiring
chip
semiconductor device
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TW091133943A
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English (en)
Inventor
Kenji Nishimoto
Mitsuaki Katagiri
Original Assignee
Hitachi Ltd
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200305982 玖、發明說明： [發明所屬之技術領域] 本發明係有關-種半導體裝置及其M造技術，尤指一種 可適用於在配線基板上安裝包含記憶晶片之複數個半導體 晶片而成的多晶片模組（Multi Chip Module)之有效技術。 [先前技術] 在配線基板上安裝€憶晶片或控制前述記憶晶片之動作 的控制晶片等之多晶片模組的製造步驟中，在配線基板上 將記憶晶片安裝並將兩者以導線連結時，藉由將導線之連 結圖案改變，可進行將字構成、動作模式、更新週期此等 記憶晶片之機能予以切換的所謂接合選擇。然而，此一接 &垃擇方式，在一旦將記憶晶片安裝於配線基板後，將無 法作機能之變更。 、在日本特開平9_293938號公報中，曾記載有一種可將更 新週期、動作模式、字構成此等記憶體之各種機能在配線 基板上切換 < 圮憶模組。此等機能之切換，係藉由對形成 方、记L曰日片上之機能切換用接合墊輸入電源電壓、接地電 位、非連接（開路）等之中的任一信號（機能切換信號）而進 行。 、藉由在配線基板上設置可將上述機能切換信號任意切換 〈機此切換機構，i使用該機能切換機構將機能切換信號 4〜切換可將安裝於配線基板上之全部記憶晶片的各種 機此…括式地切換。機能切換機構係由形成於配線基板上 之複數㈤區面及可安裝於此等區面上之導通用晶片所構 200305982 成藉由對特定之區面安裝或不安裝導通用晶片，而決定 機能切換信號。 另方面’還有一種將封裝製程（後步騾）與晶圓製程（前 步称）體化’而以晶圓狀態完成封裝製程的製程，稱為所 謂的晶圓製程封裝：WPP)或晶圓級（Wafer level)CSP等之 技術業已為人所知。此一技術，係應用晶圓製程進行封裝 製私，與將自晶圓切出之各晶片以封裝製程處理之習用方 法相較’具有可減少製程數目或使封裝體小型化之優點。 此一晶圓製程封裝，，例如在技術調查會股份有限公司發行 (2〇〇〇年5月28日發行）之r Eletronics安裝技術：2000臨 時增刊號」81頁〜113頁等之中有記載。 上述晶圓製程封裝，由於係以晶圓製程形成外部連接端 子（烊料凸塊）’因此在將晶圓分割成晶片後，無法將更新週 期、動作模式、字構成此等記憶體之各種機能變更。因此， 必頊就各種機能準備種類不同之記憶晶片，而有晶圓製程 或晶片庫存管理煩雜之缺點。 又，多晶片模組，在將記憶晶片安裝於配線基板後，會 有使用者企圖變更記憶體機能之場合，但是，當記憶晶片 為晶圓製程封裝之場合，在將記憶晶片安裝於配線基板 後，無法變更記憶體之機能。 [發明内容] 本發明之目的係在提供—種以晶圓製程將形成有外部連 接端子之記憶晶片安裝於配線基板時，可變更上述記憶晶 片之機能的多晶片模組。 200305982 本發明之其他目的，係在提供一種將以晶圓製程形成有 外α卩連接端子之記憶晶片安裝於配線基板後，可變更上述 記憶晶片之機能的多晶片模組。 本發明之其他目的，係在提供一種可提高將以晶圓製程 形成有外部連接端子之記憶晶片安裝於配線基板而成的多 晶片模組之信賴性的技術。 本發明之上述及其他目的及新穎特徵，可由本說明書之 敘述及附圖獲得深一層之瞭解。 本發明所揭示之發明中代表性發明之概要，茲予說明如 次。 本發明之半導體裝置，係在配線基板上安裝有含記憶晶 片之複數個半導體晶片的多晶片模組，其特徵在於：上述 記憶晶片具有：含複數個記憶元件之積體電路，電連接於 上述積體電路之複數個電極，覆蓋上述積體電路且使上述 複數個電極成露出形態形成之I㈣，形成於上述絕緣層 上部且與上述複數個電極各者作電連接之複數條配線，形 成於上述絕緣層上部且與上述複數條配線各者作電連接之 複數個外部連接端子；上述複數個外部連接端子包含因應 輸入信號之電壓位準將上述積體電路之特定機能切換的機 能切換用外部連接端子’藉由經由上述配線基板將特定之 電壓位準的信號供給至上述記憶晶片之上述機能切換用外 部連接端子，而將上述積體電路之特定機能切換。 [發明之實施形態] [實施方式] 200305982 以下，茲將本發明之實施形態佐以圖面詳述之。又，說 明實施形態之全圖中，具有同一機能者係標示以相同之符 號，至於其說明在此省略。 (實施形態1) 圖1(a)係本實施形態半導體裝置之上面侧平面圖，同圖 (b)係其背面側平面圖，圖2係該半導體裝置之斷面圖。 圖1、圖2中所示之半導體裝置，係在模組基板（配線基 板）1A之主面上，將一個記憶晶片2及一個控制晶片3作 面朝下安裝成之多晶片模組（MCM1)。記憶晶片2及控制晶 片3係在模組基板ία之主面上並列配置，介以形成於各主 面上之複數個焊料凸塊（凸塊電極），與模組^板丨電連接。 又，記憶晶片2及控制晶片3之各者與模組基板1A之間隙 内’充填有底充填樹脂（封裝樹脂）5。 上述記憶晶片2，例如為形成有具64M位元記憶容量之 dram(動態隨機存取記憶體）的矽晶片；控制晶片3為形成 有高速微處理器（MPU:超小型演算處理裝置）之矽晶片。 1己憶晶片2及控制晶片3具有應用後述晶圓製程形成之 CSP(晶片規模封裝），亦即，稱為以晶圓狀態完成封裝步驟 之所謂晶圓製程封裝的構造。 ^ ----------A， 以 含玻璃纖維之環氧樹脂（玻璃環氧樹脂）等之泛用樹脂 主體所構成之多層配線基板，其主面（上面）上，形 1、圖2未示之配線6。記憶晶片2及控制晶片3 ^各主 上所形成之焊料凸塊4’係與模組基板1A之主面上形成 200305982 配線6之一端部（焊墊）電連接。 模組基板1A之下面，以區域陣列狀配置有構成多晶片模 組（MCM1)之外部連接端子的複數個焊料凸塊7。多晶片模 組（MCM1)係介以此等焊料凸塊7安裝於電子機器之母板 (安裝基板）等。 圖3係將上述記憶晶片2之資料輸出入接腳dq與控制 晶片之資料輸出入接腳DQ連接之模組基板1A的配線6之 概念平面圖。如圖所示，記憶晶片2之主面上，形成有64 個資料輸出入接腳DQ0〜DQ63,此等64個資料輸出入接 腳DQ0〜DQ63分別介以模組基板i A之配線6電連接於控 制晶片3之對應資料輸出入接腳DQ〇〜DQ63。亦即，此記 憶晶片2之字構成為iM X 64位元。 又，上述記憶晶片2之主面上，形成有與模組基板丨a之 電源電壓配線6(Vdd)電連接之機能切換用選擇接腳〇ρι。 此一選擇接腳OP1上，介以電源電壓配線6(Vd句輸入有電 路之電源電壓（Vdd)。 上逑選擇接腳OP1，係用於切換記憶晶片2之字構成。 亦即，記憶晶片2係構成為可選擇1M X 64位元及2Μ χ 32 位兀之字構成，經由模組基板1A之電源電壓配線（vdd)， 當電源電壓（Vdd)被供給於選擇接腳〇ρι時，字構成成為χ 64位，當接地電位（Vss)供給時，字構成係成為X 位 元。如前所述，由於記憶體晶片2之選擇接腳〇ρι上連接 有模組基板1A之電源電壓配線6(vdd)，因此，記憶晶片2 之字構成成為χ 64位元。 -9 - 200305982 圖4係形成於記憶晶片2之選搔刼換不物、 <選擇切換電路 < 一例。此一 廷路在構成上係根據經 . 田運接於選擇接腳OP1之晶片内的 接泛整（電極）Β〇Ρ1輸入之*厭 壓為電源電壓（Vdd)或接地電 位（Vss)而輸出高位準或低 、 -+的^號。此一電路之後段， 叹有將字構成切換於1Μ χ *位兀或2Μ χ 32位元之電路 (圖未朴根據自選擇切換電路供給之信號為高位準或低位 準而選擇字構成。 圖係上述记f思晶片2之實際接聊排列的—例之平@ 圖4圖所π，以思體晶片2上除上述⑷固資料輸出入卷 腳DQ0〜DQ63或選擇接腳〇ρι之外，還設有位址輸入据 腳A〇〜A15、電源電壓接腳vdd、接地電位接腳Vss、第 二選擇接腳OP2等合計126個接腳。 上述第二選擇接腳0P2係用於切換記憶晶片2之動作模 式^即’記憶晶片2係構成為可選擇DDR模式及奶模 式之讀出方式。例如’ t電源電壓（Vdd)輸人至選擇接腳 OP2 ’以DDR模式動作，當接地電位（vss)輸入時，以犯 模式動作。又，圖中未表示的是，上述多晶片模組⑽⑽） 係以記憶晶片2之選擇接腳0P2上連接模組基板ia之電 源電壓配’線6(Vdd)，記憶晶；t 2以DDR模式動作的方式動 作0 圖6係上述多晶片模組（MCM1)之模組基板1八與主面上 安裝之圮憶晶片2各自的一部份之擴大斷面圖。此圖中， 設於記憶晶片2之接腳中，示出的有資料輸出入接腳 DQ32及選擇接腳ορι。 -10- 200305982 如圖所示，記憶晶片2係介以連接在其主面之凸塊區9A 之烊料凸塊4而電連接於模組基板1A之主面的配線6之一 端邵（烊整6A)。記憶晶片2備有126個接腳，對應於此等 接腳< 凸塊9A全部均連接有烊料凸槐4。亦即，形成於記 ’ί思晶片2之王面上的焊料凸塊4的數目為126個。 上述模組基板1Α之内部，形成有電源平型配線奶及接 地平型配線6S。電源平型配線6D、接地平型配線6s及上 述配線6,係介以貫通模組基板1A之上下面的通孔8而與 杈组基板1A之背面的焊墊6B作電連接。又，焊墊上 連接有構成多晶片模組（MCM1)之外部連接端子的焊料凸 塊7。 模組基板1A之主面與記憶晶片2之間隙中，充填有保護 兩者之連接部的底充填樹脂5。又，模組基板1A之主面上， 除了形成有烊墊6A之區域之外，被覆有供保護配線6之焊 料光阻10。同樣地，在模組基板1A之背面，除了形成有 ~塾6B之區域之外，被覆有焊料抵抗層1 〇。圖中未曾表 示的是’控制晶片3也是介以形成於其主面之烊料凸塊$ 與模組基板1A之主面的焊墊6A電連接。又，模組基板ιΑ 之主面與控制晶片3之間隙，充填有供保護兩者之連接部 的底充填樹脂5。 圖7〜圖9中所示的是本實施形態之第二多晶片模組 (MCM2)。此多晶片模組（MCM2)，係在與上述第一多晶片 模組（MCM1)之模組基板1A配線6圖案不同的模組基板iB 之主面上，將一個記憶晶片2與一個控制晶片3以面朝下 -11 - 200305982 方式安裝而構成。 上C模組基板1B上安裝之記憶晶片2，係與上述第一多 晶片模組（MCM1)之模組基板1A上所安裝之記憶晶片2相 同，亦即，為形成有具備64M位元記憶容量之DRAM的矽 曰曰片又，士裝於模組基板1B上之控制晶片3，係與安裝 於模組基板1A上之控制晶片3相同，亦即，為形成有高速 微處理器（MPU)之矽晶片。 圖1〇係將上述記憶晶片2之資料輸出入接腳DQ與控制 晶片3之輸出入接腳Dq連接的模組基板1B之配線6的概 念平面圖。此一多晶片模組（MCM2)之場合，記憶晶片2之 選擇孚構成的選擇接腳OP1，係連接於模組基板丨B之接地 電位配線6(Vss)，因此，電路之接地電位（Vss)係供給於選 擇接腳OP1。又，形成於記憶晶片2之上述64個資料輸出 入接腳DQ0〜DQ63中，介以模組基板1B之配線與控制晶 片3之對應資料輸出入接腳DQ連接的是，只為32個資料 輸出入接腳DQ0〜DQ31，模組基板1B上並未形成將殘餘 之32個資料輸出入接腳DQ32〜DQ63與控制晶片3之對應 資料輸出入接腳DQ32〜DQ63連接之配線6。亦即，多晶 片模組（MCM2)在構成上，記憶晶片2之字構成為χ 32位 元者。 圖11係在模組基板1Β上安裝之記憶晶片2的實際之接 腳排列的一例之平面圖。當字構成為χ 64位元時，成為資 料輸出入接腳DQ32〜DQ63之32個接腳，係以，，〇pen，，表 示。又，圖中省略的是，模組基板1B中，係以接地電位配 -12- 200305982 線6(Vss)連接於記憶晶片2之選擇接腳〇P2。因此·，有關 多晶片模組（MCM2)，記憶晶片2係以SD模式動作。 圖12係上述多晶片模組（MCM2)之模組基板1B與其主面 上安裝之記憶晶片2各自的一部份之擴大斷面圖。如圖所 不’ β己fe日曰片2係介以其主面之凸塊區9A上連接之焊料凸 塊4與模組基板1B之主面的配線6之一端部（焊塾6)電連 接。 模組基板1B上安裝之記憶晶片2,係字構成x 32位元， 因此’當成為字構成X 64位元時，自構成資料輸出入接腳 DQ32〜DQ63之open接腳，資料不會輸出。因此，與此等 open接腳對應之凸塊區9A上，即使不連接焊料凸塊4，對 電路之動作也無妨礙，但在本實施形態中，與此等不使用 貝料輸出入接腳DQ32〜DQ63(open接腳）對應之凸塊區9A 上’也連接有烊料凸塊4。亦即，記憶晶片2，含不使用資 料輸出入接腳DQ32〜DQ63(open接腳）之126個接腳的全 部係介以焊料凸塊4與模組基板1B之焊墊6A電連接。惟 與記憶晶片2之資料輸出入接腳DQ32〜DQ63(open接腳） 電連接之模組基板1B的焊墊6A上未連接有配線6。亦即， 與$己’丨思日曰片2之賀料輸出入接聊DQ32〜DQ63(open接腳） 對應的模組基板1B之焊墊6A，分別係以弧立之圖案形成。 如此，根據本實施形態，係準備含電源電壓配線6(Vss) 及接地電位配線6(Vss)之配線6圖案不同的兩種模組基板 ΙΑ、1B，在此等兩種模組基板ία、1B安裝記憶晶片2及 控制晶片3，藉而實現字構成或動作模式此等機能不同之兩 200305982 種多晶片模組（MCMl、MCM2)，因此，在晶圓製程中，無 須準備字構成或讀出方式不同之多種記憶晶片2。具體而 吕’根據本實施形悲’藉由在預先準備之複數種模組基板 1A、1B之各者上分別安裝相同之記憶晶片2，可製造機能 不同之複數種多晶片模組（MCMl、MCM2)。 其次’茲就上述記憶晶片2之製造方法說明之。圖13係 元成狀態之記憶晶片2的外觀斜視圖，圖14係記憶晶片2 ’ 之再配線圖案的斜視圖，圖1 5係再配線圖案之部份擴大平 $ 面圖，圖16係沿圖1 5之A-A線的斷面圖，圖17係記憶晶 片2之製造步驟流程圖。 記憶晶片2之主面上，形成有複數（本實施形態為126個） 個焊料凸塊4及將此等複數個焊料凸塊4間絕緣之最上層 保護膜12。如圖所示，焊料凸塊4係在記憶晶片2之主面 上配置成區域陣列狀。 記憶晶片2之主面的中央部，配置有由最上層配線14之 一邵份所構成的複數個接合墊Bp。最上層配線14之上部，_ 除了接合墊BP之上部，係由表面保護（被動）膜丨3所覆蓋。 又表面保遵膜丨3之上邵，介以感光性聚醯亞胺樹脂膜b 形成有再配線9。又，於再@&線9之上部，除了其—端部之. 凸塊區9A的上部以外，係由最上層保護膜12所覆蓋。 再配、、泉9之他端邵，經由上述感光性聚醯亞胺樹脂膜丄$ 上形成之開孔16，與接合墊Bp作電連接。 再配、'泉9之一 ^邵的凸塊區9A之上部，形成有構成 記憶晶片2之外部連接端子的焊料凸塊4。 -14 - 200305982 為了製造上述構成之記憶晶片2，首先係準備圖1 $〜圖 20所示之由單晶矽所構成之半導體晶圓（以下稱之為晶 圓）Π。此處，圖18係晶圓11之整體平面圖，圖19係晶 圓11之1己憶晶片一個份之區域（晶片區域丨丨A)的平面圖， 圖20係晶片區域丨丨a之要部斷面圖。 如圖1 8所示，晶圓i i之主面係被區隔成複數之晶片區 域11A ’各晶片區域11 a中，係以習知之晶圓製程形成有 DRAM。如圖19所示，DRAM係由複數個記憶單元陣列 (MARY)及配置於其間之周邊電路部（pc)所構成。晶片區域 11A之中央部，配置有複數個接合墊bp。 如圖20所示’配置於上述晶片區域iiA之中央部的接合 墊BP ’係藉由將被覆晶圓11表面之表面保護（被動）膜工3 蚀刻開孔，令最上層配線14之一部份出所形成。表面保護 膜13例如係將氧化矽膜與氮化矽膜疊層成之絕緣膜所構 成。又，最上層配線14(及接合墊BP)，例如係由A1合金 膜所構成。至晶圓11之各晶片區域11A上形成接合塾bp 為止的步騾，可由習知之晶圓製程進行。 其次，將探針壓抵於接合墊BP進行各晶片區域11A之 良、不良的判別測試（晶圓測試及探針測試）後，於晶圓U 之各晶片區域11A形成再配線9。為形成再配線9，首先係 如圖21及圖22所示，在覆蓋晶圓11表面之表面保護膜_13 的上邵’以旋轉塗佈法形成感光性聚醯亞胺樹脂膜1 5之 後’在接合蟄BP之上邵的感光性聚酸亞胺樹脂膜15上形 成開孔16。感光性聚醯亞胺樹脂膜15與其下層之表面保護 -15- 200305982 膜13 起作為將最上層配線 緣膜發揮機能。 14及再配線9絕緣之層間絕 16底部露出之接合 15的上部，形成電 Cr膜與Cu膜所構 ^如圖23所示，在包含於開孔 塾BP的表面之感光性聚醯亞胺樹脂膜 鍍種子層17。電鍍種子層17例如係由 成0 繼之，如圖24所示，在電鍍種子層17之上部， 孔有再配線形成區域之光阻 开 舻秭石麻 在再配線形成區域之電 二 〈表面以電解電鍍法形成金屬膜19。金屬膜 例如係由Cu膜與Ni(鎳）膜所構成。 而後，在除去光阻膜18之後，藉由將其底之電鍍種子層 =以禮式蝕刻除去，而如圖25及圖26所示，形成由金二 膜：19所構成之再配線9。 •^後，如圖27所示’於再配線9之上部形成由感光性聚 醒=樹脂膜所構成之最上層保護層，而後再除去再配線9 又/布（凸塊區9A)上部的最上層保護膜12令凸塊區9a露 出後’如® 28所示’在凸塊區9A之表面使用無電解電錄 法形成Au電鏟層23。 :/入，如圖29所示，在凸塊區9A上連接焊料凸塊4。 焊料凸塊4例如係由包含98 5%之Sn(錫)、⑼之Ag(銀) 及0.5%< Cu的無Pb(鉛）的焊料（熔融溫度=22(Γ(：〜23〇 C )，其直徑為2 0 〇 μιη〜4 5 0 μιη左右。 為在凸塊區9Α上形成焊料凸塊4，例如如圖3〇所示， 係將形成有與凸塊區9Α之配置對應的開孔％之焊料印刷 -16- 200305982 罩31在曰曰圓u上作位置對合重叠，以掩壓器η在凸塊區 9Α之表面印刷烊料糊4Α回流。而後，將晶圓“以2机 左右之溫度加熱，令焊料糊4Α，而成為如上述圖29所示 之球狀焊料凸塊4。焊料凸塊4也可以電㈣代替上述印刷 法形成。X，也可將預先形成為球狀之科球供給至凸塊 區9Α上，而後再加熱晶圓u，將焊料球作為外部連接端 子。 而後，將晶圓11付諸測試，判定晶片區域11A之良否後， 如圖31所示，使用切割刀4〇，將晶圓u之各晶片區域11A 切斷、分離成單體片體之記憶晶片2。繼之，將各記憶晶片 付諸選別測試，進行最終之良品與否之判定。此一選別測 4中，包含不論字構成設為1M χ 64位元之場合或字構成 設為2Μ X 32位元之場合，確認記憶晶片2是否正常動作 之測試，或是不論讀出方式設為DDR模式之場合或8〇模 式 < 場合，確認記憶晶片2是否正常動作之測試。藉由至 此為止之步騾，上述圖13〜圖15所示之記憶晶片2完成。 又’電路之構成雖有所不同，控制晶片3也可比照上述方 法之方法製造。 為將由上述方法製造之記憶晶片2及控制晶片3安裝於 模組基板ΙΑ、1B，在模組基板ία、1B之焊墊6A上將助 燦劑印刷後，將記憶晶片2及控制晶片3之各主面上形成 的焊料凸塊4在模組基板ία、1B之焊墊6A上決定位置， 在加熱爐内令焊料凸塊4回流。其次，在模組基板1A、1B 與$己fe晶片2之間隙及模組基板1A、1B與控制晶片3之 -17- 200305982 間隙内注入底充填樹脂5後，在加熱爐内令底充填樹脂5 硬化。 此處’在字構成成為2Mx32位元之模組基板1B上安裝 i己憶晶片2後’在模組基板iB與記憶晶片2之間隙内注入 底充填樹脂5時，當焊料凸塊4未與對應於〇pen接腳之凸 塊區9A連接之場合，液狀之底充填樹脂5的沾溼性在〇pen 接腳之附近會降低，而有產生空隙（孔隙）之虞。然而，根據 本貫施形態，由於對應於未使用〇pen接腳的凸塊區9八上 也連接有焊料凸塊4，故可防止上述空隙之發生。 其/人，在妥裝有I己憶晶片2及控制晶片3之上述模組基 板ΙΑ、1B的背面連接焊料凸塊7後，進行選別測試，判 別模組基板ΙΑ、1B之良否，藉此，多晶片模組（Mcm、 MCM2)完成。 如上所述，根據本實施形態，藉由對預先準備之複數種 杈組基板1A、1B安裝同一記憶晶片（及同一控制晶片巧， 可製造字構成或動作模式等機能不同之複數種多晶片模組 (MCM1、MCM2)，因此，以晶圓製程製造之晶片模組2的 種類-種即可。亦即，根據本實施形態，在上述記憶晶片2 之製造步騾中，並無因應機能將再配線9之圖案變更的必 要。 (實施形態2) 圖3 2係在模組基板1 c之古而& 土 <王面上以面朝下之方式安裝兩 個記憶晶u(2A、2B)及—個控制晶片_本實施形能之 第一多晶片模組(_)的挺略平面圖。又，同圖中，將兩 、18- 200305982 個記憶晶片2(2A、2B)之資料輸出入接腳DQ與控制晶片 3A之資料輸出入接腳DQ連接的配線6，係概念性地表示。 安裝於此多晶片模組（MCM3)之模組基板1C上的兩個記 憶晶片（2A、2B)，均與上述實施形態1之記憶晶片2相同， 亦即為形成有具64M位元記憶容量的DRAM之矽晶片。此 等記憶晶片2(2A、2B)係根據供給至選擇接腳OP1之電壓 電源電壓（Vdd)或接地電位（Vss)，而選擇X 64位元或X 32 位元之字構成。 上述多晶片模組（MCM3)之場合，兩個記憶晶片2(2A、 2B)之選擇接腳OP1，係介以配線6連接至控制晶片3A之 選擇接腳OP1，自控制晶片3A被供給接地電位（Vss)。亦 即，兩個記憶晶片2(2A、2B)之字構成，分別為X 32位元。 上述兩個記憶晶片2(2A、2B)中，有關記憶晶片2A，在 64個資料輸出入接腳DQ0〜DQ63中，有32個資料輸出入 接腳DQ0〜DQ31係介以模組基板1C之配線6連接於控制 晶片3A之資料輸出入接腳DQ0〜DQ31。又，殘餘之資料 輸出入接腳DQ32〜DQ63，係介以模組基板1C之配線6與 控制晶片3A之資料輸出入接腳DQ32〜DQ63連接，但因 為字構成為X 32位元之故，自資料輸出入接腳DQ32〜 DQ63，資料不會輸出。 另一方面，有關記憶晶片2B，64個資料輸出入接腳DQ0 〜DQ63中，32個資料輸出入接腳DQ0〜DQ31係介以模組 基板1C之配線6與控制晶片3A之資料輸出入接腳DQ32 〜DQ63連接。亦即，記憶晶片2B之場合，輸出之32位元 200305982 的資料（DQ0〜DQ31)，係作為資料（DQ32〜DQ63)輸入控制 晶片3 A。 如此，多晶片模組（MCM3)分別係使用具有X 32位元字 構成之兩個記憶晶片2(2A、2B)實現X 64位元之字構成。 圖33係在模組基板1C之主面上以面朝下之方式安裝一 個記憶晶片2及一個控制晶片3B的本實施形態之第二多晶 片模組（MCM4)的概略平面圖。又，於同圖中，將記憶晶片 2之資料輸出入接腳DQ與控制晶片3B之資料輸出入接腳 DQ連接的配線6，係以概念性表示。 此一多晶片模組（MCM4)之模組基板1C，係與使用與上 述第一多晶片模組（MCM3)之模組基板1C相同者。又，安 裝於模組基板1C上之一個記憶晶片2，係安裝於上述第一 多晶片模組（MCM3)之安裝有記憶晶片2A的區域。此一記 憶晶片2之選擇接腳OP1，係介以配線6連接於控制晶片 3B之選擇接腳OP1，自控制晶片3B供給電源電壓（Vdd)。 是以，記憶晶片2之字構成成為X 64位元，64個資料輸出 入接腳DQ0〜DQ63分別介以模組基板1C之配線6電連接 至控制晶片3B之對應的資料輸出入接腳DQ0〜DQ63。亦 即，多晶片模組（MCM4)係使用具有X 64位元之字構成的 一個記憶晶片2實現X 64位元之字構成。 多晶片模組（MCM3)分別係使用具有X 32位元字構成的 兩個記憶晶片2(2A、2B)實現X 64位元之字構成。 根據本實施形態，藉由製造上述兩種多晶片模組 MCM3、MCM4，可在維持X 64位元之字構成下，實現與 -20- 200305982 對控制晶片3 A、3B各者而言為必要之記憶容量相配合的 記憶容量。 根據本實施形態，藉由將自選擇接腳〇p丨輸出之電壓位 率不同的兩種控制晶片3 A、3B之任一者安裝於模組基板 1 c上，並在模組基板i c上安裝一個或兩個記憶晶片2， 可製造複數種之多晶片模組（MCM3、MCM4)，因此，在記 fe晶片2之製造步騾中，並無將再配線6之圖案，就機能 別作變更之必要’又’模組基板1C之種類也是一種即可。 又’將具有X 32位元之字構成的兩個記憶晶片2(2A、2B) 安裝於模組基板1C之場合，為了防止記憶晶片2與模組基 板1C間之間隙中所充填的底充填樹脂5之内部產生空隙 (孔隙）’最好在與不使用之open接腳（資料輸出入接腳 DQ32〜DQ63)對應的凸塊區（9A)上亦連接焊料凸塊4。 以上係就發明人之發明根據實施形態作具體之說明，但 本發明不受上述實施形態之限制，在不逸脫其要旨之範圍 下，自可作各種變更。 上述實施形態1中，作為將供給於記憶晶片之選擇接腳 的電壓位準切換之方法，係準備將連接於選擇接腳之配線 的圖案改變而成之兩種模組基板，但也可例如準備介以模 組基板與選擇接腳連接之配線的圖案改變成之兩種母板。 此一場合下，由於可在將多晶片模組安裝於母板之步驟選 擇母板之種類，因此，可在將記憶晶片安裝於模組基板後， 進行機能之變更。 又，上述實施形態2中，作為將供給於記憶晶片之選擇 -21 - 200305982 接腳的電壓位準切換之方法，係準備將供給選擇接腳之電 壓位準改變的兩種控制晶片，但也可準備内藏有將記憶晶 片之字構成設定為X 64位元的電路之控制晶片，以及内藏 有設定於X 32位元的電路之控制晶片，此一場合下，雖有 必要準備就各種機能為不同種類之控制晶片，但模組基板 只要準備一種即可。 又，如圖34所示，依記憶晶片2之用途，也有設置Nc (non-connect)接腳之場合。晶圓製程封裝之場合，nc接腳 上只有形成凸塊區9 A，連接接合塾BP與凸塊區9 A之再 配線並未形成。在此種使用具有Nc接腳之記憶晶片2之 場合也是，藉由在含NC接腳之所有接腳的凸塊區9a上連 接焊料凸塊4,可防止記憶晶片與模組基板之間隙内所充填 的底充填樹脂5之内部產生空隙（孔隙），因此多晶片模組之 信賴性提高。 又’在上述實施形態1中，係就製造字構成及動作模式 不同之多晶片模組的場合進行說明，但也可適用於製造更 新週期等上述以外之機能不同的複數種多晶片模組之場 合。又’記憶晶片不限於DRAM，也可使用SRAM或非揮 發性記憶體等之各種記憶體。 本發明所揭示之發明中，代表性者所能獲得之效果，其 簡單說明如下。 藉由準備將第一電壓位準信號供給至記憶晶片之機能切 換用外邵連接端子的第一配線基板，以及將第二電壓位準 信號供給至上述機能切換用外部連接端子的第二配線基 -22- 200305982 板，將記憶晶片安裝於此二種配線基板，可使用同一記憶 晶片實現機能不同之複數種多晶片模組。 [圖式簡單說明] 圖1〇)、（b)為本發明一個實施形態之第一多晶片模組的 平面圖。 圖2為本發明一個實施形態之第一多晶片模組的斷面 圖。 圖3為將記憶晶片之資料輸出力接腳與控制晶片之資料 輸出入接腳連接的模組基板之配線的概念平面圖。 圖4係在記憶晶片上形成之選擇切換電路之一例的圖。 圖5為記憶晶片之接腳排列的平面圖。 圖6為本發明一個實施形態之第一多晶片模組的要部擴 大斷面圖。 圖7為本發明一個實施形態之第二多晶片模組的要部擴 大平面圖。 圖8為本發明一個實施形態之第二多晶片模組的要部擴 大平面圖。 圖9為本發明一個實施形悲之第一晶片模組的斷面圖。 固1 〇為將記憶晶片之資料輸出力接腳與控制晶片之資 料輪出入接腳連接的模組基板之配線的概念平面圖。 圖11為記憶晶片之接腳排列的平面圖。 圖丨2為本發明一個實施形態之第二多晶片模組的要部 擴大i/f面圖。 固13為s己憶晶片之外觀的斜視圖。 -23- 200305982 圖14為記憶晶片之再配線圖案之斜視圖。 圖15為圖14之要部擴大平面圖。 圖16為沿圖1 5之A-A線的斷面圖。 圖1 7為記憶晶片之製造步騾的流程圖。 圖18為記憶晶片之製造方法的平面圖。 圖19為圖18之部份擴大的平面圖。 圖20為記憶晶片之製造方法的要部斷面圖。 圖21為記憶晶片之製造方法的要部斷面圖。 圖22為記憶晶片之製造方法的要部平面圖。 圖23為記憶晶片之製造方法的要部斷面圖。 圖24為記憶晶片之製造方法的要部斷面圖。 圖25為記憶晶片之製造方法的要部斷面圖。 圖26為記憶晶片之製造方法的要部平面圖。 圖27為記憶晶片之製造方法的要部斷面圖。 圖28為記憶晶片之製造方法的要部斷面圖。 圖29為記憶晶片之製造方法的要部斷面圖。 圖3 0為$己憶晶片之製造方法的斜視圖。 圖3 1為記憶晶片之製造方法的斜視圖。 圖32為本發明其他實施形態之第一多晶片模組的平面 圖。 圖33為本發明其他實施形態之第二多晶片模組的平面 圖。 圖3 4為記憶晶片之接腳排列的平面圖。 [圖式代表符號說明] -24- 200305982 ΙΑ、IB 、1C 模組基板 2、2Α、 2B ?己憶晶片 3、3Α、 3B 控制晶片 4 焊料凸塊 4Α 焊料糊 5 底充填樹脂 6 配線 6Α、6Β 焊墊 6(Vdd) 電源電壓配線 6Vss 接地電位配線 7 焊料凸塊 8 通孑L 9 再配線 9A 凸塊區 10 焊料抵抗層 11 半導體晶圓 11A 晶片區域 12 最上層保護膜 13 表面保護膜（被動膜） 14 最上層配線 15 感光性聚醯亞胺樹脂膜 16 開孔 17 電鍍種子層 18 光阻膜
25- 200305982 19 金屬膜 23 Au電鍍層 30 開孔 31 焊料印刷罩 32 擠壓器 40 切割板 BP 接合墊 DQ 資料輸出入接腳 MARY 記憶單元陣列 MCM1 〜MCM4 多晶片模組 OP1 、 OP2 選擇接腳 PC 周邊電路部 -26-

Claims (1)

  1. 200305982 拾、申請專利範園： 1· -種半導體裝置，具有在配線基板上安裝有+記憶晶片 <複數個半導體晶片的多晶片模組之構造，其特徵在於·· 上述圮憶晶片具有：含複數個記憶元件之積體電路，電 連接於上述積體電路之複數個電極，覆蓋上述積體電路 且使上述複數個電極成露出形態形成之絕緣層，形成於 上述絕緣層上部且與上述複數個電極各者作電連接之複 數备、配、線，形成於上述絕緣層上部且與上述複數條配線 各者作電連接之複數個外部連接端子，· 上述複數個外邵連接端子包含因應輸入信號之電壓位 率將上述積體電路之特定機能切換的機能切換用外部連 接端子; 精由經由上述配線基板將特定之電壓位準的信號供給 土上逑圮憶晶片之上述機能切換用外部連接端子，而將 上述積體電路之特定機能切換。 2·如申請專利範圍第i項之半導體裝置，其中該配線基板 係由將第一電壓位準之信號供給至上述記憶晶片之機能 刀換用外邵連接端子的第一配線基板，以及將第二電壓 2準之信號供給至上述記憶晶片之機能切換用外部連接 崎子的第二配線基板所構成，藉由將上述記憶晶片安裝 '、上述第一配線基板或第二配線基板之任一者，而將上 述積體電路之特定機能切換。 3·如申請專利範圍第1或2項之半導體裝置，其中該第一 配線基板及第二配線基板，其與上述記憶晶片之機能切 200305982 換用外邵連接端子連接的配線之圖案彼此互異。 4·如申請專利範圍第1〜3項中任一項之半導體裝置，其中 該第一配線基板上安裝有將上述第一電壓位準之信號供 給至上述記憶晶片之機能切換用外部連接端子的第一半 導體晶片’該第二配線基板上安裝有將上述第二電壓位 準之#號供給至上述記憶晶片之機能切換用外部連接端 子的第二半導體晶片。 5.如申請專利範圍第1項之半導體裝置，其進一步具備安 裝有上述配線基板之安裝基板，該安裝基板係由介以上 述配線基板將第一電壓位準之信號供給至上述記憶晶片 之機能切換用外部連接端子的第一安裝基板，及介以上 述配線基板將第二電壓位準之信號供給至上述記憶晶片 之機能切換用外邵連接端子的第二安裝基板所構成；藉 由將上述配線基板安裝於上述第一安裝基板或第二安裝 基板中之任一者，而切換上述積體電路之特定機能。 6 ·如申請專利範圍第1〜5項中任一項之半導體裝置，其中 該第一安裝基板及第二安裝基板，其介以上述配線基板 連接於上述記憶晶片之機能切換用外部連接端子的配線 之圖案係彼此互異。 7 ·如申请專利範圍第1〜6項中任一項之半導體裝置，其中 該記憶晶片之外部連接端子上連接有凸塊電極，上述記 憶晶片與配線基板間充填有封裝樹脂。 8 ·如申請專利範圍第1〜7項中任一項之半導體裝置，其中 孩記憶晶片之上述外部連接端子，包含對上述配線基板 200305982 不輪出信號之開路狀態的外部連接端子，上述開路狀態 之外部連接端子上，連接有上述凸塊電極。 9.如令請專利範園第卜8項中任一項之半導體裝置，其中 孩记憶晶片之上述外部連接端子，進一步包含未與上述 配線電連接之開路狀態的外部連接端子，上述開路狀態 ^外邵連接端子上，連接有上述凸境電極。 10:申凊專利範圍第卜9項中任一項之半導體裝置，其中 该配線係由以銅為主體之金屬所構成，上述外部連接端 子係在上述記憶晶片之主面上區域陣列狀配置。 其 U·如申請專利範圍第M0項中任一項之半導體裝置 中積體電路之特定機能，包含字構成或動作模式。 其 12.如中請專利範園第項中任一項之半導體裝置 中孩1己憶晶片係由形成有dram之珍晶片所構成。 13· -種半導體裝置之製造方法，包含以下步驟： (a)準備複數個記憶晶片之步驟，該記憶晶片包含： 具有複數個死憶元件之積體電路；與該積體電路電連 接<複數個電極；覆蓋上述積體電路且以使上述複數 個電極露出之方式形成之絕緣層；形成於上述絕緣層 上邯，與上述複數個電極之各者電連接之複數條配 線；及含形成於上述絕緣層之上部且與上述複數條配 線之各者電連接，並因應輸入信號之電壓位準將上述 積體電路之特定機能切換之機能切換用外部連接端 子的複數個外部連接端子； (b)準備將第一 電壓位準之信號供給至上述記憶晶片之機 200305982 能切換用外部連接端子的第一配線基板，以及將第二 電壓位準之信號供給至上述記憶晶片之機能切換用外 部連接端子的第二配線基板之步騾；及 (C)將上述複數個記憶晶片之一部份安裝於上述第一配線 基板，將其他一部份安裝於上述第二配線基板，藉而 製造上述機能互異之複數種多晶片模組。 14·如申請專利範圍第13項之半導體裝置之製造方法，其中 该第一配線基板及第二配線基板，其與上述記憶晶片之 機能切換用外部連接端子連接的配線之圖案彼此互異。 I5·如申請專利範圍第13項之半導體裝置之製造方法，其中 進一步包括在上述第一配線基板上安裝將上述第一電壓 位準之信號供給至上述記憶晶片之機能切換用外部連接 端子的第一半導體晶片，及在上述第二配線基板上安裝 將上述第二電壓位準之信號供給至上述記憶晶片之機能 切換用外部連接端子的第二半導體晶片。 16.如申請專利範圍第13項之半導體裝置之製造方法，其中 進一步包括在該記憶晶片與第一配線基板之間，以及上 述記憶晶片與第二配線基板之間，分別充填封裝樹脂之 步驟。
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